DE102017114427A1 - Verfahren zur Herstellung von Trennelementen für Halbleiterstrukturen - Google Patents

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Abstract

Ein Verfahren zum Herstellen eines Halbleiter-Bauelements weist das Bereitstellen einer Halbleiterstruktur auf, die ein erstes Halbleitermaterial hat, das sich von einem ersten Bereich bis zu einem zweiten Bereich erstreckt. Das Verfahren weist weiterhin die folgenden Schritte auf: Entfernen eines Teils des ersten Halbleitermaterials in dem zweiten Bereich, um eine Aussparung herzustellen, wobei die Aussparung eine Seitenwand des ersten Halbleitermaterials, die in dem ersten Bereich angeordnet ist, freilegt; Abscheiden eines dielektrischen Materials, das die Seitenwand bedeckt; während das dielektrische Material die Seitenwand bedeckt, epitaxiales Aufwachsen eines zweiten Halbleitermaterials in dem zweiten Bereich, der an das dielektrische Material angrenzt; und Herstellen einer ersten Finne, die das erste Halbleitermaterial aufweist, und einer zweiten Finne, die das zweite Halbleitermaterial aufweist.

Description

  • Hintergrund der Erfindung
  • Die IC-Branche (IC: integrierter Halbleiter-Schaltkreis) hat ein exponentielles Wachstum erfahren. Technologische Fortschritte bei IC-Materialien und -Entwürfen haben Generationen von ICs hervorgebracht, wobei jede Generation kleinere und komplexere Schaltkreise als die vorhergehende Generation hat. Im Laufe der IC-Evolution hat die Funktionsdichte (d. h. die Anzahl von miteinander verbundenen Bauelementen je Chipfläche) im Allgemeinen zugenommen, während die Strukturgröße (d. h. die kleinste Komponente oder Leitung, die mit einem Herstellungsverfahren erzeugt werden kann) abgenommen hat. Dieser Prozess der Verkleinerung bietet im Allgemeinen Vorteile durch die Erhöhung der Produktionsleistung und die Senkung der entsprechenden Kosten. Diese Verkleinerung hat aber auch die Komplexität der Bearbeitung und Herstellung von ICs erhöht, und damit diese Fortschritte realisiert werden können, sind ähnliche Entwicklungen bei der IC-Bearbeitung und -Herstellung erforderlich.
  • Zum Beispiel sind Multi-Gate-Bauelemente durch Erhöhen der Gate-Kanalkopplung als ein Versuch eingeführt worden, die Gate-Steuerung zu verbessern, den Strom im ausgeschalteten Zustand zu senken und Kurzkanaleffekte (short-channel effects; SCEs) zu reduzieren. Ein solches Multi-Gate-Bauelement ist ein horizontaler Gate-all-around-Transistor (HGAA-Transistor), dessen Gate-Struktur um seinen horizontalen Kanalbereich verläuft, wodurch ein Zugang zu dem Kanalbereich auf allen Seiten möglich wird. Die HGAA-Transistoren sind mit herkömmlichen CMOS-Prozessen (CMOS: komplementärer Metall-Oxid-Halbleiter) kompatibel, sodass sie offensiv verkleinert werden können, während die Gate-Steuerung beibehalten wird und SECs abgeschwächt werden. Die Herstellung der HGAA-Transistoren kann jedoch anspruchsvoll sein. Zum Beispiel ist die Herstellung des Kanals durch epitaxiales Aufwachsen von aufeinander gestapelten Halbleitermaterialien bei HGAA-Transistoren mit den bestehenden Verfahren nicht in jeder Hinsicht zufriedenstellend, insbesondere wenn der Abstand zwischen den Bauelementen klein ist, z. B. 40 nm oder kleiner.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • 1 ist ein Ablaufdiagramm eines Verfahrens zur Herstellung eines Halbleiter-Bauelements gemäß verschiedenen Aspekten der vorliegenden Erfindung.
    • Die 2, 3, 4, 5, 6A, 6B, 7, 8, 9, 10, 11A und 11B sind Schnittansichten und perspektivische Darstellungen eines Halbleiter-Bauelements auf verschiedenen Herstellungsstufen, das nach dem Verfahren von 1 hergestellt wird, gemäß einigen Ausführungsformen.
    • 12 ist ein Ablaufdiagramm eines Verfahrens zur Herstellung von Feldeffekttransistoren (FETs).
    • Die 13A, 13B, 13C und 13D sind Schnittansichten eines Halbleiter-Bauelements auf verschiedenen Herstellungsstufen, das nach dem Verfahren von 1 hergestellt wird, gemäß einigen Ausführungsformen.
    • Die 14A, 14B, 14C-1, 14C-2, 14D, 14E, 14F, 14G, 14H-1, 14H-2, 14I und 14J sind perspektivische Darstellungen und Schnittansichten eines durch Bonden von zwei Halbleitersubstraten hergestellten Halbleiter-Bauelements auf verschiedenen Herstellungsstufen, das nach dem Verfahren von 1 hergestellt wird, gemäß einigen Ausführungsformen.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Elemente des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt ausgebildet werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so ausgebildet werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • Die vorliegende Erfindung betrifft allgemein Halbleiter-Bauelemente und Verfahren zu deren Herstellung. Insbesondere betrifft die vorliegende Erfindung die Herstellung von Gate-all-around(GAA)-Bauelementen. Ein GAA-Bauelement ist ein Bauelement, dessen Gate-Struktur, oder Teile davon, auf vier Seiten eines Kanalbereichs hergestellt ist (sodass sie z. B. einen Teil des Kanalbereichs umschließt). Der Kanalbereich eines GAA-Bauelements kann Nanodraht-Kanäle, stabförmige Kanäle und/oder andere geeignete Kanalkonfigurationen haben. Bei einigen Ausführungsformen kann der Kanalbereich eines GAA-Bauelements mehrere horizontale Nanodrähte oder horizontale Stäbe, die vertikal voneinander beabstandet sind, haben, sodass das GAA-Bauelement zu einem gestapelten horizontalen GAA-Bauelement (stacked horizontal GAA; S-HGAA) wird. Die hier vorgestellten GAA-Bauelemente können p-leitende Metall-Oxid-Halbleiter-GAA-Bauelemente oder n-leitende Metall-Oxid-Halbleiter-GAA-Bauelemente sein. Darüber hinaus können die GAA-Bauelemente einen oder mehrere Kanalbereiche (z. B. Nanodrähte) haben, die mit einer einzigen zusammenhängenden Gate-Struktur und mit mehreren Gate-Strukturen assoziiert sind. Ein Fachmann dürfte weitere Beispiele für Halbleiter-Bauelemente erkennen, die von Aspekten der vorliegenden Erfindung profitieren können.
  • 1 ist ein Ablaufdiagramm eines Verfahrens 100 zur Herstellung eines Halbleiter-Bauelements 200 gemäß verschiedenen Aspekten der vorliegenden Erfindung. Das Verfahren 100 ist lediglich ein Beispiel und soll die vorliegende Erfindung nicht über das hinaus beschränken, was ausdrücklich in den Ansprüchen dargelegt ist. Weitere Schritte können vor, während und nach dem Verfahren 100 vorgesehen werden, und einige der beschriebenen Schritte können bei weiteren Ausführungsformen des Verfahrens ersetzt, weggelassen oder verschoben werden. Einige Ausführungsformen des Verfahrens 100 werden nachstehend in Verbindung mit den 2 bis 11B und der Halbleiterstruktur 200 beschrieben. Nach dieser Erörterung werden weitere Ausführungsformen des Verfahrens 100 anhand einer beispielhaften Ausführungsform einer Halbleiterstruktur 200' in den 13A bis 13D und anhand von beispielhaften Ausführungsformen einer Halbleiterstruktur 200" in den 14A bis 14J beschrieben.
  • Im Schritt 102 wird bei dem Verfahren 100 (1) eine Halbleiterstruktur 200 bereitgestellt. Die Halbleiterstruktur 200 kann bei verschiedenen Ausführungsformen unterschiedliche Strukturelemente aufweisen. Bei einer Ausführungsform weist die Halbleiterstruktur 200 ein Substrat 202 und einen Stapel aus abwechselnd angeordneten Halbleiterschichten 208 und 210 auf (2). Bei einer weiteren Ausführungsform weist eine Halbleiterstruktur 200' ein Volumenhalbleitersubstrat 202 auf (13A). Bei einer noch weiteren Ausführungsform weist eine Halbleiterstruktur 200" einen Stapel aus zwei Halbleitersubstraten 202 und 204 auf (14C-1). Die Halbleiterstruktur 200 dient der Erläuterung und soll die Ausführungsformen der vorliegenden Erfindung nicht unbedingt auf eine Anzahl von Bauelementen, eine Anzahl von Bereichen oder eine Konfiguration von Strukturen oder Bereichen beschränken. Darüber hinaus können die Halbleiterstrukturen, die in den 2 bis 14J gezeigt sind, Zwischenbauelemente sein, die während der Bearbeitung eines IC oder eines Teils davon hergestellt werden, und können SRAM- oder Logikschaltungen (SRAM: statischer Direktzugriffsspeicher), passive Komponenten, wie etwa Widerstände, Kondensatoren und Induktoren, und aktive Komponenten umfassen, wie etwa p-Feldeffekttransistoren (PFETs), n-Feldeffekttransistoren (NFETs), Multi-Gate-FETs, wie etwa FinFETs, Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs), CMOS-Transistoren (CMOS: komplementärer Metall-Oxid-Halbleiter), Bipolartransistoren, Hochspannungstransistoren, Hochfrequenztransistoren, andere Speicherzellen und Kombinationen davon.
  • In 2 weist bei der vorliegenden Ausführungsform die Halbleiterstruktur 200 ein Substrat 202 und einen Stapel aus Halbleiterschichten 208 und 210 in einer verschachtelten oder abwechselnden Form auf (z. B. eine Schicht 210, die über einer Schicht 208 angeordnet ist, dann eine weitere Schicht 208, die über der Schicht 210 angeordnet ist, und so weiter). Bei einigen Ausführungsformen kann das Substrat 202 ein Halbleitersubstrat, wie etwa ein Siliciumsubstrat, sein. Das Substrat 202 kann verschiedene Schichten aufweisen, die leitende oder isolierende Schichten umfassen, die auf einem Halbleitersubstrat hergestellt sind. Das Substrat 202 kann verschiedene Dotierungskonfigurationen haben. Es können zum Beispiel verschiedene Dotierungsprofile (z. B. n-Wannen, p-Wannen) auf dem Substrat 202 in Bereichen hergestellt werden, die für verschiedene Bauelementtypen konzipiert sind (z. B. NFETs, PFETs). Das Substrat 202 kann auch andere Halbleiter aufweisen, wie etwa Germanium, Siliciumcarbid (SiC), Siliciumgermanium (SiGe) oder Diamant. Alternativ kann das Substrat 202 einen Verbindungshalbleiter und/oder einen Legierungshalbleiter aufweisen. Darüber hinaus kann das Substrat 202 optional eine Epitaxialschicht aufweisen, zur Verbesserung der Leistung verspannt sein, eine Silicium-auf-Isolator-Struktur haben und/oder andere geeignete Verbesserungsstrukturen haben.
  • Bleiben wir bei 2. Hier werden die Halbleiterschichten 208 und 210 in einer vertikalen Richtung abwechselnd angeordnet, sodass ein Stapel entsteht. Bei verschiedenen Ausführungsformen kann der Stapel eine Anzahl von abwechselnd angeordneten Halbleiterschichten 208 und 210 haben. Die Halbleiterschichten 208 und 210 können unterschiedliche Dicken haben. Die Halbleiterschichten 208 können unterschiedliche Dicken von einer Schicht zu einer anderen Schicht haben. Die Halbleiterschichten 210 können ebenfalls unterschiedliche Dicken von einer Schicht zu einer anderen Schicht haben. Die Dicke jeder der Halbleiterschichten 208 und 210 kann in dem Bereich von einigen Nanometern bis zu mehreren zehn Nanometern liegen. 2 zeigt zwar eine Schicht 208 als die untere Schicht des Stapels, aber es ist klar, dass eine Schicht 210 ebenso die untere Schicht sein kann. Die erste Schicht des Stapels kann dicker als andere Halbleiterschichten 208 und 210 sein. Bei einer Ausführungsform hat jede Halbleiterschicht 208 eine Dicke in dem Bereich von etwa 5 nm bis etwa 20 nm, und jede Halbleiterschicht 210 hat ebenfalls eine Dicke in dem Bereich von etwa 5 nm bis etwa 20 nm.
  • Die beiden Halbleiterschichten 208 und 210 haben unterschiedliche Zusammensetzungen. Bei verschiedenen Ausführungsformen haben die beiden Halbleiterschichten 208 und 210 Zusammensetzungen, die unterschiedliche Oxidationsraten und/oder unterschiedliche Ätzselektivitäten zwischen den Schichten ermöglichen. Bei einer Ausführungsform weisen die Halbleiterschichten 208 Siliciumgermanium (Si1-xGex) auf, und die Halbleiterschichten 210 weisen Silicium (Si) auf. Bei einer Ausführungsform ist die Schicht 210 Silicium, das undotiert oder im Wesentlichen frei von Dotanden sein kann (d. h., es hat eine Konzentration von extrinsischen Dotierungsstoffen von etwa 0 cm-3 bis etwa 1 × 1017 cm-3), wobei zum Beispiel keine absichtliche Dotierung durchgeführt wird, wenn die Schicht 210 (z. B. aus Silicium) hergestellt wird. Alternativ kann die Schicht 210 absichtlich dotiert werden. Die Schicht 210 kann zum Beispiel Silicium sein, das mit einem p-Dotanden, wie etwa Bor (B), Aluminium (Al), Indium (In) und Gallium (Ga), zur Herstellung eines p-Kanals oder mit einem n-Dotanden, wie etwa Phosphor (P), Arsen (As) und Antimon (Sb), zur Herstellung eines n-Kanals dotiert wird. Bei einigen Ausführungsformen ist die Schicht 208 Si1-xGex, das im Molverhältnis weniger als 50 % (x < 0,5) Ge enthält. Ge kann zum Beispiel etwa 15 % bis 35 % der Schicht 208 aus Si1-xGex im Molverhältnis ausmachen. Darüber hinaus können die Halbleiterschichten 208 unterschiedliche Zusammensetzungen untereinander haben, und die Halbleiterschichten 210 können ebenfalls unterschiedliche Zusammensetzungen untereinander haben.
  • Bei verschiedenen Ausführungsformen können die Halbleiterschichten 208 und 210 andere Materialien aufweisen, zum Beispiel einen Verbindungshalbleiter, wie etwa Siliciumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, wie etwa GaAsP, AlInAs, AlGaAs, InGaAs, GaInP und/oder GaInAsP; oder Kombinationen davon. Die Materialien für die Halbleiterschichten 208 und 210 können unter dem Aspekt gewählt werden, dass sie unterschiedliche Oxidationsraten und/oder Ätzselektivitäten ermöglichen. Die Halbleiterschichten 208 und 210 können dotiert oder undotiert sein, wie vorstehend dargelegt worden ist.
  • Bei verschiedenen Ausführungsformen werden die Halbleiterschichten 208 und 210 epitaxial von der Oberseite des Substrats 202 her aufgewachsen. Die Halbleiterschichten 208 und 210 können jeweils zum Beispiel durch Molekularstrahlepitaxie (MBE), chemische Aufdampfung (CVD), wie etwa metallorganische chemische Bedampfung (MOCVD), und/oder andere geeignete epitaxiale Aufwachsverfahren aufgewachsen werden. Während des epitaxialen Aufwachsens dehnt sich die kristalline Struktur des Substrats 202 nach oben aus, was dazu führt, dass die Halbleiterschichten 208 und 210 die gleiche Kristallorientierung wie das Substrat 202 haben.
  • Bei den kristallinen Halbleitermaterialien sind die Atome, die den Festkörper bilden, periodisch angeordnet. Wenn die periodische Anordnung in dem gesamten Festkörper vorhanden ist, wird die Substanz als eine Substanz definiert, die aus einem Kristall besteht. Die periodische Anordnung von Atomen in einem Kristall wird im Allgemeinen als „Kristallgitter“ bezeichnet. Das Kristallgitter hat auch ein Volumen, das für das gesamte Gitter typisch ist und als eine Elementarzelle bezeichnet wird, die in dem gesamten Kristall regelmäßig wiederholt wird. Zum Beispiel hat Silicium eine kubische Diamant-Gitterstruktur, die als zwei flächenzentrierte kubische Gitter, die sich gegenseitig durchdringen, dargestellt werden kann. Daher kann die Einfachheit der Analyse und Visualisierung von kubischen Gittern auf die Charakterisierung von Siliciumkristallen ausgedehnt werden. Bei der vorliegenden Beschreibung wird Bezug auf verschiedene Ebenen in Halbleiterkristallen (z. B. in Siliciumkristallen) genommen, insbesondere die (100)-, (110)- und (111)-Ebene. Diese Ebenen definieren die Orientierung der Ebene von Halbleiteratomen in Bezug zu den Kristall-Hauptachsen. Die Zahlen (xyz) werden als Millersche Indizes bezeichnet und werden aus den Reziprokwerten der Punkte ermittelt, an denen die Kristallebene von Silicium die Kristall-Hauptachsen schneidet.
  • Bei der vorliegenden Ausführungsform hat die Kristallstruktur des Siliciumsubstrats 202 eine Oberseite in einer (100)-Kristallebene. Somit haben die Halbleiterschichten 208 und 210 jeweils eine Oberseite in der gleichen (100)-Kristallebene. Bei verschiedenen weiteren Ausführungsformen kann das Siliciumsubstrat 202 eine Oberseite in einer von mehreren Kristallebenen haben, die von der (100)-Kristallebene verschieden sind, wie etwa in einer (110)-Kristallebene. Daher bleiben die Halbleiterschichten 208 und 210 in der gleichen Kristallstruktur und zeigen die gleiche (110)-Kristallebene in der Oberseite. Nach dem epitaxialen Aufwachsen kann ein CMP-Prozess (CMP: chemisch-mechanische Planarisierung) durchgeführt werden, um die Oberseite der Halbleiterstruktur 200 zu planarisieren.
  • Im Schritt 104 wird bei dem Verfahren 100 (1) eine strukturierte Maske auf der Oberseite des Halbleiter-Bauelements 200 hergestellt. In 3 bedeckt die strukturierte Maske einen ersten Bereich 370, und sie hat eine Öffnung, die einen zweiten Bereich 380 des Halbleiter-Bauelements 200 freilegt. Bei einer Ausführungsform ist der erste Bereich 370 ein Bereich des Substrats 202, der für einen oder mehrere n-Feldeffekttransistoren (FETs) definiert ist, und der zweite Bereich 380 ist ein Bereich des Substrats 202, der für einen oder mehrere pFETs definiert ist. Es ist klar, dass bei dem Halbleiter-Bauelement 200 alternativ ein p-FET in dem Bereich 370 und ein n-FET in dem Bereich 380 hergestellt werden kann. Die strukturierte Maske kann eine Weichmaske, wie etwa eine strukturierte Resistschicht, oder eine Hartmaske, wie etwa eine Schicht aus einem dielektrischen Material, oder eine Kombination davon sein. Bei einer Ausführungsform weist die strukturierte Maske eine Hartmaske 302, die auf dem Bereich 370 angeordnet ist, und eine strukturierte Resistschicht 310 auf, die mit einem lithografischen Prozess auf der Hartmaske 302 hergestellt ist. Die Hartmaske 302 wird geätzt, um die Öffnung von der strukturierten Resistschicht 310 auf die Hartmaske 302 zu übertragen. Bei einigen Beispielen weist die Hartmaske 302 Siliciumoxid, Siliciumnitrid, Siliciumoxidnitrid, Siliciumcarbid, Siliciumcarbonitrid, Silicium-Kohlenstoff-Oxidnitrid, ein anderes Halbleitermaterial und/oder ein anderes dielektrisches Material auf. Bei einer Ausführungsform hat die Hartmaske 302 eine Dicke in dem Bereich von etwa 1 nm bis etwa 40 nm. Die Hartmaske 302 kann durch thermische Oxidation, chemische Aufdampfung (CVD), Atomlagenabscheidung (ALD) oder ein anderes geeignetes Verfahren hergestellt werden. Ein beispielhafter fotolithografischer Prozess kann die folgenden Schritte umfassen: Herstellen einer Resistschicht; Belichten des Resists mit einem lithografischen Belichtungsverfahren; Durchführen einer Härtung nach der Belichtung; und Entwickeln der Fotoresistschicht zu einer strukturierten Fotoresistschicht. Der lithografische Prozess kann alternativ durch ein anderes Verfahren ersetzt werden, wie etwa Elektronenstrahl-Schreiben, Ionenstrahl-Schreiben, maskenlose Strukturierung oder Molekulardruck. Bei einigen Ausführungsformen kann die strukturierte Resistschicht 310 direkt als eine Ätzmaske für den nachfolgenden Ätzprozess verwendet werden. Die strukturierte Resistschicht 310 kann nach der Strukturierung der Hartmaske 302 mit einem geeigneten Verfahren entfernt werden, wie etwa Nass-Strippen oder Ablösen durch Plasma-Einwirkung.
  • Im Schritt 106 wird bei dem Verfahren 100 (1) der Stapel von Halbleiterschichten 208 und 210 in dem zweiten Bereich 380 so lange geätzt, bis das Substrat 202 freigelegt ist, wodurch eine Aussparung 318 entsteht. In 4 ist der Ätzprozess so konzipiert, dass die Halbleiterschichten 208 und 210 in dem zweiten Bereich 380 unter Verwendung der Hartmaske 302 als eine Ätzmaske selektiv entfernt werden. Der Ätzprozess kann fortgesetzt werden, um das Substrat 202 weiter auszusparen, um sicherzustellen, dass ein Oberseitenteil 308 des Substrats 202 in der Aussparung 318 freigelegt wird. Eine Seitenwand 306 des geätzten Stapels von Halbleiterschichten 208 und 210 wird ebenfalls freigelegt, wodurch ein Rand der Aussparung 318 definiert wird. Der Ätzprozess kann eine Trockenätzung, eine Nassätzung oder eine Kombination davon sein. Die strukturierte Maske 302 schützt den Stapel von Halbleiterschichten 208 und 210 in dem ersten Bereich 370 vor der Ätzung. In verschiedenen Beispielen kann der Ätzprozess eine Trockenätzung mit einem geeigneten Ätzmittel umfassen, wie etwa einem fluorhaltigen Ätzgas oder einem chlorhaltigen Ätzgas, wie etwa Cl2, CCl2F2, CF4, SF6, NF3, CH2F2, oder einem anderen geeigneten Ätzgas. In einigen weiteren Beispielen kann der Ätzprozess eine Nassätzung mit einem geeigneten Ätzmittel umfassen, wie etwa einer Lösung auf Fluorwasserstoffsäure(HF)-Basis, einer Lösung auf Schwefelsäure(H2SO4)-Basis, einer Lösung auf Chlorwasserstoff(HCl)säure-Basis, einer Lösung auf Ammoniakhydrat(NH4OH)-Basis, einer anderen geeigneten Ätzlösung oder Kombinationen davon. Der Ätzprozess kann mehr als einen Schritt umfassen.
  • Im Schritt 108 wird bei dem Verfahren 100 (1) eine dielektrische Materialschicht 502 abgeschieden, die die Halbleiterstruktur 200 konform bedeckt. Wie in 5 gezeigt ist, wird die dielektrische Materialschicht 502 als eine Schutzschicht abgeschieden. Bei einer Ausführungsform hat die dielektrische Materialschicht 502 eine Dicke in dem Bereich von etwa 1 nm bis etwa 40 nm. Die dielektrische Materialschicht 502 kann ein Halbleiter-Oxid, ein Halbleiter-Nitrid, ein Halbleiter-Oxidnitrid, ein Halbleiter-Carbonitrid, ein Halbleiter-Kohlenstoff-Oxidnitrid und ein Metalloxid, wie etwa Hafniumoxid, Zirconiumoxid und Aluminiumoxid, ein anderes Dielektrikum und/oder ein anderes geeignetes Material aufweisen und kann so gewählt sein, dass sie eine andere Ätzselektivität als die Hartmaske 302 hat. In einem Beispiel weist die Hartmaske 302 Siliciumoxid auf, und die dielektrische Materialschicht 502 weist Siliciumnitrid auf. In einem weiteren Beispiel weist die Hartmaske 302 Siliciumoxidnitrid auf, und die dielektrische Materialschicht 502 weist Aluminiumoxid auf. In einem noch weiteren Beispiel weist die Hartmaske 302 Silicium-Kohlenstoff-Oxidnitrid auf, und die dielektrische Materialschicht 502 weist Zirconiumoxid auf. Die dielektrische Materialschicht 502 kann auf der Hartmaske 302, der Seitenwand 306 und dem Oberseitenteil 308 des Substrats 202 mit einem geeigneten Verfahren abgeschieden werden, wie etwa Atomlagenabscheidung (ALD), chemische Aufdampfung (CVD), Plasma-unterstützte CVD (PECVD) oder anderen geeigneten Abscheidungsverfahren. Es können konforme Abscheidungsverfahren verwendet werden.
  • Im Schritt 110 werden bei dem Verfahren 100 (1) Teile der dielektrischen Materialschicht 502 entfernt, die auf der horizontalen Fläche der Halbleiterstruktur 200 abgeschieden worden sind, während die Seitenwand 306 des Stapels von Halbleiterschichten 208 und 210 von den verbleibenden Teilen der dielektrischen Materialschicht 502 bedeckt bleibt (6A). Für die Entfernung kann eine anisotrope Ätzung, wie etwa eine Trocken- oder Plasma-Ätzung, durchgeführt werden, um die Teile der dielektrischen Materialschicht 502 zurückzuätzen und zu entfernen, die auf den horizontalen Flächen der Hartmaske 302 und dem Oberseitenteil 308 des Substrats 202 abgeschieden worden sind. Auf diese Weise bleiben nur die Teile der dielektrischen Materialschicht 502 zurück, die auf der Seitenwand 306 abgeschieden worden sind. Auf Grund der unterschiedlichen Ätzselektivität der einzelnen Strukturelemente wird nur der Teil der dielektrischen Materialschicht 502 selektiv geätzt, ohne dass die Hartmaske 302 geätzt (oder erheblich geätzt) wird. Verschiedene Ätzparameter, wie etwa Zusammensetzung des Ätzmittels, Ätztemperatur, Konzentration der Ätzlösung, Ätzdauer, Ätzdruck, Leistung der Spannungsquelle, Hochfrequenz(HF)-Vorspannung, HF-Vorspannungsleistung, Durchsatz des Ätzmittels, andere geeignete Ätzparameter oder Kombinationen davon, können eingestellt werden, um die dielektrische Materialschicht 502 zu ätzen. Bei einigen Ausführungsformen wird die Dicke der Hartmaske 302 nach der anisotropen Ätzung um etwa 5 % bis 15 % verringert, wie etwa von einer Dicke von etwa 40 nm auf etwa 35 nm. Die dielektrische Materialschicht 502, die auf der Seitenwand 306 abgeschieden worden ist, kann durch die anisotrope Ätzung ebenfalls einen gewissen Materialverlust haben. Bei einigen Ausführungsformen wird die Dicke der dielektrischen Materialschicht 502 um etwa 8 % bis 20 % verringert, wie etwa von einer Dicke von etwa 40 nm auf etwa 35 nm. Bei einigen Ausführungsformen kann der Oberseitenteil 308 um eine Höhe h (6B) niedriger als eine Unterseite des Stapels von Halbleiterschichten 208 und 210 sein, wenn eine optionale Überätzung durchgeführt wird, um das Substrat 202 weiter auszusparen, wodurch die Freilegung des Substrats 202 gewährleistet wird. Daher kann ein unteres Ende des dielektrischen Materials 502 um die Höhe h niedriger als eine Unterseite des Stapels von Halbleiterschichten 208 und 210 sein. Die Höhe h kann in dem Bereich von etwa 1 nm bis etwa 40 nm liegen. Der einfachen Erörterung halber wird die in 6A gezeigte Halbleiterstruktur 200 als ein Beispiel für nachfolgende Schritte verwendet. Fachleute dürften erkennen, dass auch die in 6B gezeigte Halbleiterstruktur 200 für die weiteren Schritte verwendet werden kann.
  • Im Schritt 112 wird bei dem Verfahren 100 (1) ein Stapel von abwechselnd angeordneten Halbleiterschichten 212 und 214 hergestellt. In 7 werden die Halbleiterschichten 212 und 214 in der Aussparung 318 epitaxial aufgewachsen. Bei einer Ausführungsform haben die Halbleiterschichten 212 und 214 ähnliche geometrische Abmessungen oder Zusammensetzungen wie bei der vorstehenden Erörterung der Halbleiterschichten 208 und 210. Daher werden sie nur kurz beschrieben. Das epitaxiale Aufwachsen in dem Schritt 112 kann mehr als einen Schritt umfassen, um mehrere Halbleiterschichten mit unterschiedlichen Halbleitermaterialien aufzuwachsen. Die Halbleiterschichten 212 und 214 können jeweils durch Molekularstrahlepitaxie (MBE), chemische Aufdampfung (CVD), wie etwa metallorganische CVD (MOCVD), und/oder andere geeignete epitaxiale Aufwachsverfahren aufgewachsen werden. Die Halbleiterschichten 212 und 214 können jeweils Silicium, Siliciumgermanium oder ein anderes geeignetes elementares Halbleitermaterial oder Verbindungshalbleitermaterial aufweisen. Bei einigen Ausführungsformen haben die beiden Halbleiterschichten 212 und 214 voneinander verschiedene Zusammensetzungen. Bei verschiedenen Ausführungsformen haben die beiden Halbleiterschichten 212 und 214 Zusammensetzungen, die unterschiedliche Oxidationsraten und/oder unterschiedliche Ätzselektivitäten zwischen den beiden Schichten ermöglichen. Darüber hinaus können die beiden Halbleiterschichten 212 und 214 andere Zusammensetzungen als jede der zwei Halbleiterschichten 208 und 210 haben. Bei einigen Ausführungsformen hat eine der zwei Halbleiterschichten 212 und 214 die gleiche Zusammensetzung wie eine der zwei Halbleiterschichten 208 und 210. Bei einer Ausführungsform hat zum Beispiel die Halbleiterschicht 214 die gleiche Zusammensetzung wie die Halbleiterschicht 210 (sie weist z. B. Silicium auf). Bei einer Ausführungsform weist die Halbleiterschicht 212 Si1-yGey auf, und die Halbleiterschicht 208 weist Si1-xGex auf. Bei einer weiteren Ausführungsform weist die Halbleiterschicht 212 Si1-yGey auf, wobei Ge im Molverhältnis höher als bei der Si1-xGex-Zusammensetzung der Halbleiterschicht 208 ist (y > x). Die Schicht 212 aus Si1-yGey kann zum Beispiel mehr als 50 % (y > 0,5) Ge im Molverhältnis enthalten, wie zum Beispiel etwa 50 % bis 70 % Ge in der Schicht 212, während die Schicht 208 aus Si1-xGex weniger als 50 % (x < 0,5) Ge im Molverhältnis enthält, z. B. etwa 15 % bis 35 % Ge in der Schicht 208.
  • Die Halbleiterschichten 212 und 214 können unterschiedliche Dicken haben. Die Halbleiterschichten 212 können unterschiedliche Dicken von einer Schicht zu einer anderen Schicht haben. Die Halbleiterschichten 214 können ebenfalls unterschiedliche Dicken von einer Schicht zu einer anderen Schicht haben. Die Dicke jeder der Halbleiterschichten 212 und 214 kann in dem Bereich von einigen Nanometern bis zu mehreren zehn Nanometern liegen. Bei einer Ausführungsform hat jede Halbleiterschicht 212 eine Dicke in dem Bereich von etwa 5 nm bis etwa 20 nm, und jede Halbleiterschicht 214 hat ebenfalls eine Dicke in dem Bereich von etwa 5 nm bis etwa 20 nm. In 7 ist zwar eine Halbleiterschicht 212 als die untere Schicht des Stapels dargestellt, aber es ist klar, dass auch eine Halbleiterschicht 214 die untere Schicht sein kann.
  • In dem ersten Bereich 370 fungiert die Hartmaske 302 als eine Verkappungsschicht auf der Oberseite des Stapels von Halbleiterschichten 208 und 210, wodurch verhindert wird, dass das epitaxiale Aufwachsen auf einer Oberseite in dem ersten Bereich 370 erfolgt. In dem zweiten Bereich 380 hingegen bedeckt die dielektrische Materialschicht 502 die Seitenwand 306, wodurch verhindert wird, dass das epitaxiale Aufwachsen von der Seitenwand 306 ausgeht, sodass das epitaxiale Aufwachsen nicht in der Querrichtung von der Seitenwand 306 in den zweiten Bereich 380 erfolgt. Daher wird bei einigen Ausführungsformen das epitaxiale Aufwachsen der Halbleiterschichten 212 und 214 von dem Oberseitenteil 308 des Substrats 202 her begrenzt. Die Kristallstruktur des Substrats 202 lässt seine Kristallebene auf der Oberseite in dem zweiten Bereich 380 nach oben verlaufen, sodass die Halbleiterschichten 212 und 214 die gleiche Kristallorientierung wie das Substrat 202 haben. Auf Grund der Isolierung gegen die dielektrische Materialschicht 502 zeigen die epitaxial aufgewachsenen Schichten in dem ersten Bereich 370, dem zweiten Bereich 380 und dem Substrat 202 die gleiche Kristallorientierung. Bei einer Ausfiihrungsform haben die Halbleiterschichten 208, 210, 212 und 214 und das Substrat 202 jeweils eine Oberseite in der (100)-Kristallebene.
  • Im Schritt 114 wird bei dem Verfahren 100 (1) ein CMP-Prozess durchgeführt, um eine Oberseite der Halbleiterstruktur 200 nach dem epitaxialen Aufwachsen der Halbleiterschichten 212 und 214 zu planarisieren. Bleiben wir bei 7. Die Hartmaske 302 kann in dem Schritt 114 als eine CMP-Stoppschicht fungieren. In dem Schritt 114 kann auch die Hartmaskenschicht 302 entfernt werden. Dadurch wird der Stapel von Halbleiterschichten 208 und 210 freigelegt, sodass ein Teil der Oberseite der Halbleiterstruktur 200 entsteht.
  • Im Schritt 116 wird bei dem Verfahren 100 (1) die Halbleiterstruktur 200 so strukturiert, dass eine oder mehrere Finnen entstehen, die von dem Substrat 202 abgehen, wobei jede Finne einen Stapel von Halbleiterschichten aufweist. In dem Beispiel von 8 weist bei der dargestellten Ausführungsform die Halbleiterstruktur 200 eine Finne 802 in dem ersten Bereich 370, der einen Stapel von Halbleiterschichten 208 und 210 hat, und eine Finne 804 in dem zweiten Bereich 380 auf, der einen Stapel von Halbleiterschichten 212 und 214 hat. Das Vorsehen von zwei Finnen dient der einfachen Erläuterung, und es kann jede Anzahl von Finnen hergestellt werden. Die zwei Finnen 802 und 804 sind mit einem Abstand S voneinander beabstandet. Bei einigen Ausführungsformen liegt der Abstand S in dem Bereich von etwa 5 nm bis etwa 60 nm. Bei weiteren Ausführungsformen liegt der Abstand S für eine dichte Integration von Bauelementen in dem Bereich von etwa 15 nm bis etwa 40 nm.
  • Der Schritt 116 kann verschiedene Prozesse umfassen, wie etwa Fotolithografie und Ätzung. Zunächst wird in dem Schritt 116 mittels eines fotolithografischen Prozesses ein Maskierungselement über der Halbleiterstruktur 200 hergestellt. Der fotolithografische Prozess kann Folgendes umfassen: Herstellen eines Fotoresists (oder Resists) über der Halbleiterstruktur 200; Belichten des Resists zu einer Struktur, die verschiedene geometrische Formen definiert; Durchführen einer Härtung nach der Belichtung; und Entwickeln des Resists zu dem Maskierungselement. Anschließend werden in dem Schritt 116 die Halbleiterschichten 208 und 210 in dem ersten Bereich 370 und die Halbleiterschichten 212 und 214 in dem zweiten Bereich 380 durch das Maskierungselement geätzt, um darin Gräben 820 herzustellen. Die Ätzprozesse können einen oder mehrere Trockenätzprozesse, Nassätzprozesse und andere geeignete Ätzverfahren umfassen. Für einen Trockenätzprozess können zum Beispiel ein sauerstoffhaltiges Gas, ein fluorhaltiges Gas (z. B. CF4, SF6, CH2F2, CHF3 und/oder C2F6), ein chlorhaltiges Gas (z. B. Cl2, CHCl3, CCl4 und/oder BCl3), ein bromhaltiges Gas (z. B. HBr und/oder CHBr3), ein iodhaltiges Gas, andere geeignete Gase und/oder Plasmen und/oder Kombinationen davon verwendet werden. Ein Nassätzprozess kann zum Beispiel eine Ätzung in verdünnter Fluorwasserstoffsäure (DHF); Kaliumhydroxid(KOH)-Lösung; Ammoniak; einer Lösung, die Fluorwasserstoffsäure (HF), Salpetersäure (HNO3) und/oder Essigsäure (CH3COOH) enthält; oder in einem anderen Nassätzmittel umfassen. Die verbleibenden Teile der Halbleiterschichten werden zu den Finnen 802 und 804, wodurch die Gräben 820 definiert werden, die die Finnen 802 und 804 umgeben. Der Ätzprozess kann fortgesetzt werden, um weitere Aussparungen in dem Substrat 202 herzustellen. Bei einigen Ausführungsformen kann es zweckmäßig sein, bei dem Ätzprozess eine Überätzung in das Substrat 202 hinein durchzuführen, um zu gewährleisten, dass das Substrat 202 in allen Gräben 820 freigelegt wird.
  • Ausführungsformen der vorliegenden Erfindung bieten Vorteile gegenüber anderen Verfahren bei der Herstellung von mehreren Bereichen von gestapelten Halbleiterschichten. Wie in 7 gezeigt ist, ermöglicht die dielektrische Materialschicht 502 eine seitliche Isolierung zwischen den Bereichen 370 und 380, wodurch der Stapel von Halbleiterschichten 212 und 214 von einer Kristallebene her epitaxial aufwachsen kann, die von der Oberseite des Substrats 202 definiert wird. Ohne die seitliche Isolierung zwischen den Bereichen 370 und 380 kann das epitaxiale Aufwachsen von der Seitenwand 306 des Stapels von Halbleiterschichten 208 und 210 her erfolgen. Das epitaxiale Aufwachsen von der Seitenwand 306 her würde ein Aufwachsen in einer Querrichtung in einer Kristallebene senkrecht zu der Kristallebene der Oberseite des Substrats 202 ermöglichen. Das Aufwachsen in einer vertikalen Halbleiter-Ebene führt seitlich zu vertikal gestapelten Halbleiterschichten in dem Bereich, der an die freigelegte Seitenwand angrenzt. Daher würden ohne die seitliche Isolierung (z. B. durch die dielektrische Materialschicht 502) die epitaxialen Schichten, die in dem zweiten Bereich aufgewachsen werden, unterschiedliche Kristallebenen haben [z. B. ein horizontaler Teil in einer (100)-Kristallebene, versetzt mit einem vertikalen Teil in einer (110)-Kristallebene]. Die Bereiche von vertikal aufgewachsenem Material auf einer Seitenwand würden sich eine bestimmte Strecke ausdehnen, bevor sie auf die horizontalen Teile des Stapels treffen, wodurch ein „Wendebereich“ entsteht. Die Dicke des Wendebereichs (wo die Epitaxiestruktur von der Seitenwand aufgewachsen wird) ist ungefähr gleich der Höhe des aufgewachsenen Stapels. Der Wendebereich ist nicht zum Herstellen von Finnen geeignet und wird somit zu einem verlorengegangenen Bereich auf dem Substrat und führt zu größeren Abständen zwischen Finnen. Somit kann durch Vorsehen einer seitlichen Isolierung auf der Seitenwand, wie es bei einigen Ausführungsformen der vorliegenden Erfindung beschrieben wird, als ein Ergebnis der Herstellung der Isolierung zwischen den Bereichen 370 und 380 ein geringerer Abstand zwischen Finnen (z. B. ein geringerer Abstand S zwischen zwei benachbarten Finnen 802 und 804) ermöglicht werden, wodurch die Integration des Halbleiter-Bauelements vorteilhaft erhöht wird.
  • Im Schritt 118 werden bei dem Verfahren 100 (1) Trennelemente 1102 zwischen den Finnen 802 und 804 hergestellt. In 9 können die Trennelemente 1102 aus Siliciumoxid, Siliciumnitrid, Siliciumoxidnitrid, Fluorsilicatglas, einem dielektrischen Low-k-Material und/oder einem anderen geeigneten Isoliermaterial hergestellt werden. Die Trennelemente 1102 können STI-Strukturelemente (STI: flache Grabenisolation) sein. Der Schritt 118 kann verschiedene Prozesse umfassen, wie etwa Abscheidung und Ätzung. Bei einigen Ausführungsformen wird in dem Schritt 118 des Verfahrens 100 ein dielektrisches Material, wie etwa Siliciumoxid, in die Gräben 820 abgeschieden. Das dielektrische Material kann durch chemische Aufdampfung (CVD), Plasma-unterstützte CVD (PECVD), physikalische Aufdampfung (PVD), thermische Oxidation oder andere Verfahren abgeschieden werden. Es kann ein CMP-Prozess durchgeführt werden, um die Oberseite der Halbleiterstruktur 200 zu planarisieren. Anschließend wird das dielektrische Material durch selektive Ätzung ausgespart, um die Trennelemente 1102 herzustellen, wodurch verschiedene Teile des Substrats 202 getrennt werden und/oder die Schichten 208/210 und 212/214 epitaxial aufeinander gestapelt werden. Die selektive Ätzung kann Trockenätzung, Nassätzung oder eine Kombination davon umfassen, um die Trennelemente 1102 selektiv zurückzuätzen.
  • Das Verfahren 100 geht dann zu dem Schritt 120 weiter, um FETs auf den Finnen 802 und 804 herzustellen. In einem Beispiel werden bei dem Verfahren 100 ein n-FET auf der Finne 802 in dem ersten Bereich 370 und ein p-FET auf der Finne 804 in dem zweiten Bereich 380 hergestellt. Wie in 10 gezeigt ist, umfasst bei einigen Ausführungsformen der Schritt 120 weiterhin das Herstellen von Nanodrahtkanälen (oder stabförmigen Kanälen) in den FETs. Die Nanodraht-Herstellung umfasst einen selektiven Ätzprozess, um eine einzelne Halbleiterschicht aus dem jeweiligen Kanalbereich (oder aus Kanal- und Source-/Drain-Bereichen) der FETs selektiv zu entfernen. Bei einer Ausführungsform werden die Schichten 208 (z. B. Si1-xGex) aus dem Kanalbereich der Finne 802 entfernt, während die Schichten 210 (z. B. Si) als der Kanal des n-FET verbleiben, und die Schichten 214 (z. B. Si) werden aus dem Kanalbereich der Finne 804 entfernt, während die Schichten 212 (z. B. Si1-yGey) als der Kanal des p-FET verbleiben. Der Schritt 120 kann weiterhin das Herstellen eines Gate-Stapels auf der Finne so umfassen, dass die Öffnung gefüllt wird, die durch das Entfernen bestimmter Halbleiterschichten entsteht, wie vorstehend dargelegt worden ist. Der Gate-Stapel kann jede der Kanal-Halbleiterschichten in jedem einzelnen FET umschließen. Da Gate-Stapel die vertikal gestapelten, horizontal orientierten Kanal-Halbleiterschichten umschließen, wird die Halbleiterstruktur 200 als ein gestapeltes horizontales Gate-all-around-Bauelement (S-HGAA-Bauelement) bezeichnet.
  • Wie in den 11A und 11B gezeigt ist, werden ein beispielhafter n-FET 1202 und ein beispielhafter p-FET 1204 auf den Finnen 802 bzw. 804 hergestellt. 11A ist eine Draufsicht und 11B ist eine perspektivische Darstellung der Halbleiterstruktur 200 gemäß einigen Ausführungsformen. Insbesondere weist der n-FET 1202 Source-/Drain(S/D)-Bereiche 1206 und 1208 und ein Gate 1212 auf, das zwischen die S/D-Bereiche 1206 und 1208 geschichtet ist. In ähnlicher Weise weist der p-FET 1204 S/D-Bereiche 1222 und 1224 und ein Gate 1216 auf, das zwischen die S/D-Bereiche 1222 und 1224 geschichtet ist. Auf jedem Finnen-Strukturelement können ein oder mehrere FETs hergestellt werden. Der Kanal jedes FET ist in dem Teil der entsprechenden Finne definiert, der sich zwischen der Source und dem Drain befindet, und er ist unter dem Gate angeordnet. Bei der vorliegenden Ausführungsform hat der n-FET 1202 einen ersten Kanal 1232 in der Finne 802, und der p-FET 1204 hat einen zweiten Kanal 1234 in der Finne 804. Bei dem n-FET 1202 fließen die Träger (Elektronen) durch den Kanal 1232 entlang den gestapelten Silicium-Nanodraht- oder stabförmigen Kanälen (z. B. den Siliciumschichten 210). Bei dem p-FET 1204 fließen die Träger (Löcher) durch den Kanal 1234 entlang den Siliciumgermanium-Nanodraht- oder stabförmigen Kanälen (z. B. den Si1-yGey-Schichten 212). Durch Bereitstellen der Halbleiterstruktur 200, die n-FETs und p-FETs mit entsprechenden Kanal-Materialzusammensetzungen hat, wird die Trägerbeweglichkeit für beide erhöht und die Bauelementleistung wird verbessert.
  • Nachstehend wird die Herstellung der FETs näher beschrieben. In den 1 und 12 umfasst der Schritt 120 verschiedene Verfahren und Teilschritte, wie etwa Schritte 122, 124, 126 und 128, die in 12 dargestellt sind. Im Schritt 122 werden bei einigen Ausführungsformen bei dem Verfahren 100 Gate-Stapel über den Finnen 802 bzw. 804 hergestellt. Bei einer Ausführungsform werden die Gate-Stapel in einem späteren Gate-Ersetzungsverfahren entfernt. Daher werden sie als Dummy-Gate-Stapel bezeichnet. Die Dummy-Gate-Stapel lassen die Finnen an den Kanalbereichen 1232 und 1234 ineinander greifen. Der Dummy-Gate-Stapel kann eine oder mehrere Materialschichten aufweisen. Bei der vorliegenden Ausführungsform weisen die Dummy-Gate-Stapel eine Polysiliciumschicht (oder Polyschicht) auf. Bei einer Ausführungsform weisen die Dummy-Gate-Stapel weiterhin eine Zwischenschicht (z. B. Siliciumoxid) unter der Polyschicht auf. Die Polyschicht kann mit geeigneten Abscheidungsverfahren hergestellt werden, wie etwa chemische Aufdampfung bei Tiefdruck (LPCVD) und PECVD. Bei einer Ausführungsform werden die verschiedenen Schichten der Dummy-Gate-Stapel zunächst als Schutzschichten abgeschieden und werden dann mit einem oder mehreren fotolithografischen und Ätzprozessen strukturiert, um die Dummy-Gate-Stapel herzustellen. Nachdem die Dummy-Gate-Stapel strukturiert worden sind, kann ein Gate-Abstandshalter auf Seitenwänden der Dummy-Gate-Stapel hergestellt werden. Der Gate-Abstandshalter kann ein oder mehrere dielektrische Materialien aufweisen, wie etwa Siliciumnitrid, Siliciumoxid, Siliciumcarbid, Siliciumoxidcarbid (SiOC), Siliciumoxidcarbonitrid (SiOCN), andere Materialien oder eine Kombination davon. Der Gate-Abstandshalter kann mit den folgenden Schritten hergestellt werden: Abscheiden einer Abstandshalterschicht, die die Halbleiterstruktur 200 schützt, mit geeigneten Verfahren, wie etwa chemische Oxidation, thermische Oxidation, ALD oder CVD; und anschließend Ätzen der Abstandshalterschicht mit einem anisotropen Ätzprozess, um Teile der Abstandshalterschicht von einer Oberseite der Dummy-Gate-Stapel und von den Oberseiten und den Seitenwandflächen der Finnen (z. B. der Finnen 802 und 804) zu entfernen. Teile der Abstandshalterschicht auf den Seitenwandflächen der Dummy-Gate-Stapel bleiben im Wesentlichen bestehen und werden zu dem Gate-Abstandshalter. Bei einer Ausführungsform ist der anisotrope Ätzprozess ein Trockenätzprozess (z. B. ein Plasma-Ätzprozess).
  • Im Schritt 124 werden bei einer Ausführungsform S/D-Bereiche in den S/D-Bereichen 1206 und 1208 des n-FET 1202 und in den S/D-Bereichen 1222 und 1224 des p-FET 1204 hergestellt. Bei einer Ausführungsform umfasst die Herstellung der S/D-Bereiche das epitaxiale Aufwachsen einer Halbleiterschicht, um S/D-Strukturelemente herzustellen. Bei einer Ausführungsform wird die Halbleiterschicht durch Molekularstrahlepitaxie (MBE), chemische Aufdampfung und/oder andere geeignete epitaxiale Aufwachsverfahren hergestellt. Bei einer weiteren Ausführungsform werden die S/D-Strukturelemente in situ oder ex situ mit einem n-Dotanden oder einem p-Dotanden dotiert. Bei einigen Ausführungsformen weisen die S/D-Strukturelemente zum Beispiel mit Bor dotiertes Siliciumgermanium (SiGe) zur Herstellung von S/D-Strukturelementen für einen p-FET auf. Bei einigen Ausführungsformen weisen die S/D-Strukturelemente mit Phosphor dotiertes Silicium zur Herstellung von S/D-Strukturelementen für einen n-FET auf.
  • Bei einer Ausführungsform geht das Verfahren mit dem Schritt 126 weiter, in dem die Dummy-Gate-Stapel entfernt werden, um die Kanalbereiche der Finnen freizulegen, wie etwa den Kanalbereich 1232 der Finne 802 und den Kanalbereich 1234 der Finne 804. Die Dummy-Gate-Stapel, die die Polyschicht und andere Schichten darunter aufweisen, werden entfernt, sodass jeweilige Öffnungen entstehen. Bei einer Ausführungsform umfasst das Entfernen der Dummy-Gate-Stapel einen oder mehrere Ätzprozesse, wie etwa Nassätzung, Trockenätzung oder andere Ätzverfahren. Bei dem Schritt 126 können weiterhin Nanodraht-Kanäle (oder stabförmige Kanäle) in den freigelegten Kanalbereichen hergestellt werden. In dem Beispiel von 10 werden in dem Kanalbereich 1232 der Finne 802 die Halbleiterschichten 208 oder Teile davon entfernt. Dadurch werden Teile der Halbleiterschichten 210 in dem Kanalbereich 1232 schwebend in der jeweiligen Öffnung gehalten. In dem Kanalbereich 1234 der Finne 804 werden die Halbleiterschichten 214 oder Teile davon entfernt. Dadurch werden Teile der Halbleiterschichten 212 in dem Kanalbereich 1234 schwebend in der jeweiligen Öffnung gehalten. Bei einer Ausführungsform werden in jedem Kanalbereich die zu entfernenden Halbleiterschichten mit einem selektiven Nassätzprozess geätzt, während die anderen Halbleiterschichten mit einer anderen Zusammensetzung im Wesentlichen unverändert bleiben. Bei einigen Ausführungsformen kann für den selektiven Nassätzprozess Fluorwasserstoff (HF) oder Ammoniakhydrat (NH4OH) als Ätzmittel verwendet werden. Bei einer Ausführungsform, bei der die Halbleiterschichten 208 SiGe aufweisen und die Halbleiterschichten 210 Si aufweisen, kann das selektive Entfernen der SiGe-Schichten 208 einen SiGe-Oxidationsprozess und eine nachfolgende SiGeOx-Entfernung umfassen. Der SiGe-Oxidationsprozess kann zum Beispiel das Herstellen und Strukturieren verschiedener Maskierungsschichten umfassen, sodass die Oxidation auf die SiGe-Schichten 208 begrenzt wird. Bei weiteren Ausführungsformen ist der SiGe-Oxidationsprozess wegen der unterschiedlichen Zusammensetzungen der Halbleiterschichten 208 und 210 eine selektive Oxidation. In einigen Beispielen kann der SiGe-Oxidationsprozess dadurch durchgeführt werden, dass das Bauelement 200 einem Nassoxidationsprozess, einem Trockenoxidationsprozess oder einer Kombination davon unterzogen wird. Anschließend werden die oxidierten Halbleiterschichten 208, die SiGeOx aufweisen, mit einem Ätzmittel, wie etwa NH4OH oder verdünntem HF, entfernt.
  • Bei einer Ausführungsform wird im Schritt 128 das Verfahren mit der Herstellung von Gate-Stapeln 1212 und 1226 über den Kanalbereichen 1232 und 1234 der Finnen 802 bzw. 804 fortgesetzt. In dem Beispiel von 11A füllen die Gate-Stapel die Öffnungen in den Kanalbereichen und umschließen jede der freigelegten Halbleiterschichten (z. B. Nanodrähte), wie etwa die Halbleiterschichten 210 in dem Kanalbereich 1232 und die Halbleiterschichten 212 in dem Kanalbereich 1234. Bei der vorliegenden Ausführungsform weisen die Gate-Stapel eine dielektrische Schicht auf, die aus einer oder mehreren Schichten aus dielektrischen Materialien auf Innenflächen der Öffnung bestehen kann und die jede der Kanal-Halbleiterschichten direkt umschließt. Die dielektrische Schicht kann ein dielektrisches Material aufweisen, wie etwa Siliciumoxid oder Siliciumoxidnitrid, und kann durch chemische Oxidation, thermische Oxidation, ALD, CVD und/oder andere geeignete Verfahren hergestellt werden. Die dielektrische Schicht kann auch eine dielektrische High-k-Schicht sein, wie etwa Hafniumoxid, Zirconiumoxid, Lanthanoxid, Titanoxid, Yttriumoxid, Strontiumtitanat, andere geeignete Metalloxide oder Kombinationen davon, und kann durch ALD und/oder andere geeignete Verfahren hergestellt werden. Die Gate-Stapel weisen weiterhin einen Gate-Metall-Stapel, der aus einer oder mehreren Schichten über der einen oder den mehreren dielektrischen Schichten bestehen kann, und eine Metallfüllschicht über dem Gate-Metall-Stapel auf. Der Gate-Metall-Stapel kann eine Austrittsarbeitsmetallschicht aufweisen. Die Austrittsarbeitsmetallschicht kann eine p-leitende Austrittsarbeitsmetallschicht oder eine n-leitende Austrittsarbeitsmetallschicht sein. Die p-leitende Austrittsarbeitsmetallschicht weist ein Metall auf, das unter anderem aus der Gruppe Titannidrid, Tantalnitrid, Ruthenium, Molybdän, Wolfram, Platin, oder Kombinationen davon gewählt ist. Die n-leitende Austrittsarbeitsmetallschicht weist ein Metall auf, das unter anderem aus der Gruppe Titan, Aluminium, Tantalcarbid, Tantalcarbonidrid, Tantalsiliciumnitrid, oder Kombinationen davon gewählt ist. Die p-leitende und die n-leitende Austrittsarbeitsmetallschicht können eine Vielzahl von Schichten aufweisen und können durch CVD, PVD und/oder ein anderes geeignetes Verfahren abgeschieden werden. Die Metallfüllschicht kann Aluminium, Wolfram, Cobalt, Kupfer und/oder andere geeignete Materialien aufweisen und kann durch CVD, PVD, Plattierung und/oder andere geeignete Verfahren hergestellt werden. Die Gate-Stapel umschließen die vertikal gestapelten, horizontal orientierten Kanal-Halbleiterschichten. Somit ist die Halbleiterstruktur 200 ein gestapeltes horizontales Gate-all-around-Bauelement (S-HGAA-Bauelement). Bei einer Ausführungsform kann nach der Abscheidung der Gate-Stapel ein CMP-Prozess durchgeführt werden, um die Oberseite der Halbleiterstruktur 200 zu planarisieren.
  • Es können weitere Prozesse durchgeführt werden, um die Herstellung des S-HGAA-Bauelements 200 zum Abschluss zu bringen. Das Verfahren kann mit der Herstellung zum Beispiel von Kontaktöffnungen, Kontaktmetallen sowie verschiedenen Kontakten, Durchkontaktierungen, Drähten und Mehrschicht-Verbindungselementen (z. B. Metallschichten und Zwischenschicht-Dielektrika) über dem Substrat 202 fortgesetzt werden, die so konfiguriert sind, dass sie die verschiedenen Strukturelemente zu einem funktionellen Schaltkreis verbinden, der ein oder mehrere Multi-Gate-Bauelemente aufweisen kann.
  • Vorstehend sind Ausführungsformen des Verfahrens 100 unter Bezugnahme auf die 2 bis 11B und die Halbleiterstruktur 200 erörtert worden, die wie verschiedene weitere Ausführungsformen der vorliegenden Erfindung beispielhaft sein sollen. Diese Ausführungsformen bieten zahlreiche Vorzüge für ein Halbleiter-Bauelement und dessen Herstellungsverfahren. Die 13A bis 13D stellen zum Beispiel ein weiteres Beispiel für das Verfahren 100 dar, das für eine beispielhafte Halbleiterstruktur 200' mit einem massiven Substrat 202 verwendet wird. Die Schritte des Verfahrens 100 sind denen ähnlich, die vorstehend erörtert worden sind. Daher werden die 13A bis 13D nur kurz beschrieben und die Bezugssymbole werden hier wiederholt, um gleiche oder ähnliche Strukturelemente aufzuzeigen, und die vorstehende Beschreibung gilt gleichermaßen für die vorliegende Ausführungsform.
  • Bei einer Ausführungsform des Verfahrens 100 wird unter Bezugnahme auf das Beispiel von 13A im Schritt 102 das Substrat 202 bereitgestellt. Das Substrat 202 kann ein einziges zusammenhängendes Halbleitersubstrat sein, wie etwa ein Siliciumsubstrat. Das Substrat 202 kann verschiedene Schichten aufweisen, die leitende oder isolierende Schichten umfassen, die auf einem Halbleitersubstrat hergestellt sind. Das Substrat 202 kann verschiedene Dotierungskonfigurationen haben. Bei einer Ausführungsform weist das Substrat 202 keinen epitaxial aufgewachsenen Stapel (wie er z. B. in 2 gezeigt ist) auf.
  • Bei einer Ausführungsform des Verfahrens 100 wird im Schritt 104 die strukturierte Maske über dem Substrat hergestellt. Die beispielhafte 13A zeigt eine strukturierte Maske, die auf der Oberseite des Substrats 202 hergestellt wird, um einen ersten Bereich 370 zu bedecken und einen zweiten Bereich 380 freizulegen. Die strukturierte Maskierungsschicht kann eine Hartmaske 302 und eine strukturierte Resistschicht 310 aufweisen, die auf der Hartmaske 302 hergestellt ist.
  • Bei einer Ausführungsform des Verfahrens 100 geht das Verfahren zu dem Schritt 106 weiter, in dem das Halbleitersubstrat unter Verwendung der Maske von Schritt 104 geätzt wird. Die beispielhafte 13B zeigt, dass das Substrat 202 in dem Bereich 380 in einem Ätzprozess partiell entfernt wird, um eine Aussparung 318 herzustellen. Der Ätzprozess kann eine Trockenätzung, eine Nassätzung oder eine Kombination davon umfassen. Die Hartmaske 302 schützt das Substrat 202 in dem Bereich 370 vor der Ätzung. Das Verfahren geht zu dem Schritt 108 weiter, in dem ein dielektrisches Material abgeschieden werden kann. Die Abscheidung des dielektrischen Materials kann im Wesentlichen der Abscheidung ähnlich sein, die vorstehend bei dem Schritt 108 erörtert worden ist. In dem Beispiel von 13B wird die dielektrische Materialschicht 502 konform auf der Halbleiterstruktur 200' abgeschieden, wodurch die horizontalen Flächen der Bereiche 370 und 380 sowie die vertikale Fläche der Seitenwand der Aussparung 318 bedeckt werden. Die dielektrische Materialschicht 502 und die Hartmaske 302 können eine Ätzselektivität zeigen.
  • Das Verfahren geht dann zu einer Ausführungsform des Schritts 110 über, in dem das dielektrische Material geätzt wird. Die Ätzung kann im Wesentlichen der Ätzung ähnlich sein, die vorstehend bei dem Schritt 110 und der Struktur 200 erörtert worden ist. Die beispielhafte 13C zeigt, dass Teile der dielektrischen Materialschicht 502, die auf der horizontalen Fläche der Halbleiterstruktur 200' abgeschieden worden sind, entfernt werden, während die Teile auf der vertikalen Seitenwand zurückbleiben. Um Teile der dielektrischen Materialschicht 502 zu entfernen, kann eine anisotrope Ätzung, wie etwa eine Trocken- oder Plasma-Ätzung, durchgeführt werden. Auf Grund der Ätzselektivität bleibt die Hartmaske 302 auf der Oberseite des Substrats 202 in dem Bereich 370 im Wesentlichen ungeätzt.
  • Das Verfahren geht dann zu einer Ausführungsform des Schritts 112 weiter, in dem ein Stapel epitaxial aufgewachsen wird, der im Wesentlichen dem ähnlich ist, der vorstehend bei der beispielhaften Struktur 200 erörtert worden ist. Unter Verwendung des Beispiels von 13C wird ein Stapel von abwechselnd angeordneten Halbleiterschichten 212 und 214 in dem Bereich 202 epitaxial aufgewachsen. Die Halbleiterschichten 212 und 214 können im Wesentlichen denen ähnlich sein, die vorstehend unter Bezugnahme auf 7 erörtert worden sind. Die Halbleiterschichten 212 und 214 können jeweils Silicium, Siliciumgermanium oder ein anderes geeignetes elementares Halbleitermaterial oder ein Verbindungshalbleitermaterial aufweisen, aber die beiden Halbleiterschichten 212 und 214 haben unterschiedliche Zusammensetzungen. Als ein Beispiel weist die Halbleiterschicht 202 Siliciumgermanium auf, und die Halbleiterschicht 214 weist Silicium auf. Bei verschiedenen Ausführungsformen haben die zwei Halbleiterschichten 212 und 214 Zusammensetzungen, die unterschiedliche Oxidationsraten und/oder unterschiedliche Ätzselektivitäten ermöglichen. Durch die Bedeckung mit der dielektrischen Materialschicht 502 wird der Stapel von Halbleiterschichten 212 und 214 so begrenzt, dass er in der vertikalen Richtung nur von der Oberseite des Substrats 202, die in dem Bereich 380 freigelegt ist, aufgewachsen wird, wodurch ein seitliches epitaxiales Aufwachsen von der Seitenwand der Aussparung 318 her vermieden wird. Daher zeigen die Halbleiterschichten 212 und 214 jeweils die gleiche Kristallorientierung wie das Substrat 202, ohne dass ein „Wendebereich“ entsteht, der vorstehend erörtert worden ist.
  • Die Ausfiihrungsform des Verfahrens 100 kann zu den Schritten 114 und 116 weitergehen. Die beispielhafte 13D zeigt die Strukturierung der Halbleiterstruktur 200', um eine oder mehrere Finnen herzustellen, die von dem Substrat 202 abgehen, wie etwa die Finne 802 in dem Bereich 370 und die Finne 804 in dem Bereich 380. Bei der dargestellten Ausführungsform hat die Finne 802 die gleiche Zusammensetzung wie das Substrat 202, und die Finne 804 weist einen Stapel von Halbleiterschichten 212 und 214 auf. Die von der dielektrischen Materialschicht 502 bereitgestellte Isolierung ermöglicht ein dichtes Packen der zwei Finnen 802 und 804, ohne dass wegen des Wendebereichs zusätzlicher Platz dazwischen vorgesehen werden muss, falls das epitaxiale Aufwachsen von einer Seitenwand des Substrats 202 ausgeht. Bei einer Ausführungsform sind die zwei Finnen 802 und 804 mit einem Abstand S beabstandet, der kleiner als 50 nm ist. Einige Ausführungsformen des Verfahrens 100 können mit der Fertigstellung der FETs auf den Finnen 802 und 804 in den 11A und 11B weitergehen, im Wesentlichen in einer ähnlichen Weise, wie sie vorstehend dargelegt worden ist. Bei der dargestellten Ausführungsform hat der FET 1202 einen Kanalbereich 1232, der aus dem gleichen zusammenhängenden Halbleitermaterial wie das Substrat 202 besteht, während der FET 1204 einen Kanalbereich 1234 hat, der aus einem Stapel von abwechselnden Halbleiterschichten oder einem Stapel von Nanodrähten hergestellt wird (z. B. durch Entfernen einer der Halbleiterschichten 212 und 214 im Schritt 126).
  • Die 14A bis 14J zeigen eine noch weitere beispielhafte Ausführungsform des Verfahrens 100, das bei dem Schritt 102 mit einer Halbleiterstruktur 200" beginnt, die einen Stapel von zwei unterschiedlichen Halbleitersubstraten hat, die aneinander gebondet sind. 14A stellt eine beispielhafte Ausführungsform eines Substrats 202 und eines Substrats 204 dar, die aneinander gebondet sind. Bei einigen Ausführungsformen haben das erste Halbleitersubstrat 202 und das zweite Halbleitersubstrat 204 unterschiedliche Kristallstrukturen und Kristallebenen-Orientierungen. Das Halbleitersubstrat 202 kann zum Beispiel eine Oberseite 308 in einer (100)-Kristallebene haben, und das Halbleitersubstrat 204 kann eine Oberseite 310 in einer (110)-Kristallebene haben, wie in der beispielhaften 14A gezeigt ist. Alternativ können das erste Halbleitersubstrat 202 und das zweite Halbleitersubstrat 204 hinsichtlich der Kristallstruktur und Kristallebenen-Orientierung gleich sein, zum Beispiel können beide Oberseiten 308 und 310 in einer (100)-Kristallebene liegen, wie in der beispielhaften 14B gezeigt ist. Somit sind die Kristallorientierungen <110> der Halbleitersubstrate 202 und 204 in der Oberseite der jeweiligen Substrate orientiert und sind als 1406 bzw. 1408 bezeichnet. Hier ist <110> ein weiterer Millerscher Index, der eine Familie von Kristallorientierungen eines kristallinen Halbleitersubstrats darstellt. Wie in 14B gezeigt ist, sind die Halbleitersubstrate 202 und 204 gedreht und so konfiguriert, dass die entsprechenden Kristallorientierungen 1406 und 1408 mit einem Winkel 1410 dazwischen versetzt sind. Bei einigen Ausführungsformen beträgt der Winkel 1410 etwa 45°.
  • Bei einigen Ausführungsformen sind die zwei Halbleitersubstrate 202 und 204 Siliciumsubstrate. Die beschriebene Struktur und das beschriebene Verfahren sind jedoch nicht beschränkend und können sich auch auf andere geeignete Halbleitersubstrate und andere geeignete Kristallorientierungen erstrecken. Zum Beispiel kann jedes der Halbleitersubstrate 202 und 204 in den gleichen oder in unterschiedlichen Kristallstrukturen Folgendes umfassen: einen elementaren Halbleiter, wie etwa Germanium; einen Verbindungshalbleiter, wie etwa Siliciumgermanium, Siliciumcarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; oder Kombinationen davon.
  • Das Beispiel von 14C-1 zeigt, dass zwei Halbleitersubstrate 202 und 204 mit dieser Konfiguration mittels eines geeigneten Bondverfahrens aneinander gebondet werden, wie etwa Direktbondung, eutektische Bondung, Schmelzbondung, Diffusionsbondung oder eines anderen geeigneten Bondverfahrens. Bei einer Ausführungsform werden die Substrate durch Silicium-Direktbondung (DSB) aneinander gebondet. Der Silicium-Direktbondprozess kann zum Beispiel die folgenden Schritte umfassen: Vorbehandeln, Vorbonden bei einer niedrigeren Temperatur und Glühen bei einer höheren Temperatur. Eine vergrabene Siliciumoxidschicht (BOX), die als Siliciumoxidschicht 1402 bezeichnet wird, kann implementiert werden, wenn die zwei Substrate aneinander gebondet werden. In einigen Beispielen können die Halbleitersubstrate 202 und 204 vor dem Bonden auf geeignete Dicken gedünnt werden, wie etwa durch Schleifen oder Polieren.
  • Das Verfahren 100 geht bei einer Ausführungsform zu dem Schritt 104 weiter, bei dem eine strukturierte Maske über dem einen oder den mehreren Substraten hergestellt wird, wie es vorstehend bei dem Schritt 102 und der beispielhaften Ausführungsform von 14C-1 beschrieben worden ist. Die strukturierte Maske kann im Wesentlichen der Maske ähnlich sein, die vorstehend für das Beispiel von 3 erörtert worden ist. Wie in 14C-1 gezeigt ist, wird anschließend eine strukturierte Maske mit einer Hartmaske 302 und einer strukturierten Resistschicht 310 auf der Oberseite des Substrats 204 so hergestellt, dass ein erster Bereich 370 bedeckt wird und ein zweiter Bereich 380 freigelegt wird.
  • Bei einigen alternativen Ausführungsformen, die in 14C-2 gezeigt sind, weist das Halbleitersubstrat 204 weiterhin einen Stapel von abwechselnd angeordneten Halbleiterschichten 216 und 218 auf, die epitaxial aufgewachsen sind und im Wesentlichen den Halbleiterschichten ähnlich sind, die vorstehend bei dem Beispiel von 2 erörtert worden sind. Jede der Halbleiterschichten 216 und 218 kann Silicium, Siliciumgermanium oder ein anderes geeignetes elementares Halbleitermaterial oder Verbindungshalbleitermaterial aufweisen. Bei einigen Ausführungsformen haben die zwei Halbleiterschichten 216 und 218 voneinander verschiedene Zusammensetzungen. Als ein Beispiel weist die Halbleiterschicht 216 Siliciumgermanium auf, und die Halbleiterschicht 218 weist Silicium auf. Die Halbleiterschichten 216 und 218 haben die gleiche Kristallstruktur und die gleiche Ebenen-Orientierung wie das Halbleitersubstrat 204, die jedoch von denen des Halbleitersubstrats 202 verschieden sind.
  • Das Verfahren 100 geht dann zu dem Schritt 106 weiter, bei dem ein Teil des Substrats oder der Substrate geätzt wird. Der einfachen Erörterung halber dient die in 14C-1 gezeigte Halbleiterstruktur 200" als ein Beispiel für nachfolgende Schritte. Fachleute dürften erkennen, dass die in 14C-2 gezeigte Halbleiterstruktur 200" ebenfalls für die nachfolgenden Schritte verwendet werden kann. Die beispielhafte 14D zeigt, dass das zweite Halbleitersubstrat 204 in dem zweiten Bereich 380 so lange geätzt wird, bis das erste Substrat 202 in dem zweiten Bereich 380 freigelegt ist, sodass eine Aussparung 318 entsteht. Der Ätzprozess ist so konzipiert, dass das Halbleitermaterial in dem zweiten Bereich 380 unter Verwendung der Hartmaske 302 als eine Ätzmaske selektiv entfernt wird. Der Ätzprozess kann mit der weiteren Aussparung des ersten Halbleitersubstrats 202 fortgesetzt werden, um zu gewährleisten, dass das erste Halbleitersubstrat 202 in dem zweiten Bereich 380 freigelegt wird. Der Ätzprozess kann eine Trockenätzung, eine Nassätzung oder eine Kombination davon umfassen. Die Hartmaske 302 schützt das zweite Substrat 204 in dem ersten Bereich 370 vor der Ätzung. In verschiedenen Beispielen kann der Ätzprozess eine Trockenätzung mit einem geeigneten Ätzmittel umfassen, wie etwa einem fluorhaltigen Ätzgas oder einem chlorhaltigen Ätzgas, wie etwa Cl2, CCl2F2, CF4, SF6, NF3, CH2F2 oder einem anderen geeigneten Ätzgas. In einigen weiteren Beispielen kann der Ätzprozess eine Nassätzung mit einem geeigneten Ätzmittel umfassen, wie etwa einer KOH-Lösung. Der Ätzprozess kann mehr als einen Schritt umfassen. Der Ätzprozess kann zum Beispiel einen ersten Ätzschritt zum Ätzen des Siliciummaterials des zweiten Substrats 204 und einen zweiten Ätzschritt zum Ätzen der Siliciumoxidschicht 1402 umfassen. Weiterhin umfasst der Ätzprozess in dem Beispiel einen Trockenätzschritt, in dem ein fluorhaltiges Ätzgas oder ein chlorhaltiges Ätzgas zum Ätzen von Silicium verwendet wird, und einen Nassätzschritt, in dem Fluorwasserstoffsäure zum Ätzen von Siliciumoxid verwendet wird. Die Oberseite des Halbleitersubstrats 202, die in der Aussparung 318 freigelegt worden ist, kann um eine Höhe h' niedriger als die Unterseite der Siliciumoxidschicht 1402 sein. Bei einigen Ausführungsformen liegt die Höhe h' in dem Bereich von etwa 1 nm bis etwa 50 nm.
  • In ähnlicher Weise, wie es vorstehend bei den 5 und 13B und dem Schritt 108 erörtert worden ist, wird anschließend eine dielektrische Materialschicht 502 konform auf dem Halbleitersubstrat 202" abgeschieden (14D), sodass die horizontalen Flächen der Bereiche 370 und 380 sowie die vertikale Fläche der Seitenwand der Aussparung 318 bedeckt werden. Die dielektrische Materialschicht 502 und die Hartmaske 302 können Zusammensetzungen haben, die eine Ätzselektivität ermöglichen.
  • Die Ausführungsform des Verfahrens geht dann zum Schritt 110 weiter, bei dem ein Teil der dielektrischen Materialschicht geätzt wird. Die beispielhafte 14E zeigt, dass Teile der dielektrischen Materialschicht 502, die auf der horizontalen Fläche der Halbleiterstruktur 200" abgeschieden worden sind, entfernt werden, während die Teile auf der vertikalen Seitenwand zurückbleiben. Um Teile der dielektrischen Materialschicht 502 zu entfernen, kann eine anisotrope Ätzung, wie etwa eine Trocken- oder Plasma-Ätzung, durchgeführt werden. Anschließend geht das Verfahren zum Schritt 112 weiter, bei dem im Wesentlichen in ähnlicher Weise, wie es vorstehend dargelegt worden ist, ein Stapel von abwechselnd angeordneten Halbleiterschichten 212 und 214 in dem Bereich 380 epitaxial aufgewachsen wird. Die Halbleiterschichten 212 und 214 können jeweils Silicium, Siliciumgermanium oder ein anderes geeignetes elementares Halbleitermaterial oder Verbindungshalbleitermaterial aufweisen. Bei einigen Ausführungsformen haben die beiden Halbleiterschichten 212 und 214 voneinander verschiedene Zusammensetzungen. Als ein Beispiel weist die Halbleiterschicht 212 Siliciumgermanium auf, und die Halbleiterschicht 214 weist Silicium auf. Durch die Bedeckung mit der dielektrischen Materialschicht 502 auf der Seitenwand der Aussparung 318 wird der Stapel von Halbleiterschichten 212 und 214 so begrenzt, dass er in der vertikalen Richtung von der Oberseite des Substrats 202, die in dem Bereich 380 freigelegt ist, aufgewachsen wird, wodurch ein seitliches epitaxiales Aufwachsen von der Seitenwand der Aussparung 318 her vermieden wird. Daher zeigen die Halbleiterschichten 212 und 214 jeweils die gleiche Kristallorientierung wie das Substrat 202, ohne dass ein Wendebereich mit unterschiedlichen Kristallorientierungen entsteht.
  • Einige Ausführungsformen des Verfahrens 100 können dann mit einem oder mehreren übrigen Schritten fortgesetzt werden, die die Schritte 114, 116, 118 und 120 umfassen. Die beispielhafte 14F zeigt die Strukturierung der Halbleiterstruktur 200", um eine oder mehrere Finnen herzustellen, die von dem Substrat 202 abgehen, wie etwa die Finne 802 in dem Bereich 370 und die Finne 804 in dem Bereich 380. Die Finne 802 hat einen oberen Teil, der die gleiche Zusammensetzung wie das Substrat 204 hat, und einen unteren Teil, der die gleiche Zusammensetzung wie das Substrat 202 hat, wobei die Siliciumoxidschicht 1402 dazwischen geschichtet ist. Die Finne 804 weist einen Stapel von Halbleiterschichten 212 und 214 auf. Die von der dielektrischen Materialschicht 502 bereitgestellte Trennung ermöglicht ein dichtes Packen der zwei Finnen 802 und 804. Bei einigen Ausführungsformen wird der Wendebereich, der durch das vertikale epitaxiale Aufwachsen von der Seitenwand des Substrats 204 und/oder 202 her entsteht, verkleinert und/oder eliminiert.
  • Die beispielhafte 14G zeigt, dass bei dem Verfahren 100 STI-Strukturelemente (STI: flache Grabenisolation) 1102 hergestellt werden, um verschiedene aktive Finnenbereiche zu trennen. Die Herstellung der STI-Strukturelemente 1102 kann weiterhin die folgenden Schritte umfassen: einen ersten Schritt zum Füllen der Gräben zwischen Finnen mit einem oder mehreren dielektrischen Materialien; einen zweiten Schritt zum Polieren der Halbleiterstruktur 200", um überschüssiges dielektrisches Material zu entfernen und die Oberseite zu planarisieren; und einen dritten Schritt zum Aussparen der STI-Strukturelemente 1102 durch selektive Ätzung. Bei einer Ausführungsform geht der obere Teil der Finne 802 von dem STI-Strukturelement 1102 ab, während sich der untere Teil und die Siliciumoxidschicht 1402 unter den STI-Strukturelementen 1102 befinden.
  • Ausführungsformen des Verfahrens 100, bei denen beispielhaft die Halbleiterstruktur 200" verwendet wird, können mit der Fertigstellung der FETs auf den Finnen 802 und 804 fortgesetzt werden. In 14H-1 ermöglicht die Halbleiterstruktur 200 durch Bonden der zwei Halbleitersubstrate 202 und 204 eine Leistungsverbesserung für den p-FET und den n-FET. Die (110)-Kristallebene hat zum Beispiel eine höhere Atomdichte als die (100)-Kristallebene, und sie kann auf Grund der höchsten Anzahl von kovalenten Bindungen, die besser für die Löcherleitung ist, besser für einen Kanal in dem p-FET sein. Durch Verwenden des Halbleitersubstrats 204 in der (110)-Kristallebene als einen Kanal kann ein p-FET, der auf der Finne 802 hergestellt ist, eine verbesserte Löcherbeweglichkeit haben, während der n-FET, der auf der Finne 804 hergestellt ist, die epitaxial aufgewachsenen Schichten in der gleichen (100)-Kristallebene wie das Halbleitersubstrat 202 hält, wodurch die Elektronenbeweglichkeit verbessert wird. Bei einer weiteren Ausführungsform kann eine der Halbleiterschichten 212 und 214 in dem Kanalbereich durch selektive Ätzung entfernt werden, um einen Stapel von Nanodrähten herzustellen (z. B. durch Entfernen der Siliciumgermaniumschichten 212). Daher hat bei einer Ausführungsform der FET 1202 einen Kanalbereich 1232, der aus dem gleichen Halbleitermaterial in der (110)-Kristallebene wie das Halbleitersubstrat 204 besteht, während der andere FET 1204 einen Kanalbereich 1234 hat, der aus einem Stapel von abwechselnden Halbleiterschichten oder einem Stapel von Nanodrähten mit dem gleichen Halbleitermaterial in der (100)-Kristallebene wie das Halbleitersubstrat 202 besteht. Der Gate-Stapel des FET 1204 füllt die Öffnungen in dem Kanalbereich und umschließt jede der freigelegten Halbleiterschichten (z. B. Nanodrähte). Bei einer weiteren Ausführungsform hat der FET 1202 einen Kanalbereich 1232, der aus einem Halbleitermaterial in der gleichen Kristallebene wie die Nanodrähte in einem Kanalbereich 1234 in dem FET 1204 besteht, während der Kanalbereich 1232 eine Kristallorientierung (z. B. eine <110>-Kristallorientierung) in einem versetzten Winkel hat, der gegenüber der entsprechenden Kristallorientierung des Kanalbereichs 1234 gedreht ist. Die Kristallorientierung kann an die Orientierung angepasst werden, in der die Finnen längs ausgerichtet sind. Der Winkelversatz kann etwa 45° betragen.
  • Kommen wir nun zu 14H-2. Nachdem bei dem Verfahren 100 die FETs auf den Finnen 802 und 804 fertig gestellt worden sind, kann bei einigen alternativen Ausführungsformen, wie etwa für das gebondete Halbleitersubstrat 204, das einen Stapel von abwechselnd angeordneten Halbleiterschichten hat (z. B. die in 14C-2 gezeigte Struktur 200"), der Bereich 370 einen Stapel von abwechselnden Halbleiterschichten 218 (oder einen Stapel von Nanodrähten 218) über der Siliciumoxidschicht 1402 aufweisen, und der Bereich 380 kann einen Stapel von abwechselnden Halbleiterschichten 214 (oder einen Stapel von Nanodrähten 214) aufweisen. Daher hat bei einer Ausführungsform der FET 1202 einen Kanalbereich 1232, der aus einem Stapel von abwechselnden Halbleiterschichten oder einem Stapel von Nanodrähten mit kristallinen Halbleitermaterialien besteht, die ein Kristallgitter mit der Oberseite in einer (110)-Kristallebene haben, die die Gleiche wie bei dem Halbleitersubstrat 204 ist, während der andere FET 1204 einen Kanalbereich 1234 hat, der aus einem Stapel von abwechselnden Halbleiterschichten oder einem Stapel von Nanodrähten mit kristallinen Halbleitermaterialien besteht, die ein Kristallgitter mit der Oberseite in einer (100)-Kristallebene haben, die die Gleiche wie bei dem Halbleitersubstrat 202 ist. Die Gate-Stapel der FETs 1202 und 2104 füllen die Öffnungen in den jeweiligen Kanalbereichen und umschließen jede der freigelegten Halbleiterschichten oder jeden der Nanodrähte. Bei einer noch weiteren Ausführungsform, bei der das gebondete Halbleitersubstrat 204 die gleiche Kristallebene wie das Halbleitersubstrat 202, aber eine versetzte Kristallorientierung hat (z. B. 14B), befinden sich bei dem FET 1202 die Nanodrähte 218 in der gleichen Kristallebene wie die Nanodrähte 214 bei dem FET 1204, während das Halbleitermaterial der Nanodrähte 218 eine Kristallorientierung (z. B. die <110>-Kristallorientierung) in einem versetzten Winkel hat, der gegenüber der entsprechenden Kristallorientierung des Halbleitermaterials der Nanodrähte 214 gedreht ist. Die Kristallorientierung kann an die Orientierung angepasst werden, in der die Nanodrähte längs ausgerichtet sind. Der Winkelversatz kann etwa 45° betragen.
  • Bei einer weiteren Ausführungsform des Verfahrens 100 kann nach der Abscheidung und/oder Ätzung der dielektrischen Schicht in den Schritten 108 und 110, die durch die beispielhafte Struktur 200" von 14D dargestellt ist, in einigen Bereichen des Substrats statt des epitaxialen Aufwachsens, das in dem vorstehend erörterten Schritt 112 vorgesehen ist, nur ein einziges Halbleitermaterial auf dem Substrat aufgewachsen werden. In dem Beispiel von 14I und bei der Struktur 200" kann ein Volumenhalbleitermaterial 212 von der freigelegten Oberseite des Halbleitersubstrats 202 her aufgewachsen werden, und es zeigt dadurch die gleiche Kristallorientierung wie das Substrat 202. Das Halbleitermaterial 212 kann die gleiche Zusammensetzung wie oder eine andere Zusammensetzung als das Halbleitersubstrat 202 haben. Das Halbleitermaterial 212 kann Silicium, Siliciumgermanium oder ein anderes geeignetes elementares Halbleitermaterial oder Verbindungshalbleitermaterial sein. Bei einigen Ausführungsformen befindet sich die Unterseite des Halbleitermaterials 212 unter der Siliciumoxidschicht 1402. Die dielektrische Materialschicht 502 ermöglicht eine Isolierung zwischen dem Bereich 370 und dem Bereich 380 während des epitaxialen Aufwachsens. Die beispielhafte 14J zeigt die Strukturierung der Halbleiterstruktur 200" zum Herstellen von zwei Finnen 802 und 804, aber es kann jede Anzahl von Finnen verwendet werden. Die beiden Finnen 802 und 804 haben ein zusammenhängendes Halbleitermaterial in den Kanalbereichen. Die Finne 802 hat einen Kanalbereich in der gleichen Kristallebene und -orientierung wie das Halbleitersubstrat 204, wie etwa in einer (110)-Ebene, was die Löcherbeweglichkeit in einem p-FET verbessert, und die Finne 804 hat einen Kanalbereich in der gleichen Kristallebene und -orientierung wie das Halbleitersubstrat 202, wie etwa in einer (100)-Ebene, was die Elektronenbeweglichkeit in einem n-FET verbessert.
  • Eine oder mehrere Ausführungsformen der vorliegenden Erfindung, die jedoch nicht beschränkend sein sollen, bieten zahlreiche Vorteile für ein Halbleiter-Bauelement und dessen Herstellungsverfahren. Bei einigen Ausführungsformen der vorliegenden Erfindung werden zum Beispiel Finnen-Strukturelemente für gestapelte horizontale Gate-all-around-Bauelemente (S-HGAA-Bauelemente) hergestellt. Die Finnen-Strukturelemente können so hergestellt werden, dass sie einen geringen Abstand voneinander haben. Dadurch wird der Integrationsgrad für S-HGAA-Bauelemente vorteilhaft erhöht. Außerdem können Ausführungsformen der vorliegenden Erfindung zur Herstellung von S-HGAA-Bauelementen mit Kanalbereichen in mehreren Kristallebenen und/oder Kristallorientierungen verwendet werden, wodurch eine hohe Flexibilität und Leistungsverbesserung ermöglicht werden. Weiterhin können Ausführungsformen der vorliegenden Erfindung in einen bestehenden CMOS-Herstellungsablauf integriert werden, wodurch ein verbessertes Prozessfenster ermöglicht wird.
  • In einem beispielhaften Aspekt ist die vorliegende Erfindung auf ein Verfahren gerichtet. Das Verfahren weist die folgenden Schritte auf: Bereitstellen einer Halbleiterstruktur, die ein erstes Halbleitermaterial aufweist, das sich von einem ersten Bereich bis zu einem zweiten Bereich erstreckt; Entfernen eines Teils des ersten Halbleitermaterials in dem zweiten Bereich, um eine Aussparung herzustellen, wobei die Aussparung eine Seitenwand des ersten Halbleitermaterials, das in dem ersten Bereich angeordnet ist, freilegt; und Abscheiden eines dielektrischen Materials, das die Seitenwand bedeckt. Das Verfahren umfasst weiterhin das epitaxiale Aufwachsen eines zweiten Halbleitermaterials in dem zweiten Bereich, der an das dielektrische Material angrenzt, während das dielektrische Material die Seitenwand bedeckt. Das Verfahren umfasst weiterhin das Herstellen einer ersten Finne, die das erste Halbleitermaterial aufweist, und einer zweiten Finne, die das zweite Halbleitermaterial aufweist.
  • Bei einem weiteren beispielhaften Aspekt ist die vorliegende Erfindung auf ein Verfahren zur Herstellung eines Halbleiter-Bauelements gerichtet. Das Verfahren weist die folgenden Schritte auf: Bereitstellen eines Substrats, das eine Vielzahl von ersten Halbleiterschichten und eine Vielzahl von zweiten Halbleiterschichten hat, die über dem Substrat angeordnet sind, wobei die ersten Halbleiterschichten eine andere Materialzusammensetzung als die zweiten Halbleiterschichten haben und die ersten und die zweiten Halbleiterschichten in einer vertikalen Richtung miteinander abwechselnd angeordnet sind; Herstellen einer strukturierten Maske über einem ersten Bereich des Substrats; und während sich die strukturierte Maske über dem ersten Bereich befindet, Entfernen der Vielzahlen von ersten und zweiten Halbleiterschichten in einem zweiten Bereich des Substrats so, dass eine Seitenwand der Vielzahlen von ersten und zweiten Halbleiterschichten in dem ersten Bereich freigelegt wird. Das Verfahren umfasst weiterhin die folgenden Schritte: konformes Abscheiden einer dielektrischen Materialschicht über dem Substrat, das die Seitenwand hat; während sich die dielektrische Materialschicht auf der Seitenwand befindet, epitaxiales Aufwachsen einer Vielzahl von dritten Halbleiterschichten und einer Vielzahl von vierten Halbleiterschichten in dem zweiten Bereich, wobei die Vielzahl von dritten Halbleiterschichten eine andere Materialzusammensetzung als die Vielzahl von vierten Halbleiterschichten hat und die Vielzahlen von dritten und vierten Halbleiterschichten in der vertikalen Richtung miteinander abwechselnd angeordnet sind; und Strukturieren der Vielzahlen von ersten, zweiten, dritten und vierten Halbleiterschichten, um eine erste Finne in dem ersten Bereich und eine zweite Finne in dem zweiten Bereich herzustellen.
  • Bei einem noch weiteren beispielhaften Aspekt ist die vorliegende Erfindung auf eine Halbleiterstruktur gerichtet. Die Halbleiterstruktur weist Folgendes auf: ein Halbleitersubstrat, das einen ersten Bereich und einen zweiten Bereich hat; eine erste Halbleiterstruktur, die über dem Halbleitersubstrat in dem ersten Bereich angeordnet ist; und eine zweite Halbleiterstruktur, die über dem Halbleitersubstrat in dem zweiten Bereich angeordnet ist, wobei in einer Ebene, die die erste und die zweite Halbleiterstruktur schneidet, die erste Halbleiterstruktur eine (110)-Kristallebene hat und die zweite Halbleiterstruktur eine (100)-Kristallebene hat, wobei die Ebene parallel zu einer Oberseite des Halbleitersubstrats ist.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims (20)

  1. Verfahren mit den folgenden Schritten: Bereitstellen einer Halbleiterstruktur, die ein erstes Halbleitermaterial aufweist, das sich von einem ersten Bereich bis zu einem zweiten Bereich erstreckt; Entfernen eines Teils des ersten Halbleitermaterials in dem zweiten Bereich, um eine Aussparung herzustellen, wobei die Aussparung eine Seitenwand des ersten Halbleitermaterials, das in dem ersten Bereich angeordnet ist, freilegt; Abscheiden eines dielektrischen Materials, das die Seitenwand bedeckt; während das dielektrische Material die Seitenwand bedeckt, epitaxiales Aufwachsen eines zweiten Halbleitermaterials in dem zweiten Bereich, der an das dielektrische Material angrenzt; und Herstellen einer ersten Finne, die das erste Halbleitermaterial aufweist, und einer zweiten Finne, die das zweite Halbleitermaterial aufweist.
  2. Verfahren nach Anspruch 1, wobei das erste Halbleitermaterial eine Vielzahl von ersten Halbleiterschichten umfasst, die mit einer Vielzahl von zweiten Halbleiterschichten verschachtelt ist, wobei die ersten und die zweiten Halbleiterschichten unterschiedliche Materialzusammensetzungen haben, und das zweite Halbleitermaterial eine Vielzahl von dritten Halbleiterschichten umfasst, die mit einer Vielzahl von vierten Halbleiterschichten verschachtelt sind, wobei die dritten und die vierten Halbleiterschichten unterschiedliche Materialzusammensetzungen haben.
  3. Verfahren nach Anspruch 2, wobei die ersten, zweiten, dritten und vierten Halbleiterschichten jeweils von einer Kristallebene mit dem gleichen Millerschen Index in einer Kristallstruktur aufgewachsen werden.
  4. Verfahren nach Anspruch 3, wobei die Kristallebene den Millerschen Index (100) hat.
  5. Verfahren nach Anspruch 2, 3 oder 4, wobei die ersten und dritten Halbleiterschichten die gleiche Materialzusammensetzung haben, die Silicium enthält, und die zweiten und vierten Halbleiterschichten Siliciumgermanium mit unterschiedlichen Germaniumkonzentrationen aufweisen.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei das erste Halbleitermaterial in einer ersten Kristallstruktur mit einer Oberseite in einer (110)-Kristallebene ist, und das zweite Halbleitermaterial in einer zweiten Kristallstruktur mit einer Oberseite in einer (100)-Kristallebene ist.
  7. Verfahren nach Anspruch 6, wobei das zweite Halbleitermaterial weiterhin eine Vielzahl von dritten Halbleiterschichten umfasst, die mit einer Vielzahl von vierten Halbleiterschichten verschachtelt ist, wobei die dritten Halbleiterschichten Silicium aufweisen und die vierten Halbleiterschichten Siliciumgermanium aufweisen.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Ausbilden des dielektrischen Materials, das die Seitenwand bedeckt, die folgenden Schritte umfasst: Abscheiden des dielektrischen Materials, sodass die Halbleiterstruktur bedeckt wird; und Entfernen eines Teils des dielektrischen Materials von einer Oberseite der Halbleiterstruktur, wobei ein anderer Teil des dielektrischen Materials, der die Seitenwand bedeckt, zurückbleibt.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Entfernen des Teils des ersten Halbleitermaterials die folgenden Schritte umfasst: Herstellen einer Hartmaske, die das erste Halbleitermaterial in dem ersten Bereich bedeckt; und Ätzen des ersten Halbleitermaterials in dem zweiten Bereich, um die Aussparung herzustellen.
  10. Verfahren nach Anspruch 9, wobei die Hartmaske und das dielektrische Material eine unterschiedliche Ätzselektivität haben.
  11. Verfahren zur Herstellung eines Halbleiter-Bauelements, mit den folgenden Schritten: Bereitstellen eines Substrats, das eine Vielzahl von ersten Halbleiterschichten und eine Vielzahl von zweiten Halbleiterschichten hat, die über dem Substrat angeordnet sind, wobei die ersten Halbleiterschichten eine andere Materialzusammensetzung als die zweiten Halbleiterschichten haben und die ersten und die zweiten Halbleiterschichten in einer vertikalen Richtung miteinander abwechselnd angeordnet sind; Herstellen einer strukturierten Maske über einem ersten Bereich des Substrats; während sich die strukturierte Maske über dem ersten Bereich befindet, Entfernen der ersten und zweiten Halbleiterschichten in einem zweiten Bereich des Substrats so, dass eine Seitenwand der Vielzahlen von ersten und zweiten Halbleiterschichten in dem ersten Bereich freigelegt wird; konformes Abscheiden einer dielektrischen Materialschicht über dem Substrat, das die Seitenwand umfasst; während sich die dielektrische Materialschicht auf der Seitenwand befindet, epitaxiales Aufwachsen einer Vielzahl von dritten Halbleiterschichten und einer Vielzahl von vierten Halbleiterschichten in dem zweiten Bereich, wobei die Vielzahl von dritten Halbleiterschichten eine andere Materialzusammensetzung als die Vielzahl von vierten Halbleiterschichten hat und die dritten und vierten Halbleiterschichten in der vertikalen Richtung miteinander abwechselnd angeordnet sind; und Strukturieren der ersten, zweiten, dritten und vierten Halbleiterschichten, um eine erste Finne in dem ersten Bereich und eine zweite Finne in dem zweiten Bereich herzustellen.
  12. Verfahren nach Anspruch 11, das weiterhin Folgendes umfasst: Durchführen einer anisotropen Ätzung, um einen Teil der dielektrischen Materialschicht von einer Oberseite des Substrats zu entfernen, wobei ein anderer Teil der dielektrischen Materialschicht, der auf der Seitenwand abgeschieden worden ist, zurückbleibt.
  13. Verfahren nach Anspruch 11 oder 12, wobei das epitaxiale Aufwachsen der Vielzahl von dritten Halbleiterschichten und der Vielzahl von vierten Halbleiterschichten das epitaxiale Aufwachsen von Siliciumgermanium umfasst.
  14. Verfahren nach einem der Ansprüche 11 bis 13, wobei die Vielzahl von ersten Halbleiterschichten und die Vielzahl von dritten Halbleiterschichten die gleiche Materialzusammensetzung haben, die Si enthält, die Vielzahl von zweiten Halbleiterschichten Si1-xGex aufweist, wobei x kleiner als 0,5 ist, und die Vielzahl von vierten Halbleiterschichten Si1-yGey aufweist, wobei y kleiner als 0,5 ist.
  15. Verfahren nach einem der Ansprüche 11 bis 14, wobei jede der Vielzahlen von ersten, zweiten, dritten und vierten Halbleiterschichten von einer Kristallebene mit dem gleichen Millerschen Index aufgewachsen wird.
  16. Verfahren nach einem der Ansprüche 11 bis 15, das weiterhin die folgenden Schritte umfasst: Entfernen eines Teils der Vielzahl von zweiten Halbleiterschichten in der ersten Finne, sodass ein Teil der Vielzahl von ersten Halbleiterschichten in einem ersten Zwischenraum schwebend gehalten wird; Herstellen eines ersten Gate-Stapels über der ersten Finne, wobei ein Teil des ersten Gate-Stapels den Teil der Vielzahl von ersten Halbleiterschichten umschließt; Entfernen eines Teils der Vielzahl von dritten Halbleiterschichten in der zweiten Finne, sodass ein Teil der Vielzahl von vierten Halbleiterschichten in einem zweiten Zwischenraum schwebend gehalten wird; und Herstellen eines zweiten Gate-Stapels über der zweiten Finne, wobei ein Teil des zweiten Gate-Stapels den Teil der Vielzahl von vierten Halbleiterschichten umschließt.
  17. Halbleiterstruktur mit: einem Halbleitersubstrat, das einen ersten Bereich und einen zweiten Bereich hat; einer ersten Halbleiterstruktur, die über dem Halbleitersubstrat in dem ersten Bereich angeordnet ist; und einer zweiten Halbleiterstruktur, die über dem Halbleitersubstrat in dem zweiten Bereich angeordnet ist, wobei in einer Ebene, die die erste und die zweite Halbleiterstruktur schneidet, die erste Halbleiterstruktur eine (110)-Kristallebene hat und die zweite Halbleiterstruktur eine (100)-Kristallebene hat, wobei die Ebene parallel zu einer Oberseite des Halbleitersubstrats ist.
  18. Halbleiterstruktur nach Anspruch 17, wobei die erste Halbleiterstruktur eine erste Vielzahl von übereinander gestapelten Nanodrähten aufweist, und die zweite Halbleiterstruktur eine zweite Vielzahl von übereinander gestapelten Nanodrähten aufweist.
  19. Halbleiterstruktur nach Anspruch 17 oder 18, wobei die erste Halbleiterstruktur eine erste Finnenstruktur aufweist, und die zweite Halbleiterstruktur eine Vielzahl von übereinander gestapelten Nanodrähten aufweist.
  20. Halbleiterstruktur nach Anspruch 17, 18 oder 19, die weiterhin eine Siliciumoxidschicht aufweist, die über dem Halbleitersubstrat in dem ersten Bereich angeordnet ist, wobei sich die Siliciumoxidschicht direkt unter der ersten Halbleiterstruktur befindet.
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