DE102019118346A1 - Source-/drain-merkmal zum kontaktieren von schnittstellen - Google Patents

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Ding-Kang SHIH
Sung-Li Wang
Pang-Yen Tsai
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Hierin sind Beispiele einer integrierten Schaltung mit einer Schnittstelle zwischen einem Source-/Drain-Merkmal und einem Kontakt und Beispiele eines Verfahrens zum Bilden der integrierten Schaltung bereitgestellt. In manchen Beispielen wird ein Substrat aufweisend ein am Substrat angeordnetes Source-/Drain-Merkmal erhalten. Das Source-/Drain-Merkmal weist ein erstes Halbleiterelement und ein zweites Halbleiterelement auf. Das erste Halbleiterelement des Source-/Drain-Merkmals wird oxidiert, um ein Oxid des ersten Halbleiterelements auf dem Source-/Drain-Merkmal und einen Bereich des Source-/Drain-Merkmals mit einer höheren Konzentration des zweiten Halbleiterelements als ein Rest des Source-/Drain-Merkmals zu erzeugen. Das Oxid des ersten Halbleiterelements wird entfernt, und ein Kontakt wird gebildet, der mit dem Source-/Drain-Merkmal elektrisch verbunden ist. In manchen derartigen Ausführungsformen enthält das erste Halbleiterelement Silizium und das zweite Halbleiterelement Germanium.

Description

  • PRIORITÄTSDATEN
  • Die vorliegende Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 62/751,038 mit dem Titel „Source-/Drain-Merkmal zum Kontaktieren von Grenzflächen“, eingereicht am 26. Oktober 2018, die hierin durch Verweis in ihrer Gänze einbezogen ist.
  • HINTERGRUND
  • Die Industrie integrierter Halbleiterschaltungen (IC) hat ein rasches Wachstum erlebt. Im Zuge der IC-Weiterentwicklung hat die Funktionsdichte (d.h. die Anzahl miteinander verbundener Bauelemente pro Chipfläche) allgemein zugenommen, während die geometrische Größe (d.h. die kleinste Komponente (oder Linie), die unter Verwendung eines Herstellungsverfahrens erzeugt werden kann) gesunken ist. Dieser Verkleinerungsprozess bietet im Allgemeinen Vorteile durch Steigerung der Produktionseffizienz und Senkung der damit verbundenen Kosten. Jede weitere Größenreduzierung stellt jedoch noch größere Anforderungen sowohl hinsichtlich Konstruktion als auch Fertigung. Durch Fortschritte in diesen Bereichen werden zunehmend komplexere Konstruktionen sehr präzise und zuverlässig hergestellt.
  • Mit fortschreitender Technologie spielen parasitäre Effekte, wie zum Beispiel unerwünschte Widerstände und Kapazitäten, eine immer größere Rolle. Diese parasitären Effekte erhalten mit jeder Generation von Verbesserungen größeres Gewicht, da die neuen Techniken kleinere Bauelemente bilden, die näher beieinander liegen und bei niedrigeren Spannungen arbeiten. Zum Beispiel kann ein unerwünschter Widerstand an einer Schnittstelle zwischen leitfähigen Merkmalen/Elementen oder an einer Schnittstelle zwischen einem leitfähigen Merkmal/Element und einem Schaltungsmerkmal/-Element, wie zum Beispiel einem Gate, einer Source oder einem Drain, auftreten. Der Widerstand einer solchen Schnittstelle kann sowohl von der Qualität der Schnittstelle als auch von der Zusammensetzung des Materials an derselben herrühren, und der Widerstand kann zunehmen, umso kleiner die Größe der Schnittstelle wird.
  • Figurenliste
  • Die vorliegende Offenbarung ist aus der folgenden ausführlichen Beschreibung am besten verständlich, wenn diese in Zusammenhang mit den beigefügten Figuren gelesen wird. Es sei betont, dass im Einklang mit der gängigen Praxis in der Industrie verschiedene Elemente nicht maßstabsgetreu dargestellt sind und nur zur Veranschaulichung dienen. In der Tat können die Abmessungen der verschiedenen Merkmale im Sinne einer klareren Erörterung beliebig erhöht oder verringert werden.
    • 1 ist ein Ablaufdiagramm eines Verfahrens zum Herstellen eines Werkstücks mit einer Source-/Drain-Schnittstelle im Einklang mit verschiedenen Aspekten der vorliegenden Offenbarung.
    • Die 2-8 sind Querschnittsdiagramme eines Werkstücks entlang einer Finnen-Längsrichtung an Punkten in einem Herstellungsverfahren im Einklang mit verschiedenen Aspekten der vorliegenden Offenbarung.
    • Die 9A - 9B sind Ablaufdiagramme eines Verfahrens zum Herstellen eines Werkstücks mit einer Source-/Drain-Schnittstelle im Einklang mit verschiedenen Aspekten der vorliegenden Offenbarung.
    • Die 10 - 22 sind Querschnittsdiagramme eines Werkstücks entlang einer Finnen-Längsrichtung an Punkten in einem Herstellungsverfahren im Einklang mit verschiedenen Aspekten der vorliegenden Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Umsetzen verschiedener Merkmale der Offenbarung bereit. Spezifische Beispiele von Komponenten und Anordnungen sind nachfolgend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dabei handelt es sich selbstverständlich nur um Beispiele, die nicht als Einschränkung auszulegen sind. Zum Beispiel kann das Bilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der Beschreibung, die nun folgt, Ausführungsformen umfassen, in welchen die ersten und zweiten Merkmale in direktem Kontakt miteinander gebildet sind, und kann ebenfalls Ausführungsformen umfassen, in welchen zusätzliche Merkmale zwischen den ersten und zweiten Merkmalen gebildet sein können, sodass die ersten und zweiten Merkmale nicht in direktem Kontakt miteinander angeordnet sind. Darüber hinaus kann die Bildung eines ersten Merkmals, das in der vorliegenden Offenbarung mit einem anderen Merkmal verbunden und/oder gekoppelt ist, Ausführungsformen aufweisen, in welchen die Merkmale in direktem Kontakt gebildet sind, und kann ebenfalls Ausführungsformen aufweisen, in welchen zusätzliche Merkmale zwischen den Merkmalen gebildet sind, sodass die Merkmale nicht in direktem Kontakt miteinander angeordnet sein können.
  • Darüber hinaus werden Begriffe räumlicher Beziehungen, zum Beispiel „untere/r“, „obere/r“, „horizontal“, „vertikal“, „oberhalb“, „über“, „unterhalb“, „darunter“, „nach oben“, „nach unten“, „oben“, „unten“ etc., sowie deren Ableitungen (z.B. adverbielle Formen davon, etc.), zur Vereinfachung der vorliegenden Offenbarung der Beziehung eines Merkmals zu einem anderen Merkmal verwendet. Es ist beabsichtigt, dass die Begriffe räumlicher Beziehungen verschiedene Ausrichtungen der Vorrichtung, welche die Merkmale aufweist, abdecken. Darüber hinaus kann die vorliegende Offenbarung Bezugsziffern und/oder -Zeichen in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit, und schreibt für sich selbst keine Beziehung zwischen den verschiedenen Ausführungsformen und/oder Gestaltungen zusätzlich zum angegebenen Ausmaß vor.
  • Fortschritte in der Konstruktion und Fertigung integrierter Schaltungen haben Verbesserungen der Schaltungsgeschwindigkeit- und Leistung herbeigeführt. Trotz neuer Strukturen und neuer Fertigungstechniken zeigen Transistoren und andere Schaltungselemente jedoch nach wie vor erhebliche Verluste und Unzulänglichkeiten. In der Tat nehmen manche parasitären Effekte mit dem Schrumpfen der Bauelemente aufgrund kleinerer Leiterbahnen mit höherem Widerstand, dünnerer Dielektrika mit verringerter Isolierung, und/oder anderer Faktoren zu. Diese parasitären Effekte können Energie verschwenden, überschüssige Hitze erzeugen, die maximale Betriebsfrequenz verringern und/oder die minimale Betriebsspannung erhöhen. In extremen Fällen kann dies zu einem frühzeitigen Ausfall eines Bauelements führen.
  • Eine bestimmte Quelle parasitären Widerstands ist die Schnittstelle zwischen einem Source-/Drain-Merkmal eines Schaltungsbauelemente, wie zum Beispiel einem Feldeffekttransistor (FET) und/oder einem finnenähnlichen FET (FinFET), und einem Kontakt, der das Source-/Drain-Merkmal elektrisch verbindet. Der Widerstand an der Schnittstelle kann für Source-/Drain-Merkmale, welche Silizium-Germanium-Legierungshalbleiter enthalten, besonders hoch sein. Die vorliegende Offenbarung stellt eine Technik zum Bilden einer integrierten Schaltungsvorrichtung bereit, welche das Ausführen eines Oxidationsprozesses an den Source-/Drain-Merkmalen umfasst, um eine germaniumreiche Schicht an der Oberseite der Source-/Drain-Merkmale zu schaffen. Diese germaniumreiche Schicht ist nahe der Stelle angeordnet, wo sich ein Kontakt verbindet, und ist dafür bestimmt worden, den Widerstand an der Schnittstelle mit dem Kontakt zu senken.
  • Ferner bildet die Technik in manchen Beispielen die germaniumreiche Schicht selektiv in SiGe-haltigen Source-/Drain-Merkmalen mancher Bauelemente, ohne die Si-haltigen Source-/Drain-Merkmale anderer Bauelemente auf demselben Werkstück zu beeinträchtigen. Dies kann einen separaten Maskierungsschritt zum Schützen der anderen Bauelemente erübrigen. Darüber hinaus bildet die Technik in manchen Beispielen selektiv die germaniumreiche Schicht ohne zusätzliche epitaxiale Abscheidungs- und/oder Implantationsprozesse. Epitaxie und Implantation können die Fertigungskosten erhöhen und zum thermischen Budget beitragen, und diese beiden Prozessarten können Beschädigungen der umgebenden Strukturen verursachen. Folglich ist es vorteilhaft, zusätzliche epitaxiale Abscheidungs- und Implantationsprozesse wenn immer möglich zu vermeiden. Diese Nutzen sind jedoch nur Beispiele, und sofern nicht anders angegeben, ist keine bestimmte Ausführungsform erforderlich, um irgendeinen bestimmten Vorteil bereitzustellen.
  • Beispiele einer integrierten Schaltung mit Germanid-Source-/Drain-Schnittstellen und ein Beispiel eines Verfahren zum Bilden einer derartigen Schaltung sind unter Bezugnahme auf die 1 - 8 beschrieben. In dieser Hinsicht ist 1 ein Ablaufdiagramm eines Verfahrens 100 zum Herstellen eines Werkstücks mit einer Source-/Drain-Schnittstelle im Einklang mit verschiedenen Aspekten der vorliegenden Offenbarung. Zusätzliche Schritte können vor, während und nach dem Verfahren 100 bereitgestellt sein, und einige der beschriebenen Schritte können für weitere Ausführungsformen des Verfahrens 100 ersetzt oder weggelassen werden.
  • Die 2-8 sind Querschnittsdiagramme eines Werkstücks 200 entlang einer Finnen-Längsrichtung an Punkten in einem Herstellungsverfahren 100 im Einklang mit verschiedenen Aspekten der vorliegenden Offenbarung. Die 2-8 sind zugunsten der Klarheit, und um die Konzepte der vorliegenden Offenbarung besser zu veranschaulichen, vereinfacht worden. Zusätzliche Merkmale können in das Werkstück 200 aufgenommen werden, und manche der unten beschriebenen Merkmale können für andere Ausführungsformen des Werkstücks 200 ersetzt oder weggelassen werden.
  • Bezugnehmend auf Block 102 von 1 und auf 2 wird das Werkstück 200 in Empfang genommen. Das Werkstück 200 weist ein Substrat 202 auf, auf welchem Bauelemente zu bilden sind. In verschiedenen Beispielen weist das Substrat 202 einen elementaren (aus einem Element bestehenden) Halbleiter, wie zum Beispiel Silizium oder Germanium in einer kristallinen Struktur; einen Verbundhalbleiter, wie zum Beispiel Siliziumkarbid, Gallium-Arsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, wie zum Beispiel SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; ein Nichthalbleitermaterial, wie zum Beispiel Natronkalkglas, Quarzglas, geschmolzenen Quarz und/oder Calciumfluorid (CaF2); und/oder Kombinationen davon, auf.
  • Das Substrat 202 kann eine einheitliche Zusammensetzung aufweisen, oder kann verschiedene Schichten aufweisen, von denen einige selektiv geätzt werden, um die Finnen zu bilden. Die Schichten können ähnliche oder unterschiedliche Zusammensetzungen aufweisen, und in verschiedenen Ausführungsformen können manche Substratschichten uneinheitliche Zusammensetzungen aufweisen, um Bauelementspannung zu induzieren und dadurch die Bauelementleistung abzustimmen. Beispiele geschichteter Substrate umfassen auch Siliziumauf-Isolator- (SOI-) Substrate 202. In manchen derartigen Beispielen weist eine Isolierschicht eines SOI-Substrats 202 ein Halbleiteroxid, ein Halbleiternitrid, ein Halbleiteroxynitrid, ein Halbleiterkarbid und/oder andere geeignete Isoliermaterialien auf.
  • Dotierte Bereiche, wie zum Beispiel Wannen, können auf dem Substrat 202 gebildet werden, und manche Bereiche des Substrats 202 können mit Typ-p-Dotierstoffen, wie zum Beispiel Bor, BF2 oder Indium, dotiert sein, während andere Bereiche des Substrats 202 mit Typ-n-Dotierstoffen, wie zum Beispiel Phosphor oder Arsen, dotiert sein können; und/oder anderen geeigneten Dotierstoffen einschließlich Kombinationen derselben. Die Dotierung eines bestimmten Bereichs des Substrats 202 kann von den auf dem Bereich zu bildenden Bauelementen abhängen. In einem Beispiel weist das Substrat 202 einen ersten Bereich 204 zum Bilden von n-Kanal- (nFET-) Bauelementen und einen zweiten Bereich 206 zum Bilden von p-Kanal- (pFET-) Bauelementen auf.
  • In manchen Beispielen erstrecken sich die auf dem Substrat 202 zu bildenden Bauelemente aus dem Substrat hinaus. Zum Beispiel können finnenähnliche Feldeffekttransistoren (FinFET) und/oder andere nicht planare Bauelemente auf Bauelementfinnen 208, die am Substrat 202 angeordnet sind, gebildet werden. Die Bauelementfinnen 208 sind repräsentativ für jede Art von erhöhtem Merkmal und umfassen FinFET-Bauelementfinnen 208 sowie Finnen 208 zum Bilden anderer erhöhter aktiver und passiver Bauelemente auf dem Substrat 202. Die Finnen 208 können durch Ätzung von Abschnitten des Substrats 202, durch Abscheiden verschiedener Schichten auf dem Substrat 202 und Ätzung der Schichten und/oder durch irgendwelche anderen geeigneten Techniken gebildet werden. Zum Beispiel können die Finnen 208 unter Verwendung eines oder mehrerer fotolithografischer Prozesse umfassend Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse strukturiert werden. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Fotolithografie und selbstausrichtende Prozesse, welche es ermöglichen, Strukturen zu schaffen, welche zum Beispiel kleinere Abstände aufweisen, als ansonsten unter Verwendung eines einzelnen, direkten Fotolithografieprozesses erzielbar sind. In einer Ausführungsform wird zum Beispiel eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Fotolithografieprozesses strukturiert. Abstandselemente werden zusammen mit der strukturierten Opferschicht unter Verwendung eines selbstausrichtenden Prozesses gebildet. Dann wird die Opferschicht entfernt, und die verbleibenden Abstandselemente können dazu verwendet werden, die Finnen zu strukturieren.
  • Die Finnen 208 können eine ähnliche Zusammensetzung aufweisen, wie das Substrat 202, oder können sich von dieser unterscheiden. Zum Beispiel weist in einigen Ausführungsformen das Substrat 202 in erster Linie Silizium auf, während die Finnen 208 eine oder mehrere Schichten aufweisen, die in erster Linie Germanium oder einen SiGe-Halbleiter enthalten. In einigen Ausführungsformen weist das Substrat 202 einen SiGe-Halbleiter auf, und die Finnen 208 weisen eine oder mehrere Schichten auf, die einen SiGe-Halbleiter mit einem anderen Verhältnis von Silizium zu Germanium enthalten.
  • Jede der Bauelementfinnen 208 kann eine beliebige Anzahl von Schaltungsbauelementen, wie zum Beispiel FinFET, aufweisen, welche wiederum jeweils ein Paar entgegengesetzter Source-/Drain-Merkmale (z.B. nFET-Source-/Drain-Merkmale 210 und pFET-Source-/Drain-Merkmale 212) aufweisen, die auf den Finnen 208 gebildet und durch einen Kanalbereich 214 getrennt werden. Die Source-/Drain-Merkmale 210 und 212 des FinFET können einen epitaxial aufgewachsenen Halbleiter und einen oder mehrere Dotierstoffe aufweisen. Sowohl der Halbleiter als auch die Dotierstoffe können sich zwischen den nFET-Source-/Drain-Merkmalen 210 des nFET-Bereichs 204 und den pFET-Source-/Drain-Merkmalen 212 des pFET-Bereichs 206 unterscheiden. In manchen Beispielen weisen die nFET-Source-/Drain-Merkmale 210 einen elementaren Halbleiter (z.B. Silizium) und Typ-n-Dotierstoffe (z.B. Phosphor und/oder Arsen) auf. Im Gegensatz dazu enthalten die beispielhaften pFET-Source-/Drain-Merkmale 212 einen Legierungshalbleiter (z.B. SiGe) und Typ-p-Dotierstoffe (z.B. Bor, BF2 und/oder Indium). Folglich enthalten in verschiedenen derartigen Beispielen die nFET-Source-/Drain-Merkmale 210 SiP, SiCP und/oder SiAs, und die pFET-Source-/Drain-Merkmale 212 SiGeB und/oder SiGeIn, mit einer relativ hohen Konzentration von Ge im Verhältnis zu Si (ohne die Dotierstoffe z.B. eine Konzentration von Ge von mehr als ungefähr 50 Atomprozent).
  • Der Trägerstrom (Elektronen für einen n-Kanal-FinFET und Löcher für einen p-Kanal-FinFET) von der Source zum Drain wird durch eine Spannung gesteuert, welche an einen Gatestapel 216, der an den Kanalbereich 214 angrenzt und diesen umhüllt, angelegt wird. Der erhöhte Kanalbereich 214 schafft eine größere Oberfläche nahe dem Gatestapel 216 als vergleichbare planare Bauelemente. Dies verstärkt die elektromagnetischen Feldwechselwirkungen zwischen dem Gatestapel 216 und dem Kanalbereich 214, was Verluste und Kurzkanaleffekte in Zusammenhang mit kleineren Bauelementen verringern kann. Somit liefern in manchen Ausführungsformen FinFET und andere nicht planare Bauelemente eine bessere Leistung bei geringerem Platzbedarf als ihre planaren Gegenstücke.
  • Ein Beispiel-Gatestapel 216 kann eine Grenzflächen-/Schnittstellen-Schicht 218 aufweisen, die an den oberen und seitlichen Flächen der Kanalbereiche 214 angeordnet ist. Die Schnittstellenschicht 218 kann ein Grenzflächenmaterial, wie zum Beispiel ein Halbleiteroxid, Halbleiternitrid, Halbleiteroxynitrid, andere Halbleiter-Dielektrika, andere geeignete Grenzflächenmaterialien und/oder Kombinationen davon, aufweisen. Der Gatestapel 216 kann ein Gate-Dielektrikum 220 angeordnet an der Grenzflächenschicht 218 aufweisen. Das Gate-Dielektrikum 220 kann sich auch vertikal entlang der Seiten des Gatestapels 216 erstrecken. Das Gate-Dielektrikum 220 kann ein oder mehrere dielektrische Materialien enthalten, welche üblicherweise durch ihre Dielektrizitätskonstante in Bezug auf Siliziumdioxid gekennzeichnet sind. In einigen Ausführungsformen enthält das Gate-Dielektrikum 220 ein dielektrisches Material mit hohem k, wie zum Beispiel HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Zirkoniumoxid, Aluminiumoxid, Hafniumdioxid-Tonerde- (HfO2-Al2O3-) Legierung, andere geeignete dielektrische Materialien mit hohem k und/oder Kombinationen davon. Darüber hinaus oder alternativ dazu kann das Gate-Dielektrikum 220 andere Dielektrika, wie zum Beispiel ein Halbleiteroxid, Halbleiternitrid, Halbleiteroxynitrid, Halbleiterkarbid, amorphen Kohlenstoff, TEOS, andere geeignete dielektrische Materialien und/oder Kombinationen davon, enthalten. Das Gate-Dielektrikum 220 kann in einer beliebigen geeigneten Dicke gebildet werden, und in einigen Beispielen weist das Gate-Dielektrikum 220 eine Dicke von zwischen ungefähr 0,1 nm und ungefähr 3 nm auf.
  • Eine Gateelektrode ist auf dem Gate-Dielektrikum 220 angeordnet. Die Gateelektrode kann eine Anzahl verschiedener leitfähiger Schichten aufweisen, von denen drei beispielhafte Schichten (eine Kappenschicht 222, (eine) Austrittsarbeitsschicht(en) 224 und eine Elektrodenfüllung 226) gezeigt sind. In Bezug auf die Kappenschicht 222 kann diese irgendein geeignetes leitfähiges Material, unter anderem Metalle (z.B. W, Al, Ta, Ti, Ni, Cu, Co, etc.), Metallnitride und/oder Metallsiliziumnitride, enthalten. In verschiedenen Ausführungsformen enthält die Kappenschicht 222 TaSiN, TaN und/oder TiN.
  • Die Gateelektrode kann eine oder mehrere Austrittsarbeitsschichten 224 auf der Kappenschicht 222 aufweisen. Geeignete Materialien für die Austrittsarbeitsschicht 224 umfassen Typ-n- und/oder Typ-p-Austrittsarbeitsmaterialien basierend auf der Art von Bauelement. Beispielhafte Typ-p-Austrittsarbeitsmetalle umfassen TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, andere geeignete Typ-p-Austrittsarbeitsmaterialien und/oder Kombinationen davon. Beispielhafte Typ-n-Austrittsarbeitsmetalle umfassen Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, andere geeignete Typ-n-Austrittsarbeitsmaterialien und/oder Kombinationen davon.
  • Die Gateelektrode kann auch eine Elektrodenfüllung auf der/den Austrittsarbeitsschicht(en) 224 aufweisen. Die Elektrodenfüllung 226 kann irgendein geeignetes Material enthalten, unter anderem Metalle (z.B. W, Al, Ta, Ti, Ni, Cu, Co, etc.), Metalloxide, Metallnitride und/oder Kombinationen davon, und in einem Beispiel enthält die Elektrodenfüllung 226 Wolfram.
  • In manchen Beispielen weist der Gatestapel 216 eine Gate-Kappe 228 oben auf dem Gate-Dielektrikum 220, der Kappenschicht 222, der/den Arbeitsfunktionsschicht(en) 224 und/oder der Elektrodenfüllung 226 auf. Die Gate-Kappe 228 kann irgendein geeignetes Material aufweisen, wie zum Beispiel: ein dielektrisches Material (z.B. ein Halbleiteroxid, ein Halbleiternitrid, ein Halbleiteroxynitrid, ein Halbleiterkarbid, ein Halbleiteroxykarbonitrid, etc.), Polysilizium, SOG, TEOS, PE-Oxid, HARP-gebildetes Oxid und/oder ein anderes geeignetes Material. In manchen Beispielen weist die Gate-Kappe 228 Siliziumoxykarbonitrid auf. In manchen Beispielen weist die Gate-Kappe 228 eine Dicke von zwischen ungefähr 1 nm und ungefähr 10 nm auf.
  • Seitenwand-Abstandselemente 230 sind an den Seitenflächen der Gatestapel 216 angeordnet. Die Seitenwand-Abstandselemente 230 können dazu verwendet werden, die Source-/Drain-Merkmale 210 und 212 zu versetzen, und um das Source-/Drain-Übergangsprofil zu steuern. In verschiedenen Beispielen weisen die Seitenwand-Abstandselemente 230 eine oder mehrere Schichten geeigneter Materialien auf, wie zum Beispiel ein dielektrisches Material (z.B. ein Halbleiteroxid, ein Halbleiternitrid, ein Halbleiteroxynitrid, ein Halbleiterkarbid, ein Halbleiteroxykarbonitrid, etc.), Aufschleuderglas (SOG), Tetraethylorthosilikat (TEOS), plasmaverstärktes CVD-Oxid (PE-Oxid), durch einen Prozess mit hohem Aspektverhältnis (HARP)-gebildetes Oxid und/oder andere geeignete Materialien. In einer derartigen Ausführungsform weisen die Seitenwandabstandselemente 230 jeweils eine erste Schicht aus Siliziumoxid, eine zweite Schicht aus Siliziumnitrid, die auf der ersten Schicht angeordnet ist, und eine dritte Schicht aus Siliziumoxid, die auf der zweiten Schicht angeordnet ist, auf. In der Ausführungsform weist jede der Schichten der Seitenwandabstandselemente 230 eine Dicke von zwischen ungefähr 1 nm und ungefähr 10 nm auf.
  • Das Werkstück 200 kann auch eine Kontakt-Ätzstoppschicht (CESL) 232 aufweisen, die auf den Source-/Drain-Merkmalen 210 und 212 sowie entlang der Seitenwandabstandselemente 230 angeordnet ist. Die CESL 232 kann ein Dielektrikum (z.B. ein Halbleiteroxid, ein Halbleiternitrid, ein Halbleiteroxynitrid, ein Halbleiterkarbid, etc.) und/oder andere geeignete Materialien aufweisen, und in verschiedenen Ausführungsformen enthält die CESL 232 SiN, SiO, SiON und/oder SiC. In manchen Beispielen weist die CESL 232 eine Dicke von zwischen ungefähr 1 nm und ungefähr 50 nm auf.
  • Eine oder mehrere Zwischenschicht-Dielektrikums- (ILD-) Schichten (z.B. die Schichten 234 und 236) sind auf den Source-/Drain-Merkmalen 210 und 212 und den Gatestapeln 216 des Werkstücks 200 angeordnet. Die ILD-Schichten 234 und 236 dienen als Isolatoren, welche Leiterbahnen einer elektrischen Mehrfachebenen-Zusammenschaltungsstruktur unterstützen und isolieren. Die Mehrfachebenen-Zusammenschaltungsstruktur ihrerseits verbindet Elemente des Werkstücks 200, wie zum Beispiel die Source-/Drain-Merkmale 210 und 212 und die Gatestapel 216 elektrisch miteinander. Die ILD-Schichten 234 und 236 können ein dielektrisches Material (z.B. ein Halbleiteroxid, ein Halbleiternitrid, ein Halbleiteroxynitrid, ein Halbleiterkarbid, etc.), SOG, mit Fluorid dotiertes Silikatglas (FSG), Phosphorsilikatglas (PSG), Borphosphorsilikatglas (BPSG), Black Diamond®, Xerogel, Aerogel, amorphen fluorierten Kohlenstoff, Parylen, BCB, SiLK® und Kombinationen davon, enthalten.
  • Bezugnehmend auf Block 104 von 1 und auf 3 werden Gräben 302 in den ILD-Schichten 234 und 236 für Source-/Drain-Kontakte gebildet. Die Gräben 302 legen die Source-/Drain-Merkmale 210 und 212 an Positionen frei, wo leitfähige Merkmale der Zusammenschaltung zu bilden sind. In manchen derartigen Beispielen umfasst dies das Bilden eines Fotolacks 304 auf dem Werkstück 200 und das Strukturieren des Fotolacks 304 in einem fotolithografischen Prozess zum selektiven Freilegen von Abschnitten der ILD-Schichten 234 und 236 zum Ätzen.
  • In einer Ausführungsform legt ein fotolithografisches System den Fotolack 304 in einer bestimmten durch eine Maske festgelegten Struktur für die Strahlung frei. Durch die Maske durchscheinendes oder von der Maske reflektiertes Licht trifft auf den Fotolack 304, wodurch es eine auf der Maske gebildete Struktur auf den Fotolack 304 überträgt. In anderen derartigen Ausführungsformen wird der Fotolack 304 unter Verwendung einer Technik direkten Schreibens oder maskenloser Lithografie, wie zum Beispiel Laserstrukturieren, Elektronenstrahlstrukturieren und/oder Ionenstrahlstrukturieren, freigelegt. Nach dem Belichten wird der Fotolack 304 entwickelt, wobei die belichteten Abschnitte des Fotolacks verbleiben, oder in alternativen Beispielen die unbelichteten Abschnitte des Fotolacks verbleiben. Ein beispielhafter Strukturierungsprozess umfasst Weichbrennen des Fotolacks 304, Maskenausrichtung, Belichtung, Nachbelichtungsbrennen, Entwickeln des Fotolacks 304, Spülen und Trocknen (z.B. Aushärten).
  • Die durch den Fotolack 304 freigelegten Abschnitte der ILD-Schichten 234 und 236 werden dann unter Verwendung irgendeiner geeigneten Ätztechnik, wie zum Beispiel Nassätzen, Trockenätzen, RIE, Veraschung und/oder andere Ätzverfahren, geätzt. In einigen Ausführungsformen umfasst der Ätzprozess Trockenätzen unter Verwendung eines Ätzmittels auf Sauerstoffbasis, eines Ätzmittels auf Fluorbasis (z.B. CF4, SF6, CH2F2, CHF3 und/oder C2F6), eines Ätzmittels auf Chlorbasis (z.B. Cl2, CHCl3, CCl4 und/oder BCl3), eines Ätzmittels auf Brombasis (z.B. HBr und/oder CHBr3), eines Ätzmittels auf Jodbasis, anderer geeigneter Ätzmittelgase oder -Plasmas und/oder Kombinationen davon.
  • Jeglicher verbleibende Fotolack 304 kann nach dem Ätzen der Gräben 302 entfernt werden.
  • Die Gräben 302 können einen Teil der oder die gesamte ILD-Schicht 234 und CESL 232 über den Source-/Drain-Merkmalen 210 und 212 entfernen und können die oberen Flächen der Source-/Drain-Merkmale 210 und 212 zur Gänze oder teilweise freilegen. Bezugnehmend auf Block 106 von 1 und auf 4 wird eine kontrollierte Oxidation am Werkstück 200 durchgeführt, welche die freiliegenden Flächen der Source-/Drain-Merkmale 210 und 212 oxidiert. Für jene Source-/Drain-Merkmale 210, welche einen Halbleiter enthalten, der in erster Linie Silizium ist, kann der Oxidationsprozess eine Schicht 402 aus SiOx an der Oberfläche der Source-/Drain-Merkmale 210 erzeugen. Da Silizium leichter oxidiert als Germanium, kann ein Oxidationsprozess Silizium aus einem Silizium-Germanium-Halbleiter ziehen, um eine Schicht überwiegend aus Siliziumoxid an der Oberfläche zu bilden. In derartigen Beispielen und anderen erzeugt der Oxidationsprozess von Block 106 eine Schicht 402 aus SiOx an der Oberfläche der SiGe-Source-/Drain-Merkmale 212, da der Prozess derart gestaltet ist, dass er Oxidation des Ge innerhalb der Source-/Drain-Merkmale 212 im Wesentlichen verhindert.
  • Als Folge des Herausziehens des Silizium aus einem Abschnitt der Source-/Drain-Merkmale 212 kann der Oxidationsprozess eine Ge-reiche Schicht 404 bilden, welche das verbleibende Germanium direkt unter der SiOx-Schicht 402 enthält. Die Ge-reiche Schicht 404 weist eine höhere Konzentration von Ge in Bezug auf Si auf, als der Rest des Source-/Drain-Merkmals 212. In verschiedenen Beispielen enthält die Ge-reiche Schicht 404 ohne die Dotierstoffe zwischen ungefähr 10 Atomprozent und ungefähr 100 Atomprozent Ge. In manchen derartigen Beispielen enthält die Ge-reiche Schicht 404 ausschließlich Ge und Dotierstoffe. Die SiOx-Schicht 402 und die Ge-reiche Schicht 404 können derart gebildet werden, dass sie eine beliebige geeignete Dicke aufweisen, und in verschiedenen Beispielen beträgt die Dicke jeweils zwischen ungefähr 1 nm und ungefähr 10 nm. Die SiOx-Schicht 402 kann im Wesentlichen konform sein und der Kontur der Oberseite der Source-/Drain-Merkmale 210 und 212 folgen.
  • Der Oxidationsprozess kann irgendeine geeignete Oxidationstechnik umfassen, darunter Trocken- (O2-) und/oder Nass- (H2O-) Oxidationstechniken. In einigen Beispielen umfasst der Oxidationsprozess Erwärmen des Werkstücks 200 auf eine Temperatur von zwischen ungefähr 250° C und ungefähr 500° C bei einem Druck von zwischen ungefähr 0,1 Torr und ungefähr 8×105 Torr und das Einbringen einer Sauerstoffquelle, wie O2 oder H2O. Die obere Oxidationsprozesstemperatur kann durch die Materialien des Gatestapels 216 beschränkt sein. Der Oxidationsprozess kann für irgendeine geeignete Dauer durchgeführt werden, und wird in verschiedenen Beispielen für zwischen ungefähr 10 Minuten und ungefähr 24 Stunden durchgeführt. Auf diese Weise bildet die Technik zuverlässig eine monokristalline Ge-reiche Schicht 404 in den pFET-Source-/Drain-Merkmalen 212 des pFET-Bereichs 206 ohne zusätzliche Epitaxie- oder Implantationsprozesse.
  • Bezugnehmend auf Block 108 von 1 und auf 5 werden die SiOx-Schichten 402 in einem Vorreinigungsprozess entfernt. Der Vorreinigungsprozess wird derart gesteuert, dass er eine erhebliche Entfernung der Ge-reichen Schicht 404 der pFET-Source-/Drain-Merkmale 212 verhindert. Der Vorreinigungsprozess kann einen Trockenreinigungsprozess, einen Nassreinigungsprozess, RIE und/oder andere geeignete Reinigungsverfahren umfassen. Zum Beispiel umfasst der Vorreinigungsprozess in einigen Ausführungsformen einen plasmaunterstützten Trockenätzungsprozess unter Verwendung von NH3, NF3, HF und/oder H2. In einigen Ausführungsformen umfasst der Vorreinigungsprozess einen Nassreinigungsprozess unter Verwendung von verdünnter Flusssäure- (DHF-) Lösung. Um eine Neubildung von SiOx an den Oberflächen der Source-/Drain-Merkmale 210 und 212 zu vermeiden, kann der Vorreinigungsprozess in derselben Kammer ausgeführt werden, wie der nachfolgende Silizidierungsprozess.
  • Bezugnehmend auf Block 110 von 1 und auf 6 wird ein Silizid-/Germanid-Bildungsprozess am Werkstück 200 durchgeführt. Der Silizid/Germanid-Prozess bringt ein Metall oder ein anderes leitfähiges Material in die Source-/Drain-Merkmale 210 und 212 ein. Insbesondere kann der Prozess eine Silizidschicht 602 in siliziumhaltigen Source-/Drain-Merkmalen 210 im nFET-Bereich 204 und eine Germanidschicht 604 in der Ge-reichen Schicht 404 der Source-/Drain-Merkmale 212 im pFET-Bereich 206 bilden.
  • Der Silizid-/Germanid-Prozess kann das Abscheiden eines Metalls oder eines anderen Leiters auf dem Werkstück 200 umfassen. Geeignete Leiter umfassen Ti, Er, Y, Yb, Eu, Tb, Lu, Th, Sc, Hf, Zr, Tb, Ta, Ni, Co, Pt, W, Ru und/oder andere geeignete Leiter. Der Leiter kann durch chemische Aufdampfung (CVD), Atomlagenabscheidung (ALD), plasmaverstärkte CVD (PE CVD), plasmaverstärkte ALD (PEALD), physikalische Aufdampfung (PVD) und/oder andere geeignete Techniken aufgebracht werden.
  • In einigen Beispielen umfasst der Silizid-/Germanid-Prozess einen oder mehrere Nitrierungsprozesse zum Bereitstellen einer Stickstoffquelle für eine nitrierte Kappenschicht. Die Nitrierung erzeugt eine Barriere gegen unbeabsichtigte Oxidation der darunterliegenden Materialien aus Umgebungssauerstoff vor dem Abscheiden nachfolgender Materialien der Kontakte. Der Nitrierungsprozess kann in demselben Werkzeug und/oder derselben Kammer des Werkzeugs durchgeführt werden, das/die zum Abscheiden des Leiters verwendet wird/werden. In verschiedenen Beispielen wird ein stickstoffhaltiges Gas, wie zum Beispiel N2 und/oder NH3, mit einer Einspritzfließgeschwindigkeit von zwischen ungefähr 20 sccm und ungefähr 200 sccm bei einer Prozesstemperatur von zwischen ungefähr 20° C und ungefähr 120° C für zwischen ungefähr 1 Minute und ungefähr 30 Minuten zugeführt. Wird PE CVD für die Nitrierung verwendet, kann die Plasmaleistung für den PE CVD-Prozess zwischen ungefähr 100 W und ungefähr 1000 W betragen. Inertgase, wie zum Beispiel Argon oder Helium, können für die Plasmazündung verwendet werden. Die Strömungsgeschwindigkeit des stickstoffhaltigen Gases, die relativen Gaskonzentrationen, die Dauer, die Temperatur, die Feldstärke und andere Prozessbedingungen können ausgewählt werden, um die Stickstoffkonzentration der entstehenden nitrierten Kappenschicht, die in der Folge ausführlicher beschrieben ist, zu steuern. In verschiedenen Beispielen ist der Nitrierungsprozess derart eingerichtet, dass er eine nitrierte Kappenschicht mit einer Stickstoffkonzentration von zwischen ungefähr 15 und ungefähr 40 Atomprozent erzeugt.
  • Das Werkstück 200 wird getempert, um den Leiter mit den Source-/Drain-Merkmalen 210 und 212 zum Bilden von Silizid und/oder Germanid reagieren zu lassen. Das Tempern kann auch bewirken, dass eine oder mehrere nitrierte Kappenschichten auf dem Silizid und/oder Germanid gebildet werden. Danach kann jegliches Metall, das nicht reagiert hat, entfernt werden.
  • Auf diese Weise kann der Silizid-/Germanid-Bildungsprozess eine Silizidschicht 602 auf den siliziumhaltigen Source-/Drain-Merkmalen 210 im nFET-Bereich 204 bilden. Die Silizidschicht 602 kann eine beliebige geeignete Dicke aufweisen, und in verschiedenen Beispielen ist sie zwischen ungefähr 1 nm und ungefähr 10 nm dick. Desgleichen kann der Prozess eine Germanidschicht 604 auf den SiGE-haltigen Source-/Drain-Merkmalen 212 im pFET-Bereich 206 und eine nitrierte Germanidkappe 606 auf der Germanidschicht 604 bilden. In verschiedenen Beispielen weist die nitrierte Germanidkappe 606 eine Stickstoffkonzentration von zwischen ungefähr 15 und ungefähr 40 Atomprozent auf.
  • Insbesondere kann der Prozess die Germanidschicht 604 und die nitrierte Germanidkappe 606 durch Verbrauchen der Ge-reichen Schicht 404 bilden. In manchen Beispielen verbleiben nur ungefähr 2 nm oder weniger der Ge-reichen Schicht 404. In manchen Beispielen wird die Ge-reiche Schicht 404 vollständig entfernt. Die entstehende Germanidschicht 604 und die nitrierte Germanidkappe 606 können irgendeine geeignete Dicke aufweisen. In verschiedenen Beispielen weist die Germanidschicht 604 eine Dicke von zwischen ungefähr 2 nm und ungefähr 5 nm auf, und die nitrierte Germanidkappe 606 weist eine Dicke von zwischen ungefähr 1 nm und ungefähr 3 nm auf. Es ist ermittelt worden, dass je höher die Konzentration von Germanium in der Ge-reichen Schicht 404 ist, die durch die vorliegende Technik erzeugte Germanidschicht 604 und/oder nitrierte Germanidkappe 606 eine Schnittstelle höherer Qualität mit nachfolgend gebildeten Kontakten und einen verringerten Kontaktwiderstand erzeugt.
  • Bezugnehmend auf Block 112 von 1 und auf 7 werden Source-/Drain-Kontakte 702 in den Gräben 302 gebildet, welche die Source-/Drain-Merkmale 210 und 212 verbinden. Insbesondere können sich die Kontakte 702 mit der Silizidschicht 602 der nFET-Source-/Drain-Merkmale 210 und mit der Germanidschicht 604 und/oder nitrierten Germanidkappe 606 der pFET-Source-/Drain-Merkmale 212 physisch und elektrisch verbinden. Die Kontakte 702 können eine oder mehrere Schichten leitfähiger Materialien aufweisen, wie zum Beispiel Metalle (z.B. W, Al, Ta, Ti, Ni, Cu, etc.), Metalloxide, Metallnitride und/oder Kombinationen davon. In manchen Beispielen enthält ein Kontakt 702 eine Barriereschicht, welche W, Ti, TiN, Ru und/oder Kombinationen davon enthält, und enthält ein Cu-haltiges Füllmaterial, das auf der Barriereschicht angeordnet ist. In manchen Beispielen weist ein Kontakt 702 Wolfram auf, welches mit oder ohne einer Barriereschicht aufgebracht wird. In manchen Beispielen weist ein Kontakt ein Kobaltkontaktmaterial auf. Das/die Material(ien) der Kontakte 702 können durch irgendeine geeignete Technik, unter anderem PVD (z.B. Zerstäubung), CVD, PE CVD, ALD, PEALD und/oder Kombinationen davon, aufgebracht werden.
  • Bezugnehmend auf Block 114 von 1 und auf 8 kann ein Planarisierungsprozess durchgeführt werden, um Abschnitte des Kontaktmaterials zu entfernen, welche über der ILD-Schicht 236 angeordnet sind.
  • Bezugnehmend auf Block 116 von 1 wird das Werkstück 200 zur weiteren Fertigung bereitgestellt. In verschiedenen Beispielen umfasst dies das Bilden einer verbleibenden elektrischen Zusammenschaltungsstruktur, das Zerteilen, das Verpacken und andere Fertigungsprozesse.
  • Die obigen Beispiele führen die Oxidation von Block 106 nach dem Öffnen der Kontaktgräben durch. In weiteren Beispielen wird die Oxidation früher, nach dem Bilden der Source-/Drain-Merkmale, durchgeführt. Einige derartige Beispiele sind unter Bezugnahme auf die 9A - 22 beschrieben. Die 9A - 9B sind Ablaufdiagramme eines Verfahrens 900 zum Herstellen eines Werkstücks mit einer Source-/Drain-Schnittstelle im Einklang mit verschiedenen Aspekten der vorliegenden Offenbarung. Zusätzliche Schritte können vor, während und nach dem Verfahren 900 bereitgestellt sein, und einige der beschriebenen Schritte können für weitere Ausführungsformen des Verfahrens 900 ersetzt oder weggelassen werden.
  • Die 10 - 22 sind Querschnittsdiagramme eines Werkstücks 1000 entlang einer Finnen-Längsrichtung an Punkten in einem Herstellungsverfahren 900 im Einklang mit verschiedenen Aspekten der vorliegenden Offenbarung. Die 10 - 22 sind für bessere Klarheit, und um die Konzepte der vorliegenden Offenbarung besser zu veranschaulichen, vereinfacht worden. Zusätzliche Merkmale können in das Werkstück 1000 aufgenommen werden, und manche der unten beschriebenen Merkmale können für andere Ausführungsformen des Werkstücks 1000 ersetzt oder weggelassen werden.
  • Bezugnehmend auf Block 902 von 9A und auf 10 wird das Werkstück 1000 in Empfang genommen. Mindestens einige Abschnitte des Werkstücks 1000, wie zum Beispiel das Substrat 202, Bauelementfinnen 208, Kanalbereiche 214 und Seitenwand-Abstandselemente 230, können im Wesentlichen ähnlich/gleich den oben beschriebenen sein. Das Werkstück 1000 kann ferner Gatestapel 1002 angeordnet auf den Kanalbereichen 214 der Finnen 208 aufweisen. In manchen Beispielen sind die Gatestapel 1002 funktionale Gatestrukturen. Sind Materialien der funktionalen Gatestrukturen jedoch empfindlich gegen Fertigungsprozesse oder schwierig zu strukturieren, kann ein Platzhalter-Gate aus Polysilizium, dielektrischen und/oder anderen elastischen Materialien während einiger der Fertigungsprozesse verwendet werden. Das Platzhalter-Gate wird später entfernt und in einem Gate-Last-Prozess durch Elemente eines funktionalen Gates (z.B. einer Gateelektrode, einer dielektrischen Gateschicht, einer Schnittstellenschicht, etc.) ersetzt. In derartigen Beispielen stellen die Gatestapel 1002 Platzhalter-Gates dar.
  • Um die Source-/Drain-Merkmale an gegenüberliegenden Seiten der Kanalbereiche 214 zu bilden, können Abschnitte der Finnen 208 geätzt werden, und die Source-/Drain-Merkmale können in den entstehenden Vertiefungen epitaxial aufgewachsen werden. Bezugnehmend auf Block 904 von 9A und auf 11 wird ein Ätzprozess am Werkstück 1000 durchgeführt, um Source-/Drain-Vertiefungen 1102 zu erzeugen. In manchen Beispielen umfasst dies das Bilden eines Fotolacks auf dem Werkstück 1000 und das Strukturieren des Fotolacks in einem fotolithografischen Prozess zum Freilegen nur jener Abschnitte des Werkstücks 1000, die geätzt werden sollen.
  • Die Ätzprozesse selbst umfassen irgendeine geeignete Ätztechnik, wie zum Beispiel Nassätzung, Trockenätzung, reaktive Ionenätzung (RIE), Veraschung und/oder andere Ätzverfahren. In einigen Ausführungsformen umfasst der Ätzprozess Trockenätzen unter Verwendung eines Ätzmittels auf Sauerstoffbasis, eines Ätzmittels auf Fluorbasis (z.B. CF4, SF6, CH2F2, CHF3 und/oder C2F6), eines Ätzmittels auf Chlorbasis (z.B. Cl2, CHCl3, CCl4 und/oder BCl3), eines Ätzmittels auf Brombasis (z.B. HBr und/oder CHBr3), eines Ätzmittels auf Jodbasis, anderer geeigneter Ätzmittelgase oder -Plasmas und/oder Kombinationen davon. In einigen Ausführungsformen umfasst der Ätzprozess Nassätzung unter Verwendung verdünnter Flusssäure (DHF), Kaliumhydroxid- (KOH-) Lösung, Ammoniak, Flusssäure (HF), Salpetersäure (HNO3), Essigsäure (CH3COOH) und/oder anderer geeigneter Nassätzmittel. In manchen Beispielen wird das Ätzmittel derart ausgewählt, dass es die Finnen 208 ätzt, ohne die umgebenden Strukturen, wie zum Beispiel die Gatestapel 1002 und/oder Seitenwand-Abstandselemente 230, erheblich zu ätzen. Dies ermöglicht ein Durchführen der Ätzung sogar wenn der strukturierte Fotolack nicht perfekt ausgerichtet ist.
  • Jeglicher verbleibende Fotolack kann nach der Ätzung entfernt werden.
  • Source-/Drain-Merkmale können im nFET-Bereich 204 und im pFET-Bereich 206 in einer beliebigen Reihenfolge gebildet werden. In einem Beispiel werden Source-/Drain-Merkmale zuerst im nFET-Bereich 204 gebildet. Bezugnehmend auf Block 906 von 9A und auf 12 wird ein Fotolack 1202 auf dem Werkstück 1000 gebildet und in einem fotolithografischen Prozess strukturiert, um den nFET-Bereich 204 freizulegen.
  • Bezugnehmend auf Block 908 von 9A und auf 13 werden nFET-Source-/Drain-Merkmale 1302 innerhalb der Source-/Drain-Vertiefungen 1102 im nFET-Bereich 204 gebildet. Die nFET-Source-/Drain-Merkmale 1302 können sich auch aus den Source-/Drain-Vertiefungen 1102 heraus auf eine Höhe oberhalb der Finnen 208 erstrecken. Die Source-/Drain-Merkmale 1302 können im Wesentlichen gleich den obigen nFET-Source-/Drain-Merkmalen 210 sein, und in verschiedensten Beispielen werden die nFET-Source-/Drain-Merkmale 1302 durch eine chemische Dampfabscheidungs- (CVD-) Technik (z.B. Dampfphasenepitaxie (VPE) und/oder Ultrahochvakuum-CVD (UHV-CVD)), Molekularstrahlepitaxie und/oder andere geeignete Prozesse gebildet. Der Epitaxieprozess kann gasförmige und/oder flüssige Vorstufen verwenden, welche mit einer Komponente der Finnen 208 (z.B. Silizium oder Silizium-Germanium) zusammenwirken, um die nFET-Source-/Drain-Merkmale 1302 zu bilden. Die Halbleiterkomponente der Source-/Drain-Merkmale 1302 kann gleich wie oder anders als der Rest der Finne 208 sein. Zum Beispiel können Si-haltige Source-/Drain-Merkmale 1302 auf einer SiGe-haltigen Finne 208 gebildet werden, oder umgekehrt. Wenn die Source-/Drain-Merkmale 1302 und die Finnen 208 mehr als einen Halbleiter enthalten, können die Verhältnisse im Wesentlichen gleich oder unterschiedlich sein.
  • Die Source-/Drain-Merkmale 1302 können in situ dotiert werden, um Typ-n-Dotierstoffe, wie zum Beispiel Phosphor oder Arsen und/oder andere geeignete Dotierstoffe sowie Kombinationen davon zu enthalten. Darüber hinaus oder alternativ dazu können die Source-/Drain-Merkmale 1302 unter Verwendung eines Implantationsprozesses (d.h. eines Übergangsimplantationsprozesses) dotiert werden, nachdem die Source-/Drain-Merkmale 1302 gebildet worden sind. In verschiedenen Beispielen enthalten die dotierten Source-/Drain-Merkmale 1302 SiP, SiCP und/oder SiAs.
  • Jeglicher verbleibende Fotolack 1202 kann nach dem Bilden der Source-/Drain-Merkmale 1302 entfernt werden.
  • Bezugnehmend auf Block 910 von 9A und auf 14 wird ein Fotolack 1402 auf dem Werkstück 1000 gebildet und strukturiert, um den pFET-Bereich 206 freizulegen. Bezugnehmend auf Block 912 von 9A und weiterhin bezugnehmend auf 14 werden pFET-Source-/Drain-Merkmale 1404 innerhalb der Source-/Drain-Vertiefungen 1102 im pFET-Bereich 206 gebildet. Die Source-/Drain-Merkmale 1404 können sich auch aus den Source-/Drain-Vertiefungen 1102 heraus auf eine Höhe oberhalb der Finnen 208 erstrecken. Die Source-/Drain-Merkmale 1404 können im Wesentlichen gleich den obigen pFET-Source-/Drain-Merkmalen 212 sein, und können unter Verwendung einer CVD-Abscheidungstechnik, Molekularstrahlepitaxie und/oder anderer geeigneter Prozesse gebildet werden. Die Halbleiterkomponente der Source-/Drain-Merkmale 1404 kann gleich wie oder anders als der Rest der Finne 208 sein.
  • Die pFET-Source-/Drain-Merkmale 1404 können in situ dotiert werden, um Typ-p-Dotierstoffe, wie zum Beispiel Bor, BF2 oder Indium und/oder andere geeignete Dotierstoffe sowie Kombinationen davon zu enthalten. Darüber hinaus oder alternativ dazu können die Source-/Drain-Merkmale 1404 unter Verwendung eines Implantationsprozesses (d.h. eines Übergangsimplantationsprozesses) dotiert werden, nachdem die Source-/Drain-Merkmale 1404 gebildet worden sind. In verschiedenen Beispielen enthalten die pFET-Source-/Drain-Merkmale 1404 SiGeB und/oder SiGeIn mit einer relativ hohen Konzentration von Ge im Verhältnis zu Si (ohne die Dotierstoffe z.B. einer Konzentration von Ge von mehr als ungefähr 50 Atomprozent).
  • Jeglicher verbleibende Fotolack 1402 kann nach dem Bilden der Source-/Drain-Merkmale 1404 entfernt werden.
  • Bezugnehmend auf Block 914 von 9A und auf 15 wird ein Oxidationsprozess am Werkstück 1000 durchgeführt. Der Oxidationsprozess kann im Wesentlichen gleich jenem von Block 106 von 1 sein, und ist derart gestaltet, dass er Sauerstoff mindestens in die pFET-Source-/Drain-Merkmale innerhalb des pFET-Bereichs 206 einbringt. In manchen Beispielen bringt der Oxidationsprozess ferner Sauerstoff in die nFET-Source-/Drain-Merkmale 1302 des nFET-Bereichs 204 ein. In manchen Beispielen wird eine strukturierte Fotolackschicht verwendet, um die Source-/Drain-Merkmale 1302 des nFET-Bereichs 204 abzudecken und zu schützen, um eine Oxidation der Source-/Drain-Merkmale 1302 zu verhindern.
  • Der Oxidationsprozess kann irgendeine geeignete Oxidationstechnik umfassen, darunter Trocken- (O2-) und/oder Nass- (H2O-) Oxidationstechniken. In einigen Beispielen umfasst der Oxidationsprozess das Erwärmen des Werkstücks 1000 auf eine Temperatur von zwischen ungefähr 250° C und ungefähr 700° C bei einem Druck von zwischen ungefähr 0,1 Torr und ungefähr 8×105 Torr und das Einbringen einer Sauerstoffquelle, wie O2 oder H2O. Der Oxidationsprozess kann für irgendeine geeignete Dauer durchgeführt werden, und wird in verschiedenen Beispielen für zwischen ungefähr 10 Minuten und ungefähr 24 Stunden durchgeführt.
  • In Beispielen, in welchen die in erster Linie Silizium enthaltenden nFET-Source-/Drain-Merkmale 1302 oxidiert werden, kann der Oxidationsprozess eine Schicht 1502 aus SiOx auf der Oberfläche der Source-/Drain-Merkmale 1302 erzeugen. Da Silizium leichter oxidiert als Germanium, kann ein Oxidationsprozess Silizium aus einem Silizium-Germanium-Halbleiter ziehen, um eine Schicht überwiegend aus Siliziumoxid an der Oberfläche zu bilden. In derartigen Beispielen und anderen erzeugt der Oxidationsprozess von Block 914 die Schicht 1502 aus SiOx an der Oberfläche der SiGe-pFET-Source-/Drain-Merkmale 1404, da der Prozess derart gestaltet ist, dass er Oxidation des Ge innerhalb der Source-/Drain-Merkmale 1404 im Wesentlichen verhindert.
  • Als Folge des Herausziehens des Silizium aus einem Abschnitt der pFET-Source-/Drain-Merkmale 1404 kann der Oxidationsprozess eine Ge-reiche Schicht 1504 bilden, welche das verbleibende Germanium direkt unter der SiOx-Schicht 1502 enthält. Die Ge-reiche Schicht 1504 weist eine höhere Konzentration von Ge in Bezug auf Si auf, als der Rest des Source-/Drain-Merkmals 1404. In verschiedenen Beispielen enthält die Ge-reiche Schicht 1504 ohne die Dotierstoffe zwischen ungefähr 10 Atomprozent und ungefähr 100 Atomprozent Ge. In manchen derartigen Beispielen enthält die Ge-reiche Schicht 1504 ausschließlich Ge und Dotierstoffe.
  • Die SiOx-Schicht 1502 und die Ge-reiche Schicht 1504 können derart gebildet werden, dass sie eine geeignete Dicke aufweisen, und in verschiedenen Beispielen beträgt die Dicke jeweils zwischen ungefähr 1 nm und ungefähr 10 nm. Die SiOx-Schicht 1502 kann im Wesentlichen konform sein und kann der Kontur der Oberseite der Source-/Drain-Merkmale 1302 und 1404 folgen. In manchen derartigen Beispielen weist die SiOx-Schicht 1502 über einem Source-/Drain-Merkmal 1404 Seitenabschnitte, die sich in einer Richtung weg von den Seitenwand-Abstandselementen 230 nach oben neigen, und einen Zentralabschnitt, der sich zwischen den Seitenabschnitten erstreckt, und der im Wesentlichen horizontal ist, auf.
  • Bezugnehmend auf Block 916 von 9A kann ein Dotierstoffaktivierungsprozess, wie zum Beispiel schnelles Tempern (RTA) und/oder ein Lasertemperprozess, am Werkstück 1000 durchgeführt werden, um die Dotierstoffe innerhalb der Source-/Drain-Merkmale 1302 und 1404 zu aktivieren.
  • Bezugnehmend auf Block 918 von 9A und auf 16 kann eine Kontakt-Ätzstoppschicht (CESL) 232 auf der SiOx-Schicht 1502, auf den Source-/Drain-Merkmalen 1302 und 1404, und entlang der Oberseite und den Seiten der Gatestapel 1002 gebildet werden. Die CESL 232 kann im Wesentlichen gleich der oben beschriebenen sein und kann durch irgendeine geeignete Technik, unter anderem ALD, CVD, Hochdichtplasma-CVD (HDP-CVD) und/oder andere geeignete Techniken aufgebracht werden, und kann in irgendeiner geeigneten Dicke gebildet werden. In manchen Beispielen weist die CESL 232 eine Dicke von zwischen ungefähr 1 nm und ungefähr 50 nm auf.
  • Bezugnehmend auf Block 920 von 9B und weiterhin bezugnehmend auf 16 wird eine erste Zwischenschichtdielektrikums- (ILD-) Schicht 1602 auf dem Werkstück 1000 gebildet. Die erste ILD-Schicht 1602 kann im Wesentlichen gleich der oben beschriebenen sein und kann durch irgendeinen geeigneten Prozess, unter anderem CVD, PVD, Aufschleudern und/oder andere geeignete Prozesse, gebildet werden.
  • Bezugnehmend auf Block 922 von 9B und auf 17 wird ein chemischmechanischer Polier-/Planarisierungs- (CMP-) Prozess am Werkstück 1000 ausgeführt, um die erste ILD-Schicht 1602 und die CESL 232 von der Oberseite der Platzhalter-Gatestapel 1002 zu entfernen. Dem CMP-Prozess kann ein Rückätzprozess folgen, um jegliches verbleibendes Material der ILD-Schicht 1602 oder der CESL 232 von den Platzhalter-Gatestapeln 1002 zu entfernen.
  • Bezugnehmend auf Block 924 von 9B und auf 18 werden die Platzhalter-Gatestapel 1002 entfernt und durch funktionale Gatestapel 1802 ersetzt. Die Materialien der Platzhalter-Gatestapel 1002 können durch einen oder mehrere Ätzprozesse (z.B. Nassätzung, Trockenätzung, RIE) entfernt werden unter Verwendung von Ätzmitteln, die darauf ausgelegt sind, die Materialien der Platzhalter-Gatestapel 1002 selektiv zu ätzen, ohne die umgebenden Materialien, wie zum Beispiel die Finnen 208, die Seitenwand-Abstandselemente 230, die CESL 232, die erste ILD-Schicht 1602, etc. erheblich zu ätzen.
  • Die funktionalen Gatestapel 1802 werden dann in Vertiefungen definiert durch das Entfernen der Platzhalter-Gatestapel 1002 gebildet. Die funktionalen Gatestapel 1802 können im Wesentlichen gleich den oben beschriebenen sein und können Schichten, wie zum Beispiel eine Schnittstellenschicht 218, ein Gatedielektrikum 220, eine Kappenschicht 222, Austrittsarbeitsschicht(en) 224, Elektrodenfüllung 226 und/oder eine Gate-Kappe 228, aufweisen, die jeweils im Wesentlichen wie oben beschrieben gestaltet sind.
  • Bezugnehmend auf Block 926 von 9B und auf 19 kann eine zweite ILD-Schicht 1902 auf der bestehenden ILD-Schicht 1602 und auf den funktionalen Gatestapeln 1802 gebildet werden. Dies kann im Wesentlichen wie in Block 920 beschrieben erfolgen, und die zweite ILD-Schicht 1902 kann im Wesentlichen gleich der ersten ILD-Schicht 1602 sein.
  • Bezugnehmend auf Block 928 von 9B und auf 20 werden Gräben 2002 in den ILD-Schichten 1602 und 1902 für Source-/Drain-Kontakte gebildet. Die Gräben 2002 legen die Source-/Drain-Merkmale 1302 und 1404 an Positionen frei, wo leitfähige Merkmale der Zusammenschaltung zu bilden sind. Dies kann im Wesentlichen gemäß der Beschreibung in Block 104 von 1 erfolgen. In manchen Beispielen wird ein strukturierter Fotolack auf dem Werkstück 1000 gebildet, der selektiv Abschnitte der ILD-Schichten 1602 und 1902 zum Ätzen freilegt. Die freiliegenden Abschnitts der ILD-Schichten 1602 und 1902 werden dann wie oben beschrieben geätzt.
  • Die Gräben 2002 können die SiOx-Schichten 1502 der Source-/Drain-Merkmale 1302 und 1404 zur Gänze oder zum Teil freilegen. Bezugnehmend auf Block 930 von 9B und auf 21 werden die freiliegenden Abschnitte der SiOx-Schichten 1502 in einem Vorreinigungsprozess entfernt, der dafür ausgelegt ist, eine erhebliche Entfernung der Ge-reichen Schicht 1504 zu vermeiden. Dies kann im Wesentlichen ausgeführt werden, wie in Block 108 von 1 beschrieben, und kann einen Trockenreinigungsprozess, einen Nassreinigungsprozess, RIE und/oder andere geeignete Reinigungsverfahren umfassen. Der Vorreinigungsprozess kann abhängig von der Breite des Grabens und dem nachfolgend zu bildenden Kontakt manche der geneigten Seitenabschnitte der SiOx-Schichten 1502 und manche der horizontalen Zentralabschnitte der SiOx-Schichten 1502 belassen.
  • Bezugnehmend auf Block 932 von 9B und auf 22 werden die Prozesse der Blöcke 110 - 114 von 1 am Werkstück 1000 durchgeführt. Dies kann das Ausführen eines Silizid-/Germanid-Bildungsprozesses wie in Block 110 beschrieben umfassen, um eine Silizidschicht 2202 auf den siliziumhaltigen Source-/Drain-Merkmalen 1302 im nFET-Bereich 204, und eine Germanidschicht 2204 und eine nitrierte Germanid-Kappe 2206 auf den SiGE-haltigen Source-/Drain-Merkmalen 1404 im pFET-Bereich 206 zu bilden. In verschiedenen Beispielen weist die Silizidschicht 2202 eine Dicke von zwischen ungefähr 1 nm und ungefähr 1 nn auf, die verbleibende Ge-reiche Schicht 1504 weist eine Dicke von weniger als ungefähr 2 nm auf, die Germanidschicht 2204 weist eine Dicke von zwischen ungefähr 2 nm und ungefähr 5 nm auf und die nitrierte Germanid-Kappe 2206 weist eine Dicke von zwischen ungefähr 1 nm und ungefähr 3 nm auf. In verschiedenen Beispielen weist die nitrierte Germanidkappe 2206 eine Stickstoffkonzentration von zwischen ungefähr 15 und ungefähr 40 Atomprozent auf.
  • Source-/Drain-Kontakte 702 können in den Gräben 2002, die sich durch die verbleibenden SiOx-Schichten 1502 erstrecken, gebildet werden, um die Source-/Drain-Merkmale 1302 und 1404 wie in Block 112 beschrieben zu verbinden. Insbesondere können sich die Kontakte 702 mit der Silizidschicht 2202 der nFET-Source-/Drain-Merkmale 1302 und mit der Germanidschicht 2204 und/oder der nitrierten Germanidkappe 2206 der pFET-Source-/Drain-Merkmale 1404 physisch und elektrisch verbinden. Die Kontakte 702 können im Wesentlichen wie oben beschrieben sein und können eine oder mehrere Schichten leitfähiger Materialien, wie zum Beispiel Metalle, Metalloxide, Metallnitride und/oder Kombinationen davon, umfassen.
  • Ein Planarisierungsprozess kann durchgeführt werden, um Abschnitte des Kontaktmaterials zu entfernen, welche über den ILD-Schichten 1602 und 1902 angeordnet sind, wie in Block 114 beschrieben.
  • Bezugnehmend auf Block 934 von 9B wird das Werkstück 1000 zur weiteren Fertigung bereitgestellt. In verschiedenen Beispielen umfasst dies das Bilden einer verbleibenden elektrischen Zusammenschaltungsstruktur, das Zerteilen, das Verpacken und andere Fertigungsprozesse.
  • Somit stellt die vorliegenden Offenbarung Beispiele einer integrierten Schaltung mit einer verbesserten Schnittstelle zwischen einem Source-/Drain-Merkmal und einem Source-/Drain-Kontakt und Beispiele eines Verfahrens zum Bilden der integrierten Schaltung bereit. In einigen Ausführungsformen umfasst das Verfahren das Erhalten eines Substrats aufweisend ein auf dem Substrat angeordnetes Source-/Drain-Merkmal. Das Source-/Drain-Merkmal weist ein erstes Halbleiterelement und ein zweites Halbleiterelement auf. Das erste Halbleiterelement des Source-/Drain-Merkmals wird oxidiert, um ein Oxid des ersten Halbleiterelements auf dem Source-/Drain-Merkmal und einen Bereich des Source-/Drain-Merkmals mit einer höheren Konzentration des zweiten Halbleiterelements als ein Rest des Source-/Drain-Merkmals zu erzeugen. Das Oxid des ersten Halbleiterelements wird entfernt, und ein Kontakt wird gebildet, der mit dem Source-/Drain-Merkmal elektrisch verbunden ist. In manchen derartigen Ausführungsformen enthält das erste Halbleiterelement Silizium und das zweite Halbleiterelement Germanium. In manchen derartigen Ausführungsformen wird Metall in den Bereich des Source-/Drain-Merkmals eingebracht, um eine Germanidschicht des Source-/Drain-Merkmals zu bilden. In manchen derartigen Ausführungsformen wird Stickstoff in die Germanidschicht eingebracht, um eine nitrierte Kappenschicht auf einem Rest der Germanidschicht zu bilden, und der Kontakt verbindet sich physisch mit der nitrierten Kappenschicht. In manchen derartigen Ausführungsformen ist der Bereich des Source-/Drain-Merkmals im Wesentlichen frei vom ersten Halbleiterelement. In manchen derartigen Ausführungsformen ist das Source-/Drain-Merkmal ein pFET-Source-/Drain-Merkmal, und das Substrat weist ferner ein nFET-Source-/Drain-Merkmal angeordnet auf dem Substrat auf. Das nFET-Source-/Drain-Merkmal enthält das erste Halbleiterelement. Das Oxidieren des ersten Halbleiterelements des pFET-Source-/Drain-Merkmals bildet ferner das Oxid des ersten Halbleiterelements auf dem nFET-Source-/Drain-Merkmal, und das Entfernen des Oxids entfernt das Oxid vom pFET-Source-/Drain-Merkmal und vom nFET-Source-/Drain-Merkmal. In manchen derartigen Ausführungsformen ist das nFET-Source-/Drain-Merkmal im Wesentlichen frei vom zweiten Halbleiterelement. In manchen derartigen Ausführungsformen weist das Substrat ferner ein Zwischenschichtdielektrikum angeordnet auf dem Source-/Drain-Merkmal auf, und eine Vertiefung, welche das Source-/Drain-Merkmale freilegt, wird im Zwischenschichtdielektrikum gebildet. Das Oxidieren und das Entfernen des Oxids werden durch die Vertiefung ausgeführt. In manchen derartigen Ausführungsformen wird der Kontakt in der Vertiefung gebildet.
  • In weiteren Ausführungsformen wird ein Substrat erhalten, das einen nFET-Bereich mit einem nFET-Source-/Drain-Merkmal und einen pFET-Bereich mit einem pFET-Source-/Drain-Merkmal aufweist. Das pFET-Source-/Drain-Merkmal weist ein erstes Halbleitermaterial und ein zweites Halbleitermaterial auf. Ein Oxidationsprozess wird am nFET-Source-/Drain-Merkmal und am pFET-Source-/Drain-Merkmal ausgeführt, um eine Oxidschicht auf dem nFET-Source-/Drain-Merkmal und dem pFET-Source-/Drain-Merkmal zu bilden. Der Oxidationsprozess bildet ferner einen Bereich des pFET-Source-/Drain-Merkmals mit einer höheren Konzentration des zweiten Halbleitermaterials als ein Rest des pFET-Source-/Drain-Merkmals. Die Oxidschicht wird vom nFET-Source-/Drain-Merkmal und vom pFET-Source-/Drain-Merkmal entfernt. Ein erster Kontakt wird elektrisch verbunden mit dem nFET-Source-/Drain-Merkmal gebildet, und ein zweiter Kontakt wird elektrisch verbunden mit dem pFET-Source-/Drain-Merkmal gebildet. In manchen derartigen Ausführungsformen enthält das erste Halbleitermaterial Silizium und das zweite Halbleitermaterial Germanium. In manchen derartigen Ausführungsformen ist das nFET-Source-/Drain-Merkmal im Wesentlichen frei von Germanium. In manchen derartigen Ausführungsformen wird eine Germanidschicht aus dem Bereich des pFET-Source-/Drain-Merkmals mit der höheren Konzentration des zweiten Halbleitermaterials gebildet. In manchen derartigen Ausführungsformen ist der Bereich des pFET-Source-/Drain-Merkmals im Wesentlichen frei vom ersten Halbleitermaterial. In manchen derartigen Ausführungsformen weist das Substrat ferner ein Zwischenschichtdielektrikum angeordnet auf dem nFET-Source-/Drain-Merkmal und auf dem pFET-Source-/Drain-Merkmal auf. Eine erste Vertiefung wird im Zwischenschichtdielektrikum gebildet, welche das nFET-Source-/Drain-Merkmal freilegt, und eine zweite Vertiefung wird im Zwischenschichtdielektrikum gebildet, welche das pFET-Source-/Drain-Merkmal freilegt. Das Durchführen des Oxidationsprozesses und das Entfernern der Oxidschicht werden durch die erste und die zweite Vertiefung ausgeführt.
  • In weiteren Ausführungsformen wird ein Substrat erhalten, das eine auf dem Substrat angeordnete Finne aufweist. Ein SiGe-Source-/Drain-Merkmal wird auf der Finne gebildet. Eine obere Fläche des SiGe-Source-/Drain-Merkmals wird oxidiert, um eine Oxidschicht auf dem SiGe-Source-/Drain-Merkmal und einen Bereich des SiGe-Source-/Drain-Merkmals mit einer höheren Konzentration von Ge als ein Rest des SiGe-Source-/Drain-Merkmals zu bilden. Die Oxidschicht wird vom SiGe-Source-/Drain-Merkmal entfernt, und es wird ein Kontakt gebildet, der sich mit dem SiGe-Source-/Drain-Merkmal verbindet. In manchen derartigen Ausführungsformen ist der Bereich des SiGe-Source-/Drain-Merkmals im Wesentlichen frei von Silizium. In manchen derartigen Ausführungsformen wird ein Metall in den Bereich des SiGe-Source-/Drain-Merkmals eingebracht, um eine Germanidschicht zu bilden. In manchen derartigen Ausführungsformen wird Stickstoff in die Germanidschicht eingebracht, um eine nitrierte Kappenschicht auf der Germanidschicht zu bilden. In manchen derartigen Ausführungsformen wird nach dem Oxidieren der oberen Fläche und vor dem Entfernen der Oxidschicht ein Zwischenschichtdielektrikum auf dem Zwischenschichtdielektrikum gebildet.
  • In weiteren Ausführungsformen weist ein Bauelement ein Substrat aufweisend eine Finne, die sich von einem Rest des Substrats erstreckt, ein Source-/Drain-Merkmal an der Finne, und einen Kontakt, der sich mit dem Source-/Drain-Merkmal verbindet, auf. Das Source-/Drain-Merkmal weist einen SiGe-Halbleiter auf, und ein oberer Abschnitt des Source-/Drain-Merkmals weist eine andere Germaniumkonzentration auf, als ein unterer Abschnitt des Source-/Drain-Merkmals. In manchen derartigen Ausführungsformen weist das Bauelement auch eine dielektrische Schicht, welche Siliziumoxid angeordnet an einem oberen Abschnitt des Source-/Drain-Merkmals aufweist, auf. Der Kontakt erstreckt sich durch die dielektrische Schicht. In manchen derartigen Ausführungsformen weist das Bauelement auch eine Ätzstoppschicht angeordnet auf der dielektrischen Schicht auf, und der Kontakt erstreckt sich durch die Ätzstoppschicht. In manchen derartigen Ausführungsformen weist die dielektrische Schicht einen Seitenabschnitt, der sich nach oben neigt, und einen horizontalen Zentralabschnitt, der sich vom Seitenabschnitt erstreckt und mit dem Kontakt physisch in Kontakt steht, auf.
  • Die vorstehende Beschreibung stellt Merkmale verschiedener Ausführungsformen dar, sodass Fachleute die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleute werden erkennen, dass sie die vorliegende Offenbarung problemlos als eine Grundlage für die Entwicklung oder Modifizierung anderer Prozesse und Strukturen zum Ausführen derselben Aufgaben und/oder Erzielen derselben Vorteile der hierin vorgestellten Ausführungsformen verwenden können. Fachleute sollten ferner erkennen, dass derartige äquivalente Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen, und dass sie verschiedenste Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62751038 [0001]

Claims (21)

  1. BEANSPRUCHT WIRD FOLGENDES:
  2. Verfahren umfassend: Erhalten eines Substrats aufweisend ein darauf angeordnetes Source-/Drain-Merkmal, wobei das Source-/Drain-Merkmal ein erstes Halbleiterelement und ein zweites Halbleiterelement aufweist; Oxidieren des ersten Halbleiterelements des Source-/Drain-Merkmals zum Erzeugen einer Oxidschicht, welche das erste Halbleiterelement enthält, auf dem Source-/Drain-Merkmal und eines Bereichs des Source-/Drain-Merkmals mit einer höheren Konzentration des zweiten Halbleiterelements als ein Rest des Source-/Drain-Merkmals; Entfernen der Oxidschicht; und Bilden eines Kontakts, der mit dem Source-/Drain-Merkmal elektrisch verbunden ist.
  3. Verfahren nach Anspruch 1, wobei das erste Halbleiterelement Silizium enthält und das zweite Halbleiterelement Germanium enthält.
  4. Verfahren nach Anspruch 2, ferner umfassend das Einbringen von Metall in den Bereich des Source-/Drain-Merkmals zum Bilden einer Germanidschicht des Source-/Drain-Merkmals.
  5. Verfahren nach Anspruch 3, ferner umfassend das Einbringen von Stickstoff in die Germanidschicht zum Bilden einer nitrierten Kappenschicht auf einem Rest der Germanidschicht, wobei sich der Kontakt physisch mit der nitrierten Kappenschicht verbindet.
  6. Verfahren nach einem der vorstehenden Ansprüche, wobei der Bereich des Source-/Drain-Merkmals im Wesentlichen frei vom ersten Halbleiterelement ist.
  7. Verfahren nach einem der vorstehenden Ansprüche, wobei: das Source-/Drain-Merkmal ein pFET-Source-/Drain-Merkmal ist; das Substrat ferner ein darauf angeordnetes nFET-Source-/Drain-Merkmal aufweist, welches das erste Halbleiterelement enthält; das Oxidieren des ersten Halbleiterelements des pFET-Source-/Drain-Merkmals ferner die Oxidschicht auf dem nFET-Source-/Drain-Merkmal bildet; und das Entfernen der Oxidschicht die Oxidschicht vom pFET-Source-/Drain-Merkmal und vom nFET-Source-/Drain-Merkmal entfernt.
  8. Verfahren nach Anspruch 6, wobei das nFET-Source-/Drain-Merkmal im Wesentlichen frei vom zweiten Halbleiterelement ist.
  9. Verfahren nach einem der vorstehenden Ansprüche, wobei: das Substrat ferner ein auf dem Source-/Drain-Merkmal angeordnetes Zwischenschichtdielektrikum aufweist; das Verfahren ferner das Bilden einer Vertiefung im Zwischenschichtdielektrikum umfasst, welche das Source-/Drain-Merkmale freilegt; und das Oxidieren und das Entfernen der Oxidschicht durch die Vertiefung ausgeführt werden.
  10. Verfahren nach Anspruch 8, wobei der Kontakt in der Vertiefung gebildet wird.
  11. Verfahren umfassend: Erhalten eines Substrats aufweisend einen nFET-Bereich mit einem nFET-Source-/Drain-Merkmal und einen pFET-Bereich mit einem pFET-Source-/Drain-Merkmal, wobei das pFET-Source-/Drain-Merkmal ein erstes Halbleitermaterial und ein zweites Halbleitermaterial enthält; Ausführen eines Oxidationsprozesses am nFET-Source-/Drain-Merkmal und am pFET-Source-/Drain-Merkmal zum Bilden einer Oxidschicht am nFET-Source-/Drain-Merkmal und am pFET-Source-/Drain-Merkmal, wobei der Oxidationsprozess ferner einen Bereich des pFET-Source-/Drain-Merkmals mit einer höheren Konzentration des zweiten Halbleitermaterials als ein Rest des pFET-Source-/Drain-Merkmals bildet; Entfernen der Oxidschicht vom nFET-Source-/Drain-Merkmal und vom pFET-Source-/Drain-Merkmal; und Bilden eines ersten Kontakts elektrisch verbunden mit dem nFET-Source-/Drain-Merkmal und eines zweiten Kontakts elektrisch verbunden mit dem pFET-Source-/Drain-Merkmal.
  12. Verfahren nach Anspruch 10, wobei das erste Halbleitermaterial Silizium enthält und das zweite Halbleitermaterial Germanium enthält.
  13. Verfahren nach Anspruch 11, wobei das nFET-Source-/Drain-Merkmal im Wesentlichen frei von Germanium ist.
  14. Verfahren nach Anspruch 11 oder 12, ferner umfassend das Bilden einer Germanidschicht aus dem Bereich des pFET-Source-/Drain-Merkmals mit der höheren Konzentration des zweiten Halbleitermaterials.
  15. Verfahren nach einem der vorstehenden Ansprüche 10 bis 13, wobei der Bereich des pFET-Source-/Drain-Merkmals im Wesentlichen frei vom ersten Halbleitermaterial ist.
  16. Verfahren nach einem der vorstehenden Ansprüche 10 bis 14, wobei: das Substrat ferner ein Zwischenschichtdielektrikum angeordnet auf dem nFET-Source-/Drain-Merkmal und auf dem pFET-Source-/Drain-Merkmal aufweist; das Verfahren ferner das Bilden einer ersten Vertiefung im Zwischenschichtdielektrikum, welche das nFET-Source-/Drain-Merkmal freilegt, und einer zweiten Vertiefung im Zwischenschichtdielektrikum, welche das pFET-Source-/Drain-Merkmal freilegt, umfasst; und das Durchführen des Oxidationsprozesses und das Entfernern der Oxidschicht durch die erste und die zweite Vertiefung ausgeführt werden.
  17. Vorrichtung, umfassend: ein Substrat aufweisend eine Finne, die sich von einem Rest des Substrats erstreckt; ein Source-/Drain-Merkmal angeordnet an der Finne, wobei das Source-/Drain-Merkmal einen SiGe-Halbleiter aufweist, und wobei ein oberer Abschnitt des Source-/Drain-Merkmals eine andere Germaniumkonzentration aufweist, als ein unterer Abschnitt des Source-/Drain-Merkmals; und einen Kontakt, der sich mit dem oberen Abschnitt des Source-/Drain-Merkmals verbindet.
  18. Vorrichtung nach Anspruch 16, ferner umfassend eine dielektrische Schicht angeordnet am oberen Abschnitt des Source-/Drain-Merkmals, wobei die dielektrische Schicht Siliziumoxid enthält, und wobei sich der Kontakt durch die dielektrische Schicht erstreckt.
  19. Vorrichtung nach Anspruch 17, ferner umfassend eine Ätzstoppschicht angeordnet an der dielektrischen Schicht, wobei sich der Kontakt durch die Ätzstoppschicht erstreckt.
  20. Vorrichtung nach Anspruch 17 oder 18, wobei die dielektrische Schicht einen Seitenabschnitt, der sich nach oben neigt, aufweist.
  21. Vorrichtung nach Anspruch 19, wobei die dielektrische Schicht einen horizontalen Zentralabschnitt, der sich vom Seitenabschnitt erstreckt und der mit dem Kontakt physisch in Kontakt steht, aufweist.
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