KR101521555B1 - 게르마늄 응축 공정을 이용한 기판 제조 방법 및 이를 이용한 반도체 소자의 제조 방법 - Google Patents

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심태헌
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Abstract

본 발명은 기판 상에 절연층 및 실리콘층이 적층된 SOI 구조가 제공되는 단계와, SOI 구조 상에 실리콘 게르마늄층 및 캐핑 실리콘층을 적층 형성하는 단계와, 적어도 둘 이상의 온도에서 산화 공정을 실시하고, 상기 산화 공정 중에 적어도 1회의 열처리 공정을 실시하여 게르마늄 응집층 및 산화 실리콘층을 형성하는 단계와, 산화 실리콘층을 제거하는 단계를 포함하는 기판 제조 방법 및 이를 이용한 반도체 소자의 제조 방법을 제시한다.

Description

게르마늄 응축 공정을 이용한 기판 제조 방법 및 이를 이용한 반도체 소자의 제조 방법{Method of manufacturing a substrate using a germanium condensation process and method of manufacturing a semicondictor device usnig the same}
본 발명은 기판 제조 방법에 관한 것으로, 특히 게르마늄 응축 공정을 이용한 고성능 소자용 기판 제조 방법에 관한 것이다.
금속 산화물 반도체 전계 효과 트랜지스터(Metal oxide semiconductor field effect transistor; MOSFET)의 디자인 룰이 점차 감소함에 따라 숏 채널 효과(Short channel effect), 드레인에 의한 장벽의 저하(drain induced biarrier lowering; DIBL), 게이트에 의한 드레인 누설(Gated induced drain leakage; GIDL)등 여러 문제가 발생한다. 이러한 문제를 극복하기 위한 방법으로 실리콘을 대체하여 채널로 이용하기 위한 물질로서 Ⅲ-Ⅴ족 화합물과 게르마늄(Germanium; Ge)이 대두되고 있다. Ⅲ-Ⅴ족 화합물 반도체는 높은 전자 이동도를 갖기 때문에 n-MOSFET의 채널 물질로 주목받고 있고, Ge는 가장 높은 정공 이동도를 갖기 때문에 p-MOSFET의 채널 물질로 주목받고 있다. 또한, 구조적으로는 실리콘 온 인슐레이터(Silicon on insulator; SOI) 기판을 기반으로 한 부분적으로 디플리트된 SOI(partially depleted SOI)와 완전히 디플리트된 SOI(fully depleted SOI) 구조가 기존의 평면(planar) 구조의 MOSFET을 대체할 구조로 각광받고 있다.
Ge를 채널 물질로 이용하기 위해 Ge 기판을 이용할 수 있는데, Ge 기판은 매우 높은 가격을 갖기 때문에 실리콘 기판 상에 Ge을 성장하는 방법을 이용한다. 그러나, 실리콘 기판 상에 Ge를 직접 성장시키게 되면 Si과 Ge간의 높은 격자 상수 차이에 의해 쓰레딩 디스로케이션(threading dislocation)이 발생하게 된다. 따라서, 실리콘 기판 상에 실리콘 게르마늄(SiGe)층을 저농도의 Ge로부터 고농도의 Ge까지 농도를 증가시키며 수 마이크로미터의 두께로 형성하여 디스로케이션을 줄이고, 최상부에 고농도의 Ge을 형성하는 방법이 있다. 그런데, SiGe층은 Ge 농도에 따라 Si 상에 증착하였을 경우 디스로케이션이 발생하지 않는 임계 두께(critical thickness)가 존재하고, 그에 따라 SiGe층을 두껍게 형성해야지만 최종적으로 디스로케이션 없이 Ge를 형성할 수 있다. 따라서, 이러한 방법은 Ge 기판에 비해 가격적인 장점을 가질 수 있지만, SiGe층을 두껍게 형성해야 하기 때문에 여전히 높은 가격을 가지는 문제가 있다.
한편, SOI 기판 상에 쓰레딩 디스로케이션이 발생되지 않는 저농도의 Ge을 갖는 SiGe을 형성하고 이를 일정한 온도에서 산화(oxidation)시키게 되면 Si 원자는 O 원자와 반응하여 산화 실리콘(SiO2)층을 형성하고, Ge 농도는 얇아지는 SiGe층 내에서 점점 높아지게 된다. 따라서, 충분히 산화시키게 되면 100%의 Ge 농도를 갖는 게르마늄 온 인슐레이터(Germanium on insulator; GeOI) 기판을 형성할 수 있다. 이러한 산화 공정을 포함하는 공정을 게르마늄 응축(Ge condensation) 공정이라 한다. 게르마늄 응축 공정을 이용한 GeOI 기판의 제조 공정은 낮은 코스트와 짧은 공정 시간의 장점이 있다.
그런데, 기존의 게르마늄 응축 공정은 하나의 온도에서 산화 공정을 실시하고, SOI 기판 상에 SiGe층을 증착하여 공정을 진행함으로써 농도 균일성 및 표면 거칠기가 저하되는 문제가 발생된다. 즉, 기존의 응축 공정은 SOI 기판 상에 Ge 농도가 30at% 이하인 SiGe층을 증착한 후 보통 1000℃ 이상의 온도에서 산화 공정을 실시하게 된다. 그런데, Ge 농도가 높아짐에 따라 녹는점(melting point)이 낮아지고, 그에 따라 SiGe층이 고체가 아닌 액체 상태로 접어들게 되면서 SiGe층의 농도 균일성 및 표면 거칠기 등이 매우 나빠지게 된다. 또한, 기존의 응축 방법은 SOI 기판 상에 SiGe층을 증착한 후 산화 공정을 진행하는데, 산화가 시작되는 표면에 Si 원자와 Ge 원자가 모두 존재하여 산소가 Ge 원자보다 Si 원자와 먼저 반응한다. 따라서, 기판의 전면이 균일하게 산화되지 않아 표면 거칠기가 크게 증가하는 문제가 있다.
이러한 문제를 해결하기 위한 방법으로 일본공개특허 제2004-363199호에는 산화 공정을 두 온도에서 실시하는 것이 제시되어 있다. 그러나, 선행 특허는 응축 과정 중에 발생하는 표면 거칠기 문제를 해결할 수 있지만, 높은 Ge 농도를 얻기 위해 응축 공정을 계속 진행하게 되면 기판의 수직(vertical) 방향으로 Ge 농도의 균일성이 떨어지게 된다. 즉, 표면이 먼저 산소와 산화 반응을 일으키게 되어 Ge 농도가 산화막의 표면부터 점차 높아지게 되고, 이러한 현상 때문에 단계적인 농도 차이가 발생된다. 이와 같이 단계적으로 농도의 차이가 발생하게 되면 깊이에 따라 물리적인 특성 및 전기적인 특성이 달라지기 때문에 고른 농도 분포가 필요하다.
본 발명은 농도 균일성 및 표면 거칠기를 향상시킬 수 있는 게르마늄 응축 공정을 이용한 기판 제조 방법을 제공한다.
본 발명은 수직 방향으로 Ge 농도의 균일도를 더욱 향상시킬 수 있는 게르마늄 응축 공정을 이용한 기판 제조 방법을 제공한다.
본 발명의 일 양태에 따른 기판 제조 방법은 기판 상에 절연층 및 실리콘층이 적층된 SOI 구조가 제공되는 단계; 상기 SOI 구조 상에 실리콘 게르마늄층 및 캐핑 실리콘층을 적층 형성하는 단계; 적어도 둘 이상의 온도에서 산화 공정을 실시하고, 상기 산화 공정 중에 적어도 1회의 열처리 공정을 실시하여 게르마늄 응집층 및 산화 실리콘층을 형성하는 단계; 및 상기 산화 실리콘층을 제거하는 단계를 포함할 수 있다.
상기 실리콘 게르마늄층의 게르마늄 농도는 10at% 내지 40at%이다.
상기 산화 공정은 상기 실리콘 게르마늄층이 액체 상태로 변화되기 이전에 온도를 줄여 다단계로 실시한다.
상기 산화 공정은 온도가 낮아질수록 시간을 증가시켜 실시한다.
상기 산화 공정과 열처리 공정은 0.3:1 내지 1:1의 시간 비율로 실시한다.
상기 열처리 공정 중 다음 산화 공정 및 열처리 공정을 위해 온도를 줄인다.
일 단계의 열처리 공정은 일 온도에서 50% 내지 90%의 시간 동안 실시하고, 온도를 줄이면서 10% 내지 50%의 시간 실시한다.
상기 산화 공정은 산소 가스를 공급하여 실시하고, 상기 열처리 공정은 산소 가스의 공급을 중단하고 비활성 가스를 공급하여 동일 장비에서 연속적으로 실시한다.
상기 게르마늄 응집층은 게르마늄 농도가 30at% 내지 100at%이다.
상기 게르마늄 응집층은 수직 방향의 게르마늄 농도가 0% 내지 1%의 균일도를 갖는다.
상기 게르마늄 응집층은 0.1㎚ 내지 0.7㎚의 표면 거칠기를 갖는다.
본 발명의 다른 양태에 따른 반도체 소자의 제조 방법은 기판 상에 절연층 및 실리콘층이 적층된 SOI 구조가 제공되는 단계; 상기 SOI 구조 상에 실리콘 게르마늄층 및 캐핑 실리콘층을 적층 형성하는 단계; 적어도 둘 이상의 온도에서 산화 공정을 실시하고, 상기 산화 공정 중에 적어도 한번의 열처리 공정을 실시하여 게르마늄 응집층 및 산화 실리콘층을 형성하는 단계; 상기 산화 실리콘층을 제거하는 단계; 상기 절연층의 소정 영역이 노출되도록 상기 게르마늄 응집층을 패터닝하는 단계; 및 상기 게르마늄 응집층 상부의 소정 영역에 게이트 절연막 및 게이트 전극을 형성하는 단계를 포함한다.
상기 게르마늄 응집층은 수직 방향의 게르마늄 농도가 0% 내지 1%의 균일도를 갖는다.
상기 게르마늄 응집층은 0.1㎚ 내지 0.7㎚의 표면 거칠기를 갖는다.
본 발명은 SOI 기판 상에 SiGe층 및 캐핑 실리콘층을 형성한 후 산화 공정을 적어도 2회 다른 온도에서 실시하고, 산화 공정 중에 적어도 1회의 열처리 공정을 실시하여 게르마늄 응집층을 형성한다.
본 발명에 의하면 다단계 산화 공정을 실시함으로써 SiGe층이 고체와 액체의 혼합 상태가 되지 않아 표면 거칠기를 향상시킬 수 있다. 또한, 산화 공정 중에 열처리 공정을 실시함으로써 Ge를 더욱 확산시킬 수 있고, 그에 따라 수직 방향의 농도 균일성을 향상시킬 수 있다. 따라서, 균일한 Ge 농도 분포를 갖고 고른 표면 거칠기를 갖는 고농도의 GeOI 기판을 제작할 수 있다.
도 1 내지 도 5는 본 발명의 일 실시 예에 따른 기판 제조 방법을 설명하기 위해 순서적으로 도시한 단면도.
도 6은 다단계 산화 공정의 원리를 설명하기 위한 SiGe의 상태도.
도 7은 본 발명의 기판 제조 방법에 적용되는 다단계 산화 및 열처리 공정의 조건도.
도 8은 단일 온도에서 산화 공정을 실시한 후의 표면 사진 및 프로파일.
도 9는 다단계 온도에서 산화 공정을 실시한 후의 표면 사진 및 프로파일.
도 10은 단일 온도에서 산화 공정을 실시한 후의 Ge 농도 분포도.
도 11은 다단계 온도에서 산화 공정을 실시한 후의 Ge 농도 분포도.
도 12는 산화 공정 후 열처리 공정의 유무에 따른 Ge 농도 분포도.
도 13은 Ge 농도가 50at%인 게르마늄 응집층층의 열처리 시간에 따른 Ge 농도 분포도.
도 14는 Ge 농도가 80at%인 게르마늄 응집층의 열처리 시간에 따른 Ge의 농도 분포도.
도 15 내지 도 17은 다단계 산화 및 열처리 공정을 실시한 후 게르마늄 응집층의 Ge의 농도 분포, 두께 및 표면 거칠기를 도시한 도면.
도 18 및 도 19는 본 발명의 일 실시 예에 따라 제조된 GeOI 기판 상에 형성된 FinFET의 개략도.
도 20은 본 발명에 따라 제작된 GeOI 기판 상에 형성된 FinFET과 SOI 기판 상에 형성된 FinFET의 유효 정공 이동도를 비교한 그래프.
도 21은 본 발명에 따라 제작된 GeOI 기판 상에 형성된 FinFET와 SOI 기판 상에 형성된 FinFET의 포화 전류를 비교한 그래프.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1 내지 도 5는 본 발명의 일 실시 예에 따른 기판 제조 방법을 설명하기 위해 순서적으로 도시한 단면도이다. 또한, 도 6은 다단계 산화의 원리를 설명하기 위한 SiGe의 상태도이고, 도 7은 본 발명의 기판 제조 방법에 적용되는 다단계 산화 및 열처리 공정의 조건도이다.
도 1을 참조하면, 기판(12) 상에 절연층(14) 및 실리콘층(16)이 적층 형성된 실리콘 온 인슐레이터(Silicon On Insulator; SOI) 구조(10)를 준비한다. 여기서, 기판(12)은 실리콘 기판일 수 있고, 절연층(14)은 SiO2층일 수 있다. 그리고, SOI 구조(10)를 예를 들어 초음파를 이용하여 세정한 후 건조시킬 수 있다. 초음파 세정은 예를 들어 10분 동안 아세톤과 메탄올을 이용하여 실시할 수 있다. 초음파 세정이 완료된 실리콘 온 인슐레이터 구조(10)는 탈 이온수로 씻겨지고, 질소 분위기에서 건조될 수 있다.
도 2를 참조하면, SOI 구조(10) 상에 실리콘 게르마늄층(20)을 형성한 후 캐핑 실리콘층(30)을 형성한다. 실리콘 게르마늄층(20)과 캐핑 실리콘층(30)은 동일 챔버 내에서 연속적으로 형성할 수 있다. 한편, 실리콘 게르마늄층(20)을 형성하기 이전에 SOI 구조(10)를 어닐링하여 실리콘층(16) 상의 자연 산화막과 불순물을 제거할 수 있다. 어닐링 공정은 예를 들어 0.1Torr∼1Torr의 압력과 700℃∼900℃의 수소 분위기에서 5분∼25분 동안 진행할 수 있다. 실리콘 게르마늄층(20)은 실리콘 소오스 가스와 게르마늄 소오스 가스를 이용하여 예를 들어 0.1Torr∼1Torr의 압력과 550℃∼750℃의 온도에서 10분∼40분 동안 형성할 수 있다. 여기서, 실리콘 소오스는 SiH4를 포함할 수 있고, 게르마늄 소오스는 GeH4를 포함할 수 있으며, H2 가스를 더 공급할 수도 있다. 또한, 성장 온도가 550℃ 미만이면 실리콘 게르마늄층(20)이 형성되지 않거나 형성되더라도 초기 성장된 실리콘 게르마늄층(20)에 다수의 결함이 발생할 수 있다. 반대로, 성장 온도가 750℃를 초과하는 경우에도 초기 성장된 실리콘 게르마늄층 속에 다수의 결함이 발생할 수 있다. 또한, 실리콘 게르마늄층(20)의 게르마늄 농도는 10at% 내지 40at%일 수 있다. 실리콘 게르마늄층(20)의 게르마늄 농도는 실리콘 게르마늄층(20)으로부터 형성되는 게르마늄 응집층의 두께, 게르마늄 농도 등에 따라 다양하게 선택될 수 있다. 여기서, 게르마늄의 조성이 10at% 미만이면 이후 공정에서 고농도의 게르마늄층을 얻기까지 많은 시간이 소요되며, 게르마늄의 조성이 40at%를 초과하면 실리콘층(16)과 격자 결함이 발생하여 실리콘 게르마늄층(20)이 형성되지 않을 수 있다. 한편, 실리콘 게르마늄층(20)의 두께는 이후 얻어질 게르마늄층의 두께와 비례하므로, 얻고자 하는 게르마늄층의 두께를 고려하여 실리콘 게르마늄층(20)을 적정 두께로 형성한다. 예를 들어, 실리콘 게르마늄층(20)을 20㎚∼200㎚의 두께로 형성할 수 있다. 그리고, 실리콘 게르마늄층(20) 상에 실리콘을 성장시켜 캐핑 실리콘층(30)을 형성한다. 캐핑 실리콘층(30)은 산화 공정에서 실리콘 게르마늄층(20) 내부의 게르마늄 원자가 외측으로 확산되는 것을 차단하는 확산 베리어로 기능한다. 이러한 캐핑 실리콘층(30)은 예를 들어 SiH4와 H2 가스를 공급하고 0.1Torr∼1Torr의 압력과 700℃∼900℃의 온도에서 10초∼90초 동안 형성할 수 있다.
도 3을 참조하면, 적어도 2회 이상의 다단계 산화 공정과 산화 공정 중 적어도 1회의 열처리 공정을 실시한다. 산화 공정에 의해 실리콘 게르마늄층(20)의 게르마늄 원자가 하측으로 확산되고, 실리콘층(16)의 실리콘 원자가 상측으로 확산된다. 본 발명의 산화 및 열처리 공정은 실리콘 게르마늄층(20)이 고체 상태를 유지하는 온도에서 다단계로 실시할 수 있다. 실리콘 게르마늄층(20)은 실리콘 또는 게르마늄의 농도와 온도에 따라 고체 상태, 액체 상태, 그리고 고체와 액체의 혼합 상태를 유지할 수 있다. 즉, 도 6에 도시된 바와 같이 두 포물선 내부의 영역이 고체와 액체의 혼합 상태를 유지하는 영역이고, 포물선의 상측 영역이 액체 상태를 유지하는 영역이며, 포물선의 하측 영역이 고체 상태를 유지하는 영역이다. 이러한 상태 그래프에서 예를 들어 1100℃의 온도에서 실리콘 농도가 50at% 이상의 경우 실리콘 게르마늄층은 고체 상태를 유지하고, 실리콘 농도가 50at% 미만의 경우 고체와 액체의 혼합 상태를 유지하게 된다. 또한, 1000℃의 온도에서 실리콘 농도가 25at% 이상의 경우 실리콘 게르마늄층은 고체 상태를 유지하고, 실리콘 농도가 25at% 미만의 경우 실리콘 게르마늄층은 고체와 액체의 혼합 상태를 유지하게 된다. 따라서, 하나의 온도, 예를 들어 1100℃의 온도에서 산화 공정을 실시하면 실리콘 게르마늄층(20)의 실리콘 농도가 감소하고 게르마늄 농도가 증가함에 따라 실리콘 게르마늄층(20)은 고체와 액체의 혼합 상태를 유지하게 된다. 따라서, 이러한 상태로부터 형성되는 게르마늄 응집층은 표면 거칠기가 커지는 문제가 발생하게 된다. 이러한 문제를 해결하기 위해 본 발명은 실리콘 게르마늄층(20)이 고체와 액체의 혼합 상태로 변화되기 이전에 온도를 낮춰 산화 및 열처리 공정을 실시한다. 즉, 본 발명은 실리콘 농도가 낮아져도 실리콘 게르마늄층(20)이 고체 상태를 유지할 수 있도록 온도를 낮춰가며 산화 및 열처리 공정을 다단계로 실시한다. 한편, 산화 및 열처리 공정은 1300℃∼900℃의 온도에서 실시할 수 있는데, 온도를 줄이면서 다단계로 실시할 수 있다. 예를 들어, 도 7에 도시된 바와 같이 1100℃의 온도에서 예비 열처리 공정, 1차 산화 공정 및 1차 열처리 공정을 실시하고, 1000℃에서 2차 산화 공정, 2차 열처리 공정, 3차 산화 공정 및 3차 열처리 공정을 실시한 후 950℃의 온도에서 4차 산화 공정 및 4차 열처리 공정을 실시하며, 900℃의 온도에서 5차 산화 공정 및 5차 열처리 공정을 실시할 수 있다.
또한, 산화 공정과 열처리 공정의 시간은 예를 들어 0.3:1 내지 1:1의 비율로 실시할 수 있다. 예를 들어 30분∼100분 동안 산화 공정을 실시하고 30분∼100분 동안 열처리 공정을 실시할 수 있다. 산화 공정은 반복될수록 공정 시간을 증가시킬 수 있다. 즉, 산화 공정의 온도가 낮아질수록 산화 공정의 시간을 증가시킬 수 있다. 이는 고온에서 장시간 산화 공정을 실시할 경우 실리콘 게르마늄층(20)은 고체와 액체의 혼합 상태가 될 수 있으므로 온도에 따라 이러한 상태가 되기 이전의 시간동안 산화 공정을 실시할 수 있다. 예를 들어, 1차 산화 공정은 30분 동안 실시하고, 2차 및 3차 산화 공정은 70분 동안 실시하며, 4차 및 5차 산화 공정은 100분 동안 실시할 수 있다. 한편, 열처리 공정은 실리콘 게르마늄층(20)의 두께에 따라 예를 들어 30분∼100분 동안 실시할 수 있다. 여기서, 열처리 시간이 짧으면 게르마늄의 확산 시간이 짧아져 게르마늄의 수직 방향의 농도 균일도가 향상되지 않고, 열처리 시간이 너무 길면 게르마늄이 더 이상 확산하지 않지만 공정 시간이 길어지는 문제가 있다. 이러한 열처리 공정은 모두 동일한 시간으로 실시할 수 있는데, 예를 들어 1차 열처리 공정부터 5차 열처리 공정까지 모두 100분 동안 실시할 수 있다. 물론, 열처리 시간은 반복될수록 짧아지거나 길어질 수도 있다.
한편, 각 단계의 열처리 공정 중에 온도를 다음 산화 공정을 위한 온도로 낮출 수 있다. 즉, 1차 열처리 공정 중에 2차 산화 공정 및 2차 열처리 공정을 위한 온도로 낮출 수 있고, 3차 열처리 공정 중에 4차 산화 공정 및 4차 열처리 공정을 위한 온도를 낮출 수 있으며, 4차 열처리 공정 중에 5차 산화 및 5차 열처리 공정을 위한 온도로 낮출 수 있다. 이러한 온도 조절은 각 단계의 전체 열처리 시간의 예를 들어 10%∼50%의 시간 동안 실시할 수 있다. 즉, 각 단계의 열처리 시간의 예를 들어 50%∼90%의 시간 동안 일 온도에서 열처리 공정을 실시하고 10%∼50%의 시간 동안 다음 산화 및 열처리를 위한 온도로 낮추면서 열처리 공정을 실시할 수 있다. 또한, 열처리 온도의 조절 속도는 강하시키려는 온도 및 시간에 따라 조절할 수 있는데, 예를 들어 2℃/min∼5℃/min의 속도로 온도를 강하시킬 수 있다. 예를 들어, 100분의 1차 열처리 공정 중 70분 동안 1100℃의 온도에서 열처리 공정을 실시하고 30분 동안 2차 산화 및 열처리 공정을 위한 1000℃로 온도로 낮추면서 열처리 공정을 실시할 수 있다.
한편, 산화 공정은 산소를 포함하는 반응 가스를 공급하면서 실시할 수 있고, 열처리 공정은 질소 또는 아르곤 가스 등을 비활성 가스를 공급하면서 실시할 수 있다. 즉, 산소와 비활성 가스의 공급을 조절함으로써 산화 공정 및 열처리 공정을 동일 장비에서 연속적으로 실시할 수 있다.
도 4를 참조하면, 이러한 산화 공정에 의해 캐핑 실리콘층(30)이 산화되어 산화 실리콘층(50)이 형성되고, 실리콘 게르마늄층(20)의 게르마늄 원자는 하측으로 확산되어 게르마늄 응축층(40)을 형성한다. 또한, 실리콘층(16)과 실리콘 게르마늄층(20)의 실리콘 원자는 상측으로 확산되어 산화 실리콘층(50)의 두께가 증가하게 된다. 따라서, 절연층(14) 상에 게르마늄이 응집된 게르마늄 응집층(40)이 형성되고, 게르마늄 응집층(40) 상에 산화 실리콘층(50)이 형성된다. 이러한 게르마늄 응집층(40)은 실리콘 게르마늄층(20)보다 높은 게르마늄 농도를 갖는다. 예를 들어, 게르마늄 응집층(40)은 30at%∼100at%의 게르마늄 농도를 갖는다. 물론, 게르마늄 응집층(40)은 그 이외에 실리콘 농도를 갖는다. 또한, 게르마늄 응집층(40)은 수직 방향으로 0%∼1%의 농도 균일도를 갖고, 0.1㎚∼0.7㎚의 표면 거칠기를 갖는다. 한편, 게르마늄 응집층(40)은 실리콘 게르마늄층(20)보다 얇은 두께로 형성될 수 있다. 이렇게 다단계 산화 공정으로 형성된 게르마늄 응집층(40)은 실리콘 게르마늄층(20)이 고체와 액체의 혼합 상태를 거치지 않아 표면 거칠기를 향상시킬 수 있다. 또한, 다단계 산화 공정 중에 적어도 1회의 열처리 공정을 실시함으로써 Ge를 더욱 확산시킬 수 있고, 그에 따라 수직 방향의 농도 균일성을 향상시킬 수 있다. 결국, 표면 거칠기가 향상되고 수직 방향의 Ge 농도 균일성이 향상된 게르마늄 응집층(40)이 형성될 수 있다.
도 5를 참조하면, 산화 실리콘층(50)을 제거하여 기판(12) 상에 절연층(14) 및 게르마늄 응집층(40)이 형성된 GeOI 기판(100)이 형성된다.
실시 예
실리콘층이 17㎚의 두께로 형성된 SOI 기판 상에 Ge 농도가 30at%인 SiGe층을 100㎚의 두께로 성장시킨 후 캐핑 실리콘층을 10㎚의 두께로 형성하여 응축 공정을 실시하였다. 이때, 비교 예는 1100℃의 온도에서 2시간 동안 산화 공정을 실시하였고, 실시 예는 1100℃에서 1시간 동안 1차 산화 공정을 실시한 후 온도를 900℃로 낮춰 2시간 동안 2차 산화 공정을 실시하였다. 1100℃의 단일 온도에서 산화 공정을 실시한 비교 예의 경우 도 6을 이용하여 설명한 바와 같이 Ge 농도가 50at%를 넘게 되면서 SiGe층은 고체와 액체의 혼합 상태를 가지게 된다. 그러나, 다단계 산화 공정을 실시한 실시 예의 경우 SiGe층의 Ge 농도가 고체와 액체의 혼합 상태가 되기 이전에 온도를 900℃로 낮춰 산화 공정을 진행하게 되어 계속 고체 상태의 SiGe층을 확보할 수 있다.
또한, 도 8 및 도 9는 단일 온도 및 다단계 온도에서 산화 공정을 실시한 경우의 표면 거칠기(surface roughness)를 도시한 것이다. 즉, 도 8은 단일 온도에서 산화 공정을 실시한 후의 사진 및 표면 프로파일을 도시한 것이고, 도 9는 다단계 온도에서 산화 공정을 실시한 후의 사진 및 표면 프로파일을 도시한 것이다. 도 8에 도시된 바와 같이 단일 온도에서 산화 공정을 실시한 경우 Ge 농도가 높아짐에 따라 녹는점(melting point)보다 높은 온도에서 공정이 진행되면서 액체 상태가 되고, SiGe층이 섬(island) 형태로 변형되므로 표면 거칠기가 크게 된다. 이때, 단일 산화 공정에 의한 표면 거칠기는 19.8㎚ 정도이다. 그러나, 다단계 산화 공정을 실시하게 되면, SiGe층이 액체 상태로 변화되지 않아 도 9에 도시된 바와 같이 표면 거칠기가 도 8에 도시된 것에 비해 적은 것을 확인할 수 있다. 이때, 다단계 산화 공정에 의한 표면 거칠기는 2.27㎚ 정도이다. 따라서, 다단계 산화 공정에 의한 표면 거칠기가 단일 산화 공정에 의한 표면 거칠기보다 9배 정도 줄어드는 것을 확인할 수 있다.
그리고, 도 10은 단일 온도에서 산화 공정을 실시한 경우의 깊이에 따른 Ge 농도를 도시한 것이고, 도 11은 다단계 온도에서 산화 공정을 실시한 경우의 깊이에 따른 Ge 농도를 도시한 것이다. 단일 온도에서 산화 공정을 실시한 경우 도 10에 도시된 바와 같이 산화 공정의 시간을 조절하여도 멜팅으로 인해 Ge 농도를 50at% 이상 확보하지 못하게 된다. 그러나, 다단계 산화 공정을 실시한 경우 도 11에 도시된 바와 같이 Ge 농도를 85at%까지 확보할 수 있다. 따라서, 다단계 산화 공정을 적용하는 경우 Ge 농도가 큰 GeOI 기판을 확보할 수 있다.
산화 공정 후 열처리 공정의 유무에 따른 Ge 농도 분포를 AES 분석으로 확인한 결과를 도 12에 도시하였다. 즉, 도 12(a)는 산화 공정 이전의 초기 Ge 농도 분포도이고, 도 12(b)는 1100℃의 온도에서 60분 동안 산화 공정을 실시한 후의 Ge 농도의 분포도이며, 도 12(c)는 1100℃의 온도에서 60분 동안 산화 공정을 실시하고 60분 동안 열처리 공정을 실시한 후의 Ge 농도의 분포도이다. 도 12(a)에 도시된 바와 같이 산화 공정을 실시하기 이전에 Ge의 농도는 약 20at% 정도를 유지하게 된다. 산화 공정만을 실시한 경우 도 12(b)에 도시된 바와 같이 도 12(a)보다 높은 약 35at% 정도의 Ge 농도를 유지하게 된다. 그러나, Ge의 농도가 표면에서부터 깊이 방향으로 기울기를 갖고 점차 낮아지는 것을 확인할 수 있다. 그런데, 산화 공정과 열처리 공정을 실시한 경우 도 12(c)에 도시된 바와 같이 약 35at% 정도의 Ge 농도를 유지하며 표면으로부터 깊이 방향으로 고르게 분포하는 것을 확인할 수 있디. SiGe층의 Ge 농도 분포의 차이는 60분의 후속 열처리를 통한 경우에 상부 표면에서부터 하부까지 1% 이내의 농도 균일도를 갖는다.
또한, 고농도의 Ge를 갖는 게르마늄 응집층에서 농도 균일도를 확인하기 위하여 Ge 농도가 50at% 이상인 경우 열처리 시간을 다르게 하여 실험하였다. 즉, 도 13은 게르마늄 응집층의 Ge 농도가 50at%인 경우 열처리 시간에 따른 Ge 농도 분포도이고, 도 14는 게르마늄 응집층의 Ge 농도가 80at%인 경우 열처리 시간에 따른 Ge 농도 분포도이다. 도 13(a)에 도시된 바와 같이 50at%의 Ge을 포함하는 게르마늄 응집층을 형성한 후 열처리 공정을 실시하지 않은 경우 Ge의 농도는 표면의 약 60at%로부터 하부로 갈수록 농도가 줄어들어 상부와 하부의 농도 균일도가 약 18%로 크게 나타난다. 그러나, 열처리 공정을 1000℃에서 30분 동안 실시하게 되면 도 13(b)에 도시된 바와 같이 Ge의 농도 균일도가 5% 정도로 개선되고, 열처리 공정을 1000℃에서 60분 동안 실시하게 되면 도 13(c)에 도시된 바와 같이 Ge의 농도 균일도가 1% 정도로 개선된다. 또한, 14(a)에 도시된 바와 같이 80at%의 Ge을 포함하는 게르마늄 응집층을 형성하고 열처리 공정을 실시하지 않은 경우 Ge의 농도는 표면의 약 90at%로부터 하부로 갈수록 농도가 줄어들어 상부와 하부의 농도 균일도가 약 12%로 크게 나타난다. 그러나, 열처리 공정을 1000℃에서 30분 동안 실시하게 되면 도 14(b)에 도시된 바와 같이 농도 균일도가 6% 정도로 개선되고, 열처리 공정을 1000℃에서 60분 동안 실시하게 되면 도 14(c)에 도시된 바와 같이 농도 균일도가 1% 정도로 개선된다. 따라서, SiGe의 Ge 농도가 고농도라도 산화 공정 후 열처리 시간이 증가하게 되면 농도 균일도를 증가시킬 수 있다.
도 15 내지 도 17은 다단계 산화 및 열처리 공정을 실시한 후 Ge 농도에 따른 게르마늄 응집층의 Ge 농도의 분포, 두께 및 표면 거칠기를 각각 AES, TEM, AFM으로 분석한 결과이다. 도 15는 게르마늄 응집층의 Ge 농도를 각각 34at%, 47at%, 67at% 및 98at%로 형성하고 다단계 산화 및 열처리 공정을 실시한 후 게르마늄 응집층의 Ge 농도 분포의 AES 분석 결과이다. 도 15(a)에 도시된 바와 같이 Ge 농도가 34at%의 경우 게르마늄 응집층은 표면으로부터 약 80㎚의 깊이까지 거의 일정한 농도로 Ge가 분포하고, 도 15(b)에 도시된 바와 같이 Ge 농도가 47at%의 경우 게르마늄 응집층은 표면으로부터 약 50㎚의 깊이까지 거의 일정한 농도로 Ge가 분포한다. 또한, 도 15(c)에 도시된 바와 같이 Ge 농도가 67at%의 경우 게르마늄 응집층은 표면으로부터 약 40㎚의 깊이까지 거의 일정한 농도로 Ge가 분포하고, 도 15(d)에 도시된 바와 같이 Ge 농도가 98at%의 경우 게르마늄 응집층은 표면으로부터 약 20㎚의 깊이까지 거의 일정한 농도로 Ge가 분포한다. 또한, 도 16은 게르마늄 응집층의 Ge 농도를 각각 34at%, 47at%, 67at% 및 98at%로 형성하고 다단계 산화 및 열처리 공정을 실시한 후 게르마늄 응집층의 TEM 사진이다. 이때, 게르마늄 응집층은 게르마늄 원자와 실리콘 원자를 포함할 수 있으므로 SiGe로 표시하였다. 도 16(a)에 도시된 바와 같이 Ge 농도가 34at%의 경우 약 72.02㎚ 두께의 게르마늄 응집층이 형성되고, 도 16(b)에 도시된 바와 같이 Ge 농도가 47at%의 경우 약 58.81㎚의 게르마늄 응집층이 형성되며, 도 16(c)에 도시된 바와 같이 Ge 농도가 67at%의 경우 약 40.71㎚ 두께의 게르마늄 응집층이 형성되고, 도 16(d)에 도시된 바와 같이 Ge 농도가 98at%의 경우 약 25.85㎚ 두께의 게르마늄 응집층이 형성된다. 그리고, 도 17은 Ge 농도를 각각 34at%, 47at%, 67at% 및 98at%로 형성하고 다단계 산화 및 열처리 공정을 실시한 후의 게르마늄 응집층의 표면 거칠기를 분석한 AFM 사진이다. 도 17(a)에 도시된 바와 같이 Ge 농도가 34at%의 경우 표면 거칠기가 약 0.49㎚ 이고, Ge 농도가 47at%의 경우 표면 거칠기가 약 0.61㎚이며, Ge 농도가 67at%의 경우 표면 거칠기가 약 0.68㎚이고, Ge 농도가 98at%의 경우 표면 거칠기가 약 0.71㎚이다.
상기한 바와 같이 다단계 산화 공정을 통하여 고농도의 Ge를 확보할 수 있고, 산화 공정 중의 열처리 공정을 통하여 고른 Ge 농도를 확보할 수 있다. 또한, 캐핑 실리콘층을 이용한 다단계 공정을 통해 수직(vertical) 방향으로 1% 이내의 농도 균일도를 갖는 Ge 농도가 98at%안 GeOI를 확보하였을 때의 표면 거칠기가 0.71㎚로 매우 낮은 결과를 확인할 수 있다. 따라서, 게르마늄 응집층의 원하는 Ge 농도 분포의 깊이, 두께 및 표면 거칠기 등에 따라 실리콘 게르마늄층의 Ge 농도를 선택할 수 있다.
상기 본 발명의 일 실시 예에 의해 제조된 GeOI 기판은 도 18 및 도 19에 도시된 바와 같은 FinFET 구조의 반도체 소자에 적용될 수 있다. 즉, 기판(12), 절연층(14) 및 게르마늄 응집층(40)이 적층된 GeOI 구조(100)에서 게르마늄 응집층(40)이 패터닝되어 도 18에 각각 도시된 바와 같이 사각 형태로 패터닝되고, 패터닝된 게르마늄 응집층(40)의 소정 영역을 감싸도록 게이트 절연막(110) 및 게이트 전극(120)이 형성될 수 있다. 또한, 도 19에 도시된 바와 같이 게르마늄 응집층(40)은 둥근 형태로 패터닝될 수도 있다. 여기서, 게이트 전극(120) 양측의 게르마늄 응집층(40)은 소오스/드레인으로 기능한다.
이렇게 본 발명의 다단계 산화 및 열처리 공정으로 제작된 GeOI 기판 상에 형성된 FinFET은 SOI 기판 상에 형성된 FinFET보다 소자 특성을 향상시킬 수 있다. 즉, 도 20은 본 발명에 따라 제작된 GeOI 기판 상에 형성된 FinFET(A)의 유효 정공 이동도(effective hole mobility)와 SOI 기판 상에 형성된 FinFET(B)의 유효 정공 이동도를 비교한 그래프로서, 도시된 바와 같이 GeOI 기판 상에 형성된 FinFET(A)의 경우 SOI 기판 상에 형성된 FinFET(B)에 비해 유효 정공 이동도가 2.79배 이상 향상된다. 또한, 도 21은 본 발명에 따라 제작된 GeOI 기판 상에 형성된 FinFET(A)의 포화 전류(saturation current)와 SOI 기판 상에 형성된 FinFET(B)의 포화 전류를 비교한 그래프로서, 도시된 바와 같이 GeOI 기판 상에 형성된 FinFET의 경우 SOI 기판 상에 형성된 FinFET에 비해 표화 전류가 2.26배 이상 향상된다.
본 발명은 상기에서 서술된 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 즉, 상기의 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
12 : 기판 14 : 절연층
16 : 실리콘층 10 : SOI 구조
20 : 실리콘 게르마늄층 30 : 캐핑 실리콘층
40 : 게르마늄 응집층 50 : 산화 실리콘층
100 : GeOI 기판

Claims (14)

  1. 기판 상에 절연층 및 실리콘층이 적층된 SOI 구조가 제공되는 단계;
    상기 SOI 구조 상에 실리콘 게르마늄층 및 캐핑 실리콘층을 적층 형성하는 단계;
    서로 다른 온도에서 적어도 둘 이상의 산화 공정을 실시하고, 상기 산화 공정 사이에 적어도 1회의 열처리 공정을 실시하여 상기 실리콘 게르마늄층의 게르마늄 이온 및 실리콘 이온을 상기 실리콘층 및 캐핑 실리콘층으로 각각 확산시켜 게르마늄 응집층 및 산화 실리콘층을 형성하는 단계; 및
    상기 산화 실리콘층을 제거하는 단계를 포함하는 기판 제조 방법.
  2. 청구항 1에 있어서, 상기 실리콘 게르마늄층의 게르마늄 농도는 10at% 내지 40at%인 기판 제조 방법.
  3. 청구항 1에 있어서, 상기 산화 공정은 상기 실리콘 게르마늄층이 액체 상태로 변화되기 이전에 온도를 줄여 다단계로 실시하는 기판 제조 방법.
  4. 청구항 3에 있어서, 상기 산화 공정은 온도가 낮아질수록 시간을 증가시켜 실시하는 기판 제조 방법.
  5. 청구항 1 또는 청구항 3에 있어서, 상기 산화 공정과 열처리 공정은 0.3:1 내지 1:1의 시간 비율로 실시하는 기판 제조 방법.
  6. 청구항 5에 있어서, 상기 열처리 공정 중 다음 산화 공정 및 열처리 공정을 위해 온도를 줄이는 기판 제조 방법.
  7. 청구항 6에 있어서, 일 단계의 열처리 공정은 일 온도에서 50% 내지 90%의 시간 동안 실시하고, 온도를 줄이면서 10% 내지 50%의 시간 실시하는 기판 제조 방법.
  8. 청구항 1에 있어서, 상기 산화 공정은 산소 가스를 공급하여 실시하고, 상기 열처리 공정은 산소 가스의 공급을 중단하고 비활성 가스를 공급하여 동일 장비에서 연속적으로 실시하는 기판 제조 방법.
  9. 청구항 1에 있어서, 상기 게르마늄 응집층은 게르마늄 농도가 30at% 내지 100at%인 기판 제조 방법.
  10. 청구항 9에 있어서, 상기 게르마늄 응집층은 수직 방향의 게르마늄 농도가 0% 내지 1%의 균일도를 갖는 기판 제조 방법.
  11. 청구항 10에 있어서, 상기 게르마늄 응집층은 0.1㎚ 내지 0.7㎚의 표면 거칠기를 갖는 기판 제조 방법.
  12. 기판 상에 절연층 및 실리콘층이 적층된 SOI 구조가 제공되는 단계;
    상기 SOI 구조 상에 실리콘 게르마늄층 및 캐핑 실리콘층을 적층 형성하는 단계;
    서로 다른 온도에서 적어도 둘 이상의 산화 공정을 실시하고, 상기 산화 공정 사이에 적어도 1회의 열처리 공정을 실시하여 상기 실리콘 게르마늄층의 게르마늄 이온 및 실리콘 이온을 상기 실리콘층 및 캐핑 실리콘층으로 각각 확산시켜 게르마늄 응집층 및 산화 실리콘층을 형성하는 단계;
    상기 산화 실리콘층을 제거하는 단계;
    상기 절연층의 소정 영역이 노출되도록 상기 게르마늄 응집층을 패터닝하는 단계; 및
    상기 게르마늄 응집층 상부의 소정 영역에 게이트 절연막 및 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  13. 청구항 12에 있어서, 상기 게르마늄 응집층은 수직 방향의 게르마늄 농도가 0% 내지 1%의 균일도를 갖는 반도체 소자의 제조 방법.
  14. 청구항 13에 있어서, 상기 게르마늄 응집층은 0.1㎚ 내지 0.7㎚의 표면 거칠기를 갖는 반도체 소자의 제조 방법.
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