KR20100096480A - 게르마늄 온 인슐레이터 구조의 제조 방법과 이 방법에 의해 제조된 게르마늄 온 인슐레이터 구조 및 이를 이용한 트랜지스터 - Google Patents
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Abstract
본 발명은 게르마늄 응집층의 결함을 줄일 수 있는 게르마늄 온 인슐레이터 구조의 제조 방법을 제공한다. 게르마늄 온 인슐레이터 구조의 제조 방법은, 기판과 절연층 및 하부 실리콘층을 포함하는 실리콘 온 인슐레이터 구조 위에 에피텍셜 성장법으로 실리콘게르마늄층을 형성하는 단계와, 실리콘게르마늄층 위에 상부 실리콘층을 형성하는 단계와, 하부 실리콘층과 절연층 사이의 계면을 향해 하부 실리콘층에 양성자 이온을 주입하는 단계와, 산소가 공급되지 않은 분위기에서 제1 온도 조건으로 예비 열처리하는 단계와, 산소 분위기에서 제1 온도보다 높은 제2 온도 조건으로 열처리하여 실리콘과 게르마늄의 상호 확산에 의해 절연층 상부에 게르마늄 응집층과, 게르마늄 응집층 상부에 산화실리콘층을 형성하는 단계와, 산화실리콘층을 제거하여 게르마늄 응집층을 노출시키는 단계를 포함한다.
게르마늄, 응집, 산화, 실리콘, 실리콘게르마늄, 양성자이온, 열처리
Description
본 발명은 게르마늄 온 인슐레이터(Germanium On Insulator; GOI) 구조의 제조 방법에 관한 것으로서, 보다 상세하게는 게르마늄 응집층의 결함을 줄일 수 있는 게르마늄 온 인슐레이터 구조의 제조 방법과 이 방법에 의해 제조된 게르마늄 온 인슐레이터 구조 및 이를 이용한 트랜지스터에 관한 것이다.
세미컨덕터 온 인슐레이터(Semiconductor On Insulator) 구조는 반도체층과 기판 사이에 절연층을 구비한 구조로서, 트랜지스터, 특히 금속 산화물 반도체 전계 효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor; MOSFET)의 제조에 사용된다. 반도체 물질층이 실리콘이면 실리콘 온 인슐레이터(Silicon On Insulator) 구조가 되고, 반도체 물질층이 게르마늄이면 게르마늄 온 인슐레이터(Germanium On Insulator) 구조가 된다. 이 반도체 물질층은 트랜지스터에서 채널층으로 사용된다.
일반적으로 세미컨덕터 온 인슐레이터 구조를 이용한 트랜지스터는 스위칭 속도가 빠르고, 우주선 입자로 인한 시그널 노이즈의 영향을 덜 받는 것으로 알려져 있다. 또한, 이웃한 트랜지스터 사이가 산화실리콘(SiO2) 등의 절연층에 의해 절연되므로 래치-업(latch-up) 현상을 억제하며, 트랜지스터 사이의 간격을 좁힐 수 있어 높은 회로 밀도를 구현할 수 있다.
세미컨덕터 온 인슐레이터 구조를 이용한 트랜지스터에서, 반도체층을 형성하는 물질의 이동도(mobility)가 높을수록 스위칭 속도를 향상시킬 수 있다. 일반적으로 게르마늄의 케리어 이동도(carrier mobility)가 실리콘의 케리어 이동도보다 높다. 따라서 게르마늄을 채널층 물질로 사용하는 트랜지스터는 스위칭 속도와 회로 밀도를 높이고, 기생 캐패시턴스와 래치-업 현상 및 짧은 채널 효과(short-channel effect)를 낮추는데 이상적이라 할 수 있다.
종래 게르마늄 온 인슐레이터 구조의 제조 방법으로 산화에 의해 유도된 게르마늄 응집법(oxidation-induced Ge condensation process)이 개시되어 있다. 이 방법에 따르면, ① 실리콘 온 인슐레이터 구조 위에 실리콘게르마늄(SiGe)층을 형성하고(이때 기판 위의 실리콘층을 '하부 실리콘층'이라 한다), ② 실리콘게르마늄층 위에 확산 베리어로 기능하는 상부 실리콘층을 형성하고, ③ 산소 분위기에서 실리콘게르마늄층의 융해점보다 낮은 온도로 열처리한다.
그러면 상, 하부 실리콘층과 그 사이의 실리콘게르마늄층은, 열처리 과정에서 실리콘과 게르마늄의 상호 확산에 의해 게르마늄이 응집된 게르마늄 응집층(실 리콘게르마늄층 또는 순수 게르마늄층)과 그 상부의 산화실리콘층으로 재형성된다. 이후, 산화실리콘층을 제거하면 게르마늄의 농도가 상승된 게르마늄 응집층을 얻을 수 있다.
그런데 전술한 응집법에서는, 게르마늄의 확산 속도 자체가 빠른 문제에 더하여 실리콘게르마늄층의 결함 유무에 따라 게르마늄의 확산 속도가 달라지기 때문에 게르마늄의 균일한 확산이 일어나지 않게 된다. 그 결과, 게르마늄 응집층을 형성하는데 어려움이 있으며, 게르마늄 응집층을 형성하더라도 많은 결함이 발생하게 된다. 따라서 게르마늄의 확산 속도를 일정하게 제어하여 게르마늄 응집층의 결함을 줄이기 위한 기술 개발이 요구되고 있다.
본 발명은 게르마늄 응집 과정에서 게르마늄이 일정한 속도로 확산되도록 유도하여 게르마늄 응집층의 결함을 줄일 수 있는 게르마늄 온 인슐레이터 구조의 제조 방법과, 이 방법에 의해 제조된 게르마늄 온 인슐레이터 구조 및 이를 이용한 트랜지스터를 제공하고자 한다.
본 발명의 일 실시예에 따른 게르마늄 온 인슐레이터 구조의 제조 방법은, ⅰ) 기판과 절연층 및 하부 실리콘층을 포함하는 실리콘 온 인슐레이터 구조 위에 에피텍셜 성장법으로 실리콘게르마늄층을 형성하는 단계와, ⅱ) 실리콘게르마늄층 위에 상부 실리콘층을 형성하는 단계와, ⅲ) 하부 실리콘층과 절연층 사이의 계면 을 향해 하부 실리콘층에 양성자 이온을 주입하는 단계와, ⅳ) 산소가 공급되지 않은 분위기에서 제1 온도 조건으로 예비 열처리하는 단계와, ⅴ) 산소 분위기에서 제1 온도보다 높은 제2 온도 조건으로 열처리하여 실리콘과 게르마늄의 상호 확산에 의해 절연층 상부에 게르마늄 응집층과, 게르마늄 응집층 상부에 산화실리콘층을 형성하는 단계와, 산화실리콘층을 제거하여 게르마늄 응집층을 노출시키는 단계를 포함한다.
게르마늄 온 인슐레이터 구조의 제조 방법은, 실리콘게르마늄층을 형성하기 전, 실리콘 온 인슐레이터 구조를 0.1Torr 내지 1Torr의 압력과 700℃ 내지 900℃의 수소 분위기에서 5분 내지 25분 동안 어닐링하는 단계를 더욱 포함할 수 있다.
어닐링부터 상부 실리콘층의 형성까지 급속 열 화학기상증착(Rapid Thermal Chemical Vapor Deposition: RTCVD) 챔버에서 실시될 수 있다.
실리콘게르마늄(Si1-xGex)층에서 게르마늄의 조성 x는 0.2 내지 0.4일 수 있다. 실리콘게르마늄의 성장은 0.1Torr 내지 1Torr의 압력과 550℃ 내지 750℃의 온도에서 10분 내지 40분 진행되며, SiH4와 GeH4 및 H2의 혼합물을 소스 가스로 사용할 수 있다.
상부 실리콘층을 형성할 때, 0.1Torr 내지 1Torr의 압력과 700℃ 내지 900℃의 온도에서 10초 내지 90초 동안 실리콘을 성장시키며, SiH4와 H2의 혼합물을 소스 가스로 사용할 수 있다.
양성자 이온은 수소 이온과 헬륨 이온 중 어느 하나일 수 있다. 양성자 이온 은 절연층을 향한 하부 실리콘층의 하측 영역에 집중적으로 주입될 수 있다. 양성자 이온은 10keV 내지 30keV의 에너지 및 1×1015cm-2 내지 1×1017cm-2의 도즈량으로 주입될 수 있다.
열처리 공정은 1,000℃ 내지 1,300℃ 온도의 산소 분위기에서 60분 내지 360분 동안 수행될 수 있다.
게르마늄 응집층은 실리콘게르마늄(Si1-xGex)으로 형성되며, 게르마늄의 농도 x는 0.9 내지 0.99일 수 있다. 다른 한편으로, 게르마늄 응집층은 순수 게르마늄으로 형성될 수 있다.
본 발명의 일 실시예에 따른 게르마늄 온 인슐레이터 구조는 전술한 방법으로 제조되며, 게르마늄 응집층은 하기 조건을 만족한다.
여기서, (ΔC/C0)(P-0)는 게르마늄 응집 전 양성자 이온을 주입하지 않은 게르마늄 응집층의 결함 농도를 나타내고, (ΔC/C0)(P-1)은 게르마늄 응집 전 양성자 이온을 주입한 게르마늄 응집층의 결함 농도를 나타낸다.
본 발명의 다른 일 실시예에 따른 게르마늄 온 인슐레이터 구조는 전술한 방법으로 제조되며, 게르마늄 응집층은 0.1eV 이하의 쿨롱 베리어값을 가진다.
본 발명의 또다른 일 실시예에 따른 게르마늄 온 인슐레이터 구조는 전술한 방법으로 제조되며, 게르마늄 응집층은 0.1eV 이하의 쿨롱 베리어값을 가지면서 하 기 조건을 만족한다.
여기서, (ΔC/C0)(P-0)는 게르마늄 응집 전 양성자 이온을 주입하지 않은 게르마늄 응집층의 결함 농도를 나타내고, (ΔC/C0)(P-1)은 게르마늄 응집 전 양성자 이온을 주입한 게르마늄 응집층의 결함 농도를 나타낸다.
본 발명의 일 실시예에 따른 트랜지스터는, 기판과, 기판 위에 형성되는 절연층과, 절연층 위에 형성되며 양측에 소스 영역과 드레인 영역을 구비하는 채널층과, 게이트 절연막을 사이에 두고 채널층 위에 형성되는 게이트 전극과, 게이트 전극과 절연을 유지하면서 소스 영역 및 드레인 영역에 각각 전기적으로 연결되는 소스 전극 및 드레인 전극을 포함한다. 채널층은 전술한 방법으로 제조된 게르마늄 응집층이며, 하기 조건을 만족한다.
여기서, (ΔC/C0)(P-0)는 게르마늄 응집 전 양성자 이온을 주입하지 않은 게르마늄 응집층의 결함 농도를 나타내고, (ΔC/C0)(P-1)은 게르마늄 응집 전 양성자 이온을 주입한 게르마늄 응집층의 결함 농도를 나타낸다.
본 발명의 다른 일 실시예에 따른 트랜지스터는, 기판과, 기판 위에 형성되는 절연층과, 절연층 위에 형성되며 양측에 소스 영역과 드레인 영역을 구비하는 채널층과, 게이트 절연막을 사이에 두고 채널층 위에 형성되는 게이트 전극과, 게이트 전극과 절연을 유지하면서 소스 영역 및 드레인 영역에 각각 전기적으로 연결되는 소스 전극 및 드레인 전극을 포함한다. 채널층은 전술한 방법으로 제조된 게르마늄 응집층이며, 0.1eV 이하의 쿨롱 베리어값을 가진다.
본 발명의 또다른 일 실시예에 따른 트랜지스터는, 기판과, 기판 위에 형성되는 절연층과, 절연층 위에 형성되며 양측에 소스 영역과 드레인 영역을 구비하는 채널층과, 게이트 절연막을 사이에 두고 채널층 위에 형성되는 게이트 전극과, 게이트 전극과 절연을 유지하면서 소스 영역 및 드레인 영역에 각각 전기적으로 연결되는 소스 전극 및 드레인 전극을 포함한다. 채널층은 전술한 방법으로 제조된 게르마늄 응집층이며, 0.1eV 이하의 쿨롱 베리어값을 가지면서 하기 조건을 만족한다.
여기서, (ΔC/C0)(P-0)는 게르마늄 응집 전 양성자 이온을 주입하지 않은 게르마늄 응집층의 결함 농도를 나타내고, (ΔC/C0)(P-1)은 게르마늄 응집 전 양성자 이온을 주입한 게르마늄 응집층의 결함 농도를 나타낸다.
본 발명에 의한 게르마늄 온 인슐레이터 구조의 제조 방법에 따르면, 게르마늄 응집 과정에서 게르마늄의 확산 속도를 일정하게 제어할 수 있다. 따라서 일정 한 양의 게르마늄을 원하는 위치에 응집시켜 결함 준위가 낮은 고품질의 게르마늄 응집층을 형성할 수 있다. 또한, 이 방법으로 제조된 게르마늄 응집층은 낮은 쿨롱 베리어값을 가지므로, 게르마늄 응집층을 채널층으로 사용하는 트랜지스터는 스위칭 속도와 동작 특성을 효과적으로 향상시킬 수 있다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 게르마늄 온 인슐레이터 구조의 제조 방법을 설명하기 위해 나타낸 개략적인 단면도이다.
도 1a를 참고하면, 실리콘 온 인슐레이터(Silicon On Insulator) 구조(10)를 준비한다. 실리콘 온 인슐레이터 구조(10)는 기판(12)과, 기판(12) 위에 형성된 절연층(14)과, 절연층(14) 위에 형성된 실리콘층(16)(이하, '하부 실리콘층'이라 한다)을 포함한다. 기판(12)은 실리콘 기판일 수 있고, 절연층(14)은 산화실리콘(SiO2)층일 수 있다.
이어서 실리콘 온 인슐레이터 구조(10)를 초음파 세정 후 건조시킨다. 초음파 세정은 10분 동안 아세톤과 메탄올 속에서 진행된다. 초음파 세정이 완료된 실리콘 온 인슐레이터 구조(10)는 탈 이온수로 씻겨지고, 건조 질소 분위기에서 건조 된다.
세정된 실리콘 온 인슐레이터 구조(10)는 실리콘게르마늄층과 상부 실리콘층 형성을 위해 증착 챔버로 이송된다. 증착 챔버는 급속 열 화학기상증착(Rapid Thermal Chemical Vapor Deposition; RTCVD) 챔버일 수 있다. RTCVD 챔버는 복사 열원과 반도체 재료와의 에너지 전달을 기반으로 하고, 복사 열원을 통해 시료를 가열하기 때문에 적은 열원으로 원하는 구조를 용이하게 형성할 수 있는 장점이 있다. 또한, RTCVD 챔버를 적용하면 장시간 가열에 따른 열적 스트레스를 줄일 수 있다.
실리콘게르마늄층을 형성하기 전, 실리콘 온 인슐레이터 구조(10)를 어닐링하여 하부 실리콘층(16)의 자연 산화막과 불순물을 제거한다. 어닐링은 0.1Torr 내지 1Torr의 압력과 700℃ 내지 900℃의 수소 분위기에서 5분 내지 25분 동안 진행한다. 일례로, 어닐링은 0.5Torr의 압력과 800℃의 수소 분위기에서 10분 동안 진행할 수 있다.
도 1b를 참고하면, RTCVD 챔버의 온도를 실리콘게르마늄의 성장 온도로 낮추고, 하부 실리콘층(16) 위에 에피텍셜 성장법으로 실리콘게르마늄층(18)을 형성한다.
실리콘게르마늄층(18)의 에피텍셜 성장은 0.1Torr 내지 1Torr의 압력과 550℃ 내지 750℃의 온도에서 10분 내지 40분 동안 진행하며, SiH4와 GeH4 및 H2의 혼합물을 소스 가스로 사용한다. 일례로, 소스 가스의 조성은 SiH4가 10sccm, GeH4가 0.2sccm, H2가 50sccm일 수 있으며, 0.1Torr의 압력과 650℃의 성장 온도에서 30분 동안 성장시킬 수 있다.
성장 온도가 550℃ 미만이면 실리콘게르마늄층이 형성되지 않거나, 형성되더라도 초기 성장된 실리콘게르마늄층 속에 다수의 결함이 발생할 수 있다. 성장 온도가 750℃를 초과하는 경우에도 초기 성장된 실리콘게르마늄층 속에 다수의 결함이 발생할 수 있다.
성장된 실리콘게르마늄(Si1-xGex)층(18)에서 게르마늄의 조성 x는 0.2 내지 0.4이며, 일례로 0.4일 수 있다. 게르마늄의 조성 x가 0.2 미만이면 이후 공정에서 고농도의 게르마늄 응집층을 얻기까지 많은 시간이 소요되며, 게르마늄의 조성 x가 0.4를 초과하면 변형력이 크게 작용하여 실리콘게르마늄층이 형성되지 않을 수 있다.
실리콘게르마늄층(18)의 두께는 추후 얻어질 게르마늄 응집층의 두께와 비례하므로, 얻고자 하는 게르마늄 응집층의 두께를 고려하여 실리콘게르마늄층(18)을 적정 두께로 형성한다. 예를 들어, 실리콘게르마늄층(18)을 20nm 내지 200nm의 두께로 형성하는 경우, 대략 10nm 내지 80nm 두께의 게르마늄 응집층을 얻을 수 있다.
이어서 실리콘게르마늄층(18) 위에 실리콘을 성장시켜 상부 실리콘층(20)을 형성한다. 상부 실리콘층(20)은 다음에 설명하는 열처리(산화) 공정에서 실리콘게르마늄층(18) 내부의 게르마늄 원자가 외측으로 확산되는 것을 차단하는 확산 베리 어로 기능한다.
상부 실리콘층(20)의 성장은 0.1Torr 내지 1Torr의 압력과 700℃ 내지 900℃의 온도에서 10초 내지 90초 동안 진행하며, SiH4와 H2의 혼합물을 소스 가스로 사용한다. 일례로, 소스 가스의 조성은 SiH4가 10sccm, H2가 50sccm일 수 있으며, 0.1Torr의 압력과 800℃의 성장 온도에서 1분 동안 성장시킬 수 있다.
이어서 전술한 구조를 RTCVD 챔버에서 인출시키고, 기체 이온빔 장치로 이송한다.
도 1c를 참고하면, 상부 실리콘층(20)의 상부로부터 하부 실리콘층(16)과 절연층(14) 사이의 계면을 향해 하부 실리콘층(16)에 하나 이상의 양성자 이온을 주입한다. 양성자 이온은 수소 이온(H+) 또는 헬륨 이온(He+)이며, 플라즈마 상태에서 주입한다.
이때, 양성자 이온의 주입 조건을 조절하여 양성자 이온의 주입 깊이와 주입량을 제어할 수 있다. 본 실시예에서 양성자 이온의 주입 조건은 10keV 내지 30keV의 에너지 및 1×1015cm-2 내지 1×1017cm-2의 도즈량이며, 일례로 10keV의 에너지와 1×1017cm-2의 도즈량이 적용될 수 있다.
주입 에너지가 10keV 미만이면 하부 실리콘층(16)까지 양성자 이온을 주입할 수 없고, 주입 에너지가 30keV를 초과하면 절연층(14)까지 양성자 이온이 주입될 수 있다. 또한, 도즈량이 1×1015cm-2 미만이면 양성자 이온 주입에 의한 결함 억제 효과를 기대하기 어려우며, 도즈량이 1×1017cm-2을 초과하면 과도한 양성자 이온 주입으로 오히려 결함을 유발할 수 있다. 즉, 과도한 양성자 이온이 주입되면, 양성자 이온 주입 후 열처리(산화)를 통해 구조를 재결합시키는 과정에서 재결합되지 않은 원자 결합들이 생겨 결함을 더욱 발생시킬 수 있다.
도 2는 주입된 양성자 이온의 프로파일을 나타낸 그래프이다. 도 2의 가로축은 타겟의 깊이를 나타내고, 세로축은 주입된 양성자 이온의 농도를 나타낸다. 타겟의 표면으로부터 순차적으로 상부 실리콘층(Si)과 실리콘게르마늄층(SiGe) 및 하부 실리콘층(Si)이 위치한다.
도 2를 참고하면, 양성자 이온의 주입 깊이는 하부 실리콘층의 깊이와 대략적으로 일치하며, 절연층을 향한 하부 실리콘층의 하측 영역에 양성자 이온이 집중적으로 주입되었음을 확인할 수 있다. 여기서, 하측 영역은 하부 실리콘층의 두께를 이등분하는 중심선을 가정했을 때 이 중심선의 아래 부분을 의미한다.
이어서 전술한 구조를 기체 이온빔 장치에서 인출시키고, 예비 열처리(예비 산화) 및 열처리(산화) 공정을 위해 가열로(furnace)에 투입한다. 그리고 산소가 공급되지 않은 분위기에서 제1 온도 조건으로 예비 열처리(예비 산화)를 진행한 다음, 산소 분위기에서 제1 온도보다 높은 제2 온도 조건으로 열처리(산화) 공정을 진행한다.
도 3은 예비 열처리(예비 산화) 및 그 이후 진행되는 열처리(산화) 공정의 온도 변화를 나타낸 그래프이다.
도 3을 참고하면, 가열로의 온도는 상온에서 제1 온도(T1)까지 승온되고(S1), 제1 온도(T1)를 일정 시간 유지하여 예비 열처리(예비 산화) 과정이 이루어진다(S2). 이후, 제1 온도(T1)로부터 열처리(산화) 온도인 제2 온도(T2)까지 승온되고(S3), 제2 온도(T2)에서 열처리(산화)가 이루어진다(S4). 이때, 열처리(산화) 이전의 S1 내지 S3 과정까지는 산소가 제거된 질소 분위기 또는 아르곤 분위기를 유지한다.
이러한 예비 열처리(예비 산화)를 통해 막질의 결함을 줄여 열처리(산화) 후 게르마늄 응집층 표면의 거칠기를 줄일 수 있다. 예비 열처리(예비 산화)를 위한 제1 온도(T1)는 800℃ 내지 1000℃이며, 일례로 900℃일 수 있다. 제1 온도(T1)가 800℃ 미만이면 불순물 등을 제거하거나 충분한 예비 산화단계를 거칠 수 없으며, 제1 온도(T1)가 1000℃를 초과하면 결정에 열적 스트레스를 가할 수 있다.
도 1d를 참고하면, 산소 분위기에서 열처리(산화) 공정을 진행하여 상부 실리콘층(20)을 산화시킨다. 이 열처리(산화) 공정은 실리콘게르마늄의 용융점보다 낮은 1,000℃ 내지 1,300℃ 온도(T2)의 산소 분위기에서 60분 내지 360분 동안 진행할 수 있다.
열처리(산화) 공정이 진행됨에 따라, 실리콘게르마늄층(18) 내부의 게르마늄 원자는 아래 방향으로 확산되고, 하부 실리콘층(16)(도 1c 참조)의 실리콘 원자와 실리콘게르마늄층(18) 내부의 실리콘 원자는 윗 방향으로 확산되며, 상부 실리콘 층(20)은 점점 두꺼운 산화실리콘이 된다.
따라서, 도 1e를 참고하면, 열처리(산화) 공정 후 절연층(14) 위에는 게르마늄이 응집된 게르마늄 응집층(22)이 형성되고, 게르마늄 응집층(22) 위에 산화실리콘층(24)이 형성된다.
전술한 열처리(산화) 과정에서 양성자 이온들은 빠져나가고 게르마늄이 아래 방향으로 확산되는데, 일반적으로 게르마늄의 확산 속도가 빠른 것으로 알려져 있다. 균일한 확산이 일어나지 않게 되어 위치별로 게르마늄의 양이 달라지게 되고, 게르마늄 응집층에 많은 결함이 발생하게 된다.
그런데 본 실시예에서는 양성자 이온이 게르마늄 확산 경로의 결합을 파괴하고, 양성자 이온 주입 부분이 전기적으로 중성인 상태가 되므로, 빠르게 확산하는 게르마늄을 제어하여 원하는 위치에 일정한 양의 게르마늄을 응집시킬 수 있다. 따라서 확산을 통한 게르마늄 응집층(22) 형성에 시간은 조금 더 소요되지만, 게르마늄 응집층(22)의 결함 준위를 효과적으로 감소시킬 수 있다.
게르마늄 응집층(22)은 초기 실리콘게르마늄층(18)보다 높은 게르마늄 농도를 가지는 실리콘게르마늄(Si1-xGex)층이거나, 순수 게르마늄층일 수 있다. 게르마늄 응집층(22)이 실리콘게르마늄(Si1-xGex)인 경우, 게르마늄의 농도 x는 0.9 내지 0.99일 수 있다. 이때, 열처리 시간과 열처리 온도 등을 조절하여 게르마늄 응집층(22)의 게르마늄 농도를 제어할 수 있다.
마지막으로, 게르마늄 응집층(22) 상부의 산화실리콘층(24)을 제거하여 도 1f에 도시한 바와 같이 게르마늄 응집층(22)을 가지는 게르마늄 온 인슐레이터 구조(26)를 완성한다. 게르마늄 응집 이후 산화실리콘층(24)을 제거하기 전 상태의 전자 현미경 사진을 도 4에 나타내었다.
도 5는 시료의 딥 레벨 결함을 조사하기 위해 측정한 디엘티에스(DLTS, Deep Level Transient Spectroscopy) 신호를 나타낸 그래프이다. DLTS 장치는 시료의 전기적 특성(캐패시턴스 변화값)을 정량화하여 시료에 발생한 딥 레벨 결함의 농도를 정량적으로 평가할 수 있도록 해주는 장치이다. 도 5의 그래프에서 가로축은 온도를 나타내고, 세로축은 기준 캐패시턴스값(C0)에 대한 캐패시턴스 변화값(ΔC)의 비율을 나타낸다. 세로축의 (ΔC/CO)를 DLTS 신호값으로 정의할 수 있으며, 이는 결함의 농도(세기)를 의미한다.
도 5에서 (a)는 양성자 이온을 주입하지 않은 비교예의 결과이고, (b)는 헬륨 이온을 주입한 실시예 1의 결과이며, (c)는 수소 이온을 주입한 실시예 2의 결과이다. 비교예와 실시예 1, 2 모두 1000℃에서 180분 동안 열처리(산화) 공정을 진행하였다. 비교예와 실시예 1, 2의 DLTS 신호에서 첫 번째 피크가 나타나는 지점을 PG1으로 표기하였고, 두 번째 피크가 나타나는 지점을 PG3로 표기하였다.
도 5에 나타낸 결과로부터 양성자 이온을 주입한 실시예 1, 2에서 비교예 대비 결함 농도가 낮아진 것을 확인할 수 있다. 특히 수소 이온을 주입한 실시예 2가 헬륨 이온을 주입한 실시예 1보다 딥 레벨 결함을 줄이는데 보다 효과적인 결과를 나타낸다. 실시예 1에서 측정된 전체 결함의 농도는 비교예 대비 50% 정도 감소하 였고, 실시예 2에서 측정된 전체 결함의 농도는 비교예 대비 80% 이상 감소하였다.
따라서 본 실시예의 방법에 따라 제조된 게르마늄 응집층은 다음의 수식 조건을 만족하는 것으로 표현될 수 있다.
여기서, (ΔC/C0)(P-0)는 게르마늄 응집 전 양성자 이온을 주입하지 않은 게르마늄 응집층의 결함 농도를 나타내고, (ΔC/C0)(P-1)은 게르마늄 응집 전 양성자 이온을 주입한 게르마늄 응집층의 결함 농도를 나타낸다.
본 실시예의 방법으로 제조된 게르마늄 응집층은 결함 준위가 낮아짐에 따라 낮은 쿨롱 베리어값을 나타낸다. 도 6은 시료에 따른 쿨롱 베리어 값을 측정하여 나타낸 그래프이다. 도 6에서 (a)는 게르마늄 응집 이전 상태의 실리콘게르마늄층이고, (b)는 양성자 이온 주입 없이 제조된 게르마늄 응집층이며, (c)는 수소 이온 주입 후 제조된 게르마늄 응집층이고, (d)는 헬륨 이온 주입 후 제조된 게르마늄 응집층의 결과이다.
도 6을 참고하면, 게르마늄이 응집되지 않은 실리콘게르마늄층 및 양성자 이온 주입 없이 제조된 게르마늄 응집층과 비교할 때, 양성자 이온 주입 후 제조된 게르마늄 응집층에서 0.1eV 이하의 낮은 쿨롱 베리어 값을 구현하고 있음을 확인할 수 있다. 따라서 본 실시예의 게르마늄 응집층을 채널층으로 사용하는 트랜지스터는 스위칭 속도와 동작 특성을 효과적으로 향상시킬 수 있다.
도 7은 전술한 게르마늄 응집층을 채널층으로 사용하는 트랜지스터의 단면도이다.
도 7을 참고하면, 트랜지스터(30)의 기판(32) 위에는 절연층(34)이 형성되고, 절연층(34) 위에 게르마늄 채널층(36)이 형성된다. 게르마늄 채널층(36)의 양측에는 도핑에 의한 소스 영역(38)과 드레인 영역(40)이 위치한다. 게르마늄 채널층(36) 위에는 게이트 절연막(42)이 형성되고, 게이트 절연막(42) 위에 게이트 전극(44)이 형성된다.
게이트 전극(44) 위에는 층간 유전체층(46)이 형성되며, 층간 유전체층(46) 가운데 소스 영역(38)의 상부와 드레인 영역(40)의 상부에 관통공이 형성된다. 노출된 소스 영역(38) 위로 소스 전극(48)이 형성되고, 노출된 드레인 영역(40) 위로 드레인 전극(50)이 형성된다.
전술한 트랜지스터는, 높은 케리어 이동도와 낮은 쿨롱 베리어값 및 감소된 딥 레벨 결함을 가지는 게르마늄 채널층을 구비함에 따라, 매우 우수한 스위칭 속도와 동작 특성을 구현할 수 있다.
상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 게르마늄 온 인슐레이터 구조의 제조 방법을 설명하기 위해 나타낸 개략적인 단면도이다.
도 2는 양성자 이온 주입 프로파일을 나타낸 그래프이다.
도 3은 게르마늄 응집 공정 중 시간에 따른 온도 변화를 나타낸 그래프이다.
도 4는 게르마늄 응집 이후 산화실리콘층을 제거하기 전 상태를 나타낸 전자현미경 사진이다.
도 5는 시료의 딥 레벨 결함을 조사하기 위해 측정한 DLTS 신호를 나타낸 그래프이다.
도 6은 시료에 따른 쿨롱 베리어 값을 측정하여 나타낸 그래프이다.
도 7은 게르마늄 채널층을 구비한 트랜지스터의 단면도이다.
Claims (18)
- 기판과 절연층 및 하부 실리콘층을 포함하는 실리콘 온 인슐레이터 구조 위에 에피텍셜 성장법으로 실리콘게르마늄층을 형성하는 단계;상기 실리콘게르마늄층 위에 상부 실리콘층을 형성하는 단계;상기 하부 실리콘층과 상기 절연층 사이의 계면을 향해 상기 하부 실리콘층에 양성자 이온을 주입하는 단계;산소가 공급되지 않은 분위기에서 제1 온도 조건으로 예비 열처리하는 단계;산소 분위기에서 상기 제1 온도보다 높은 제2 온도 조건으로 열처리하여 실리콘과 게르마늄의 상호 확산에 의해 상기 절연층 상부에 게르마늄 응집층과, 상기 게르마늄 응집층 상부에 산화실리콘층을 형성하는 단계; 및상기 산화실리콘층을 제거하여 상기 게르마늄 응집층을 노출시키는 단계를 포함하는 게르마늄 온 인슐레이터 구조의 제조 방법.
- 제1항에 있어서,상기 실리콘게르마늄층을 형성하기 전, 상기 실리콘 온 인슐레이터 구조를 0.1Torr 내지 1Torr의 압력과 700℃ 내지 900℃의 수소 분위기에서 5분 내지 25분 동안 어닐링하는 단계를 더욱 포함하는 게르마늄 온 인슐레이터 구조의 제조 방법.
- 제2항에 있어서,상기 어닐링부터 상기 상부 실리콘층의 형성까지 급속 열 화학기상증착(Rapid Thermal Chemical Vapor Deposition: RTCVD) 챔버에서 실시되는 게르마늄 온 인슐레이터 구조의 제조 방법.
- 제1항에 있어서,상기 실리콘게르마늄(Si1-xGex)층에서 게르마늄의 조성 x는 0.2 내지 0.4인 게르마늄 온 인슐레이터 구조의 제조 방법.
- 제4항에 있어서,상기 실리콘게르마늄의 성장은 0.1Torr 내지 1Torr의 압력과 550℃ 내지 750℃의 온도에서 10분 내지 40분 진행되며, SiH4와 GeH4 및 H2의 혼합물을 소스 가스로 사용하는 게르마늄 온 인슐레이터 구조의 제조 방법.
- 제1항에 있어서,상기 상부 실리콘층을 형성할 때, 0.1Torr 내지 1Torr의 압력과 700℃ 내지 900℃의 온도에서 10초 내지 90초 동안 실리콘을 성장시키며, SiH4와 H2의 혼합물을 소스 가스로 사용하는 게르마늄 온 인슐레이터 구조의 제조 방법.
- 제1항에 있어서,상기 양성자 이온은 수소 이온과 헬륨 이온 중 어느 하나인 게르마늄 온 인슐레이터 구조의 제조 방법.
- 제7항에 있어서,상기 양성자 이온은 상기 절연층을 향한 상기 하부 실리콘층의 하측 영역에 집중적으로 주입되는 게르마늄 온 인슐레이터 구조의 제조 방법.
- 제8항에 있어서,상기 양성자 이온은 10keV 내지 30keV의 에너지 및 1×1015cm-2 내지 1×1017cm-2의 도즈량으로 주입되는 게르마늄 온 인슐레이터 구조의 제조 방법.
- 제1항에 있어서,상기 열처리 공정은 1,000℃ 내지 1,300℃ 온도의 산소 분위기에서 60분 내지 360분 동안 수행되는 게르마늄 온 인슐레이터 구조의 제조 방법.
- 제1항에 있어서,상기 게르마늄 응집층은 실리콘게르마늄(Si1-xGex)으로 형성되며, 게르마늄의 농도 x는 0.9 내지 0.99인 게르마늄 온 인슐레이터 구조의 제조 방법.
- 제1항에 있어서,상기 게르마늄 응집층은 순수 게르마늄으로 형성되는 게르마늄 온 인슐레이터 구조의 제조 방법.
- 제1항 내지 제12항 중 어느 한 항의 방법으로 제조되며, 상기 게르마늄 응집층이 하기 조건을 만족하는 게르마늄 온 인슐레이터 구조.
여기서, (ΔC/C0)(P-0)는 게르마늄 응집 전 양성자 이온을 주입하지 않은 게르마늄 응집층의 결함 농도를 나타내고, (ΔC/C0)(P-1)은 게르마늄 응집 전 양성자 이온을 주입한 게르마늄 응집층의 결함 농도를 나타낸다. - 제1항 내지 제12항 중 어느 한 항의 방법으로 제조되며, 상기 게르마늄 응집층이 0.1eV 이하의 쿨롱 베리어값을 가지는 게르마늄 온 인슐레이터 구조.
- 제1항 내지 제12항 중 어느 한 항의 방법으로 제조되며, 상기 게르마늄 응집층이 0.1eV 이하의 쿨롱 베리어값을 가지면서 하기 조건을 만족하는 게르마늄 온 인슐레이터 구조.
여기서, (ΔC/C0)(P-0)는 게르마늄 응집 전 양성자 이온을 주입하지 않은 게르마늄 응집층의 결함 농도를 나타내고, (ΔC/C0)(P-1)은 게르마늄 응집 전 양성자 이온을 주입한 게르마늄 응집층의 결함 농도를 나타낸다. - 기판과, 상기 기판 위에 형성되는 절연층과, 상기 절연층 위에 형성되며 양측에 소스 영역과 드레인 영역을 구비하는 채널층과, 게이트 절연막을 사이에 두고 상기 채널층 위에 형성되는 게이트 전극과, 상기 게이트 전극과 절연을 유지하면서 상기 소스 영역 및 상기 드레인 영역에 각각 전기적으로 연결되는 소스 전극 및 드레인 전극을 포함하며,상기 채널층은 제1항 내지 제12항 중 어느 한 항의 방법으로 제조된 게르마늄 응집층이며, 하기 조건을 만족하는 트랜지스터.
여기서, (ΔC/C0)(P-0)는 게르마늄 응집 전 양성자 이온을 주입하지 않은 게르마늄 응집층의 결함 농도를 나타내고, (ΔC/C0)(P-1)은 게르마늄 응집 전 양성자 이온을 주입한 게르마늄 응집층의 결함 농도를 나타낸다. - 기판과, 상기 기판 위에 형성되는 절연층과, 상기 절연층 위에 형성되며 양측에 소스 영역과 드레인 영역을 구비하는 채널층과, 게이트 절연막을 사이에 두고 상기 채널층 위에 형성되는 게이트 전극과, 상기 게이트 전극과 절연을 유지하면서 상기 소스 영역 및 상기 드레인 영역에 각각 전기적으로 연결되는 소스 전극 및 드레인 전극을 포함하며,상기 채널층은 제1항 내지 제12항 중 어느 한 항의 방법으로 제조된 게르마늄 응집층이며, 0.1eV 이하의 쿨롱 베리어값을 가지는 트랜지스터.
- 기판과, 상기 기판 위에 형성되는 절연층과, 상기 절연층 위에 형성되며 양측에 소스 영역과 드레인 영역을 구비하는 채널층과, 게이트 절연막을 사이에 두고 상기 채널층 위에 형성되는 게이트 전극과, 상기 게이트 전극과 절연을 유지하면서 상기 소스 영역 및 상기 드레인 영역에 각각 전기적으로 연결되는 소스 전극 및 드레인 전극을 포함하며,상기 채널층은 제1항 내지 제12항 중 어느 한 항의 방법으로 제조된 게르마늄 응집층이며, 0.1eV 이하의 쿨롱 베리어값을 가지면서 하기 조건을 만족하는 트랜지스터.
여기서, (ΔC/C0)(P-0)는 게르마늄 응집 전 양성자 이온을 주입하지 않은 게르 마늄 응집층의 결함 농도를 나타내고, (ΔC/C0)(P-1)은 게르마늄 응집 전 양성자 이온을 주입한 게르마늄 응집층의 결함 농도를 나타낸다.
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| WO2014099013A1 (en) * | 2012-12-20 | 2014-06-26 | Intel Corporation | Conversion of thin transistor elements from silicon to silicon germanium |
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Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102522362A (zh) * | 2011-12-14 | 2012-06-27 | 中国科学院微电子研究所 | 一种改进soi结构抗辐照性能的方法 |
| WO2013086902A1 (zh) * | 2011-12-14 | 2013-06-20 | 中国科学院微电子研究所 | 一种改进soi结构抗辐照性能的方法 |
| US9111995B2 (en) | 2011-12-14 | 2015-08-18 | Institute of Microelectronics, Chinese Academy of Sciences | Method for improving anti-radiation performance of SOI structure |
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| GB2523684A (en) * | 2012-12-20 | 2015-09-02 | Intel Corp | Conversion of thin transistor elements from silicon to silicon germanium |
| GB2549911A (en) * | 2013-06-26 | 2017-11-01 | Intel Corp | Conversion of thin transistor elements from silicon to silicon germanium |
| US9443932B2 (en) | 2013-10-30 | 2016-09-13 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
| CN106030760A (zh) * | 2014-01-28 | 2016-10-12 | 汉阳大学校产学协力团 | 利用锗凝缩工艺的基板制造方法及利用其的半导体元件的制造方法 |
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| KR101521555B1 (ko) * | 2014-01-28 | 2015-05-19 | 한양대학교 산학협력단 | 게르마늄 응축 공정을 이용한 기판 제조 방법 및 이를 이용한 반도체 소자의 제조 방법 |
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