JP2015050382A - 半導体装置の製造方法、及び半導体製造装置 - Google Patents
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Abstract
【課題】半導体装置の製造方法及び半導体製造装置において、半導体基板の面内において半導体装置の特性がばらつくのを抑制すること。
【解決手段】半導体基板20の面内に温度差を設けながら、半導体基板20に第1の不純物21を注入する工程と、第1の不純物21を注入する工程の後、半導体基板20に第2の不純物23を注入する工程と、第1の不純物21と第2の不純物23を注入した後、半導体基板20をアニールする工程と、半導体基板20の上にトランジスタTRのゲート絶縁膜41を形成する工程と、ゲート絶縁膜41の上にゲート電極42を形成する工程とを有する半導体装置の製造方法による。
【選択図】図26
【解決手段】半導体基板20の面内に温度差を設けながら、半導体基板20に第1の不純物21を注入する工程と、第1の不純物21を注入する工程の後、半導体基板20に第2の不純物23を注入する工程と、第1の不純物21と第2の不純物23を注入した後、半導体基板20をアニールする工程と、半導体基板20の上にトランジスタTRのゲート絶縁膜41を形成する工程と、ゲート絶縁膜41の上にゲート電極42を形成する工程とを有する半導体装置の製造方法による。
【選択図】図26
Description
本発明は、半導体装置の製造方法、及び半導体製造装置に関する。
MOS(Metal Oxide Semiconductor)トランジスタ等の半導体装置は、ゲート電極の形成やアニール等の様々な工程を経て製造されるが、これらの工程におけるプロセス条件を半導体基板の面内で均一にするのは難しい。
例えば、アニールを行う工程では、半導体基板の中央部と周縁部とで基板温度が異なる場合がある。また、エッチングによりゲート電極を形成する工程では、半導体基板の中央部と周縁部とでゲート幅が異なる場合がある。
このようなプロセス条件のばらつきが原因で、トランジスタの特性が半導体基板の面内においてばらついてしまう。
半導体装置の製造方法及び半導体製造装置において、半導体基板の面内において半導体装置の特性がばらつくのを抑制することを目的とする。
以下の開示の一観点によれば、半導体基板の面内に温度差を設けながら、前記半導体基板に第1の不純物を注入する工程と、前記第1の不純物を注入する工程の後、前記半導体基板に第2の不純物を注入する工程と、前記第1の不純物と前記第2の不純物を注入した後、前記半導体基板をアニールする工程と、前記半導体基板の上にトランジスタのゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上にゲート電極を形成する工程とを有する半導体装置の製造方法が提供される。
また、その開示の他の観点によれば、半導体基板を保持する静電チャックと、前記半導体基板に照射されるイオンビームを生成するイオンビーム生成部とを有し、前記静電チャックが、電圧の印加により前記半導体基板を吸着する静電力を生じる複数の電極と、冷媒が通る流路とを備え、前記電極ごとに前記電圧の大きさが異なることを特徴とする半導体製造装置が提供される。
以下の開示によれば、第1の不純物を注入する工程で半導体基板の面内に温度差を設けるため、その後に注入される第2の不純物の濃度プロファイルを半導体基板の場所ごとに変えることができる。これにより、半導体基板の面内におけるトランジスタの特性のばらつきを、上記の第2の不純物の濃度プロファイルの相違で相殺することが可能となる。
本実施形態について説明する前に、本願発明者が検討した事項について説明する。
MOSトランジスタの特性が半導体基板の面内においてばらつく要因には様々なものがある。その要因の一例について以下に説明する。
図1は、活性化アニール時の半導体基板の温度分布を調査して得られた平面図である。
この調査では、半導体基板として直径が300mmのシリコンウエハを用い、そのシリコンウエハを回転させながらランプ加熱によりソースドレイン領域の不純物を活性化させた。このように半導体基板を回転させることにより、図1に示すように、半導体基板の温度がその面内において同心円状に分布することが明らかとなった。
図2は、図1の温度分布をグラフ化した図である。
このグラフの横軸は、半導体基板の中心からの距離を表す。そして、グラフの縦軸は、半導体基板の温度の均一性を表す。なお、半導体基板のある点における温度の均一性は、半導体基板の面内における温度の平均値と、その点における温度との差をいう。
図2に示すように、半導体基板の周縁部では温度が急激に低下している。
一方、図3は、半導体基板の面内におけるMOSトランジスタのゲート幅のばらつきを調査して得られたグラフである。
このグラフの横軸は、半導体基板の中心からの距離を表す。そして、グラフの縦軸は、ゲート幅の設計値からのずれΔを表す。
また、この調査では、半導体基板として直径が300mmのシリコンウエハを用いた。
図3に示すように、ゲート幅のずれΔは、距離が125mm付近で最大となり、基板周縁部で急激に小さくなる。そして、半導体基板の全体としては、ゲート幅のばらつき(=最大値−最小値)は2.46nmとなった。
図1〜図3のようにアニール時の基板温度やゲート幅が半導体基板の面内でばらつくと、その半導体基板に形成されるMOSトランジスタの特性も面内でばらつくと考えられる。
図4は、半導体基板の面内におけるMOSトランジスタの特性のばらつきを調査して得られた図である。
その調査では、半導体基板として直径が300mmのシリコンウエハを用いると共に、MOSトランジスタの特性としてスタンバイ電流Istbを採用した。スタンバイ電流Istbは、オフ状態におけるMOSトランジスタのソース−ドレイン間に流れるリーク電流であって、その値が小さいほどMOSトランジスタの性能が良い。
また、図4の横軸は、半導体基板の中心からの距離を表し、その縦軸は上記のスタンバイ電流Istbを表す。
図4に示すように、半導体基板の中心からの距離が125mm以内の部分ではスタンバイ電流Istbに大きなばらつきは見られないが、半導体基板の周縁部ではスタンバイ電流Istbが上昇している。
このようなスタンバイ電流Istbの基板面内でのばらつきは、前述のようにアニール時の基板温度やゲート幅が半導体基板の面内でばらついていることに原因があると考えられる。
図5及び図6は、上記したようなMOSトランジスタの特性が、MOSトランジスタの種類によってどのように変わるのかを調査して得られた図である。
これらの図のうち、図5は動作電圧が1.2VのMOSトランジスタについての調査結果であり、図6は動作電圧が1.8VのMOSトランジスタについての調査結果である。
なお、この調査では、半導体基板として直径が300mmのシリコンウエハを用いた。また、図5と図6の横軸は、半導体基板の中心からの距離を表し、その縦軸は任意単位でのトランジスタの閾値電圧Vthを表す。
図5と図6のいずれにおいても、閾値電圧Vthは基板面内でばらついている。これは、前述のようなアニール温度やゲート幅が基板面内でばらついているためと考えられる。
また、閾値電圧Vthのばらつきの傾向は図5と図6で異なる。このことから、MOSトランジスタの種類によってその特性のばらつき方が異なることが明らかとなった。
上記のようにMOSトランジスタの特性がばらついていると、製品仕様を満たす特性を有するMOSトランジスタの個数が減り、半導体装置の歩留まりが低下してしまう。
アニール時の基板温度やゲート幅等の面内ばらつきを改善すればこのような歩留まり低下は抑制される。
しかし、アニール時の基板温度のばらつきは、アニール装置の構造に起因したものであるため改善するのは難しい。同様に、ゲート幅のばらつきを抑制するのも困難である。
そこで、ゲート幅や基板温度等のばらつきを改善する代わりに、半導体基板に不純物をイオン注入するときに、その不純物の濃度を半導体基板の場所ごとに変え、不純物濃度でMOSトランジスタの特性のばらつきを相殺することが検討されている。この方法が想定しているイオン注入としては、例えば、チャネル不純物を注入するためのイオン注入や、ソースドレイン領域用の不純物を注入するためのイオン注入がある。
図7は、このようなイオン注入を行うための半導体製造装置を模式的に示す斜視図である。
この半導体製造装置1は、イオン注入装置であって、半導体基板Wを保持するための静電チャック2と、その静電チャック2を昇降させる昇降機構3とを有する。
イオン注入に際しては、静電チャック2により半導体基板Wを矢印Xの方向に回転させながら、半導体基板Wの一点にイオンビームBを照射する。なお、半導体基板Wの全面にイオンビームBを照射するために、イオンビームBは水平面内において走査可能である。
このとき、昇降機構3の昇降速度Vzや、水平面内におけるイオンビームBの走査速度Vyを適当に調節することにより、半導体基板Wに注入された不純物の濃度を基板の場所により変えることができる。
特に、このように静電チャック2により半導体基板Wを回転させることで、半導体基板Wにおける不純物の濃度分布が同心円状となる。これにより、アニール時の基板温度の同心円状の分布(図1参照)を不純物濃度で相殺でき、半導体基板Wの面内におけるMOSトランジスタの特性のばらつきを低減できると考えられる。
しかしながら、このように半導体基板Wを回転させながら不純物をイオン注入したのでは、半導体基板Wを回転させない場合よりもイオン注入に要する時間が増加し、イオン注入工程のスループットが低下してしまう。
更に、半導体基板Wを回転させると、半導体基板Wの法線方向に対して斜めにイオン注入しようとした場合、ゲート電極等によってイオンビームが遮られる部分が半導体基板Wに生じ、いわゆる斜めイオン注入が困難となる。
以下に、半導体基板Wを回転させることなしに、半導体基板Wにおける不純物濃度をその面内で不均一にすることができる各実施形態について説明する。
(本実施形態)
まず、本実施形態に関連して本願発明者が行った実験について説明する。
まず、本実施形態に関連して本願発明者が行った実験について説明する。
この実験では、以下のようにしてイオン注入時の基板温度によって不純物の濃度プロファイルがどのように変わるのかが調査された。
図8〜図9は、この実験を模式的に示す断面図である。
まず、図8(a)に示すように、半導体基板20としてシリコンウエハを用意し、その半導体基板20に第1の不純物21として炭素をイオン注入する。
このときの基板温度等の条件については後述するが、その条件によっては半導体基板20の表層が炭素でダメージを受け、当該表層にシリコンのアモルファス層22が形成される。
次に、図8(b)に示すように、半導体基板20に第2の不純物23としてボロンをイオン注入する。
このイオン注入は、MOSトランジスタのチャネル不純物の注入を模擬したものであって、1×1014cm-2を超えないドーズ量で行われる。
また、本工程の条件も特に限定されないが、例えばこのイオン注入を三回に分けて行い得る。そのうちの一回目の注入では、例えば加速エネルギを20keV、ドーズ量を9×1013cm-2とする条件でボロンを注入し、二回目の注入では、例えば加速エネルギを10keV、ドーズ量を1×1013cm-2とする条件でボロンを注入する。そして、三回目の注入では、例えば、加速エネルギを10keV、ドーズ量を7×1012cm-2とする条件でBF2を注入する。
次いで、図9に示すように、上記のボロンの注入後に半導体基板20が受ける熱履歴を模擬するために、半導体基板20に対してアニールを行う。そのアニールとしては、例えば、上記のアモルファス層22を結晶化させるためのアニールがある。そのアニールは、窒素雰囲気中において、基板温度を600℃として150秒間行い得る。
更に、このアニールの後に、ソースドレイン領域の不純物を活性化させるスパイクアニールを模擬するために、窒素雰囲気中で基板温度を1005℃とするアニールを行ってもよい。
本願発明者は、上記した図8(a)の工程における基板温度により、アモルファス層22の様子やボロンの濃度プロファイルがどのように変わるのかについて調査した。その調査結果を図10(a)、(b)に示す。
図10(a)、(b)は、上記の図8(a)の工程で炭素をイオン注入した直後の半導体基板20のTEM(Transmission Electron Microscope)像を基にして描いた断面図である。
このうち、図10(a)は、炭素を注入するときの基板温度を−60℃としときの断面図であり、図10(b)はその基板温度を室温(20℃)としたときの断面図である。
図10(a)に示すように、基板温度を−60℃とした場合では、炭素のイオン注入によって半導体基板20にアモルファス層22が形成されるのが確認できた。
一方、図10(b)に示すように、基板温度が室温の場合には、半導体基板20にはアモルファス層22は形成されなかった。
これにより、基板温度を氷点下にすることで半導体基板20にアモルファス層22が形成され、基板温度が高い場合にはアモルファス層22が形成されないことが明らかとなった。
一方、図11(a)、(b)は、図8(b)の工程で注入したボロンの濃度プロファイルをSIMS(Secondary Ion Mass Spectrometry)により調査して得られた図であって、その横軸は基板表面からの深さを表し、縦軸はボロンの濃度を表す。
なお、この濃度プロファイルは、ボロンをイオン注入した直後のものではなく、図9のアニールを行った後に得られたものである。
また、図11(a)は、炭素を注入するときの基板温度を−60℃としたときの断面図であり、図11(b)はその基板温度を室温(20℃)としたときの断面図である。
図11(a)の点線円Aに示すように、炭素を注入するときの基板温度を−60℃とした場合では、当該基板温度を室温とした場合(図11(b))にはない傾向がボロンの濃度プロファイルに現れている。
このことから、炭素を注入するときの基板温度により、ボロンの濃度プロファイルが変わることが確かめられた。
ここで、前述のように基板温度が−60℃の場合にはアモルファス層22が形成されており(図10(a))、基板温度が室温の場合にはアモルファス層22が形成されていない(図10(b))。よって、図11(a)、(b)の濃度プロファイルの相違は、ボロンの注入時にアモルファス層22が存在するか否かに起因していると考えられる。
このことを確認するため、本願発明者は、炭素のイオン注入前に半導体基板20にゲルマニウムをイオン注入することで確実にアモルファス層22を形成し、その後に半導体基板20にボロンをイオン注入した。
この場合にSIMSで得られたボロンの濃度プロファイルを図12(a)、(b)に示す。
これらのうち、図12(a)は、炭素を注入するときの基板温度を−60℃としたときのボロンの濃度プロファイルであり、図12(b)はその基板温度を室温(20℃)としたときのボロンの濃度プロファイルである。
また、図12(a)、(b)のいずれにおいても、炭素を注入する前に加速エネルギを30keV、ドーズ量を5×1014cm-2とする条件で半導体基板20にゲルマニウムをイオン注入した。この条件は、ゲルマニウムによって半導体基板20にアモルファス層22が確実に形成される条件である。
図12(a)の点線円Bに示すように、炭素を注入するときの基板温度を−60℃とした場合では、僅かではあるものの、基板温度を室温とした場合(図12(b))とは異なる傾向が現れている。
このことから、アモルファス層22の有無によらず、基板温度の相違のみによっても、ボロンの濃度プロファイルを僅かに変えられることが確認できた。
但し、ボロンの濃度プロファイルを大きく変えるには、図11(a)、(b)に示したように、アモルファス層22が形成される基板温度と形成されない基板温度とを用いて炭素をイオン注入するのが好ましい。
上記の結果より、半導体基板20におけるボロンの濃度プロファイルは、ボロンの注入前に半導体基板20に炭素をイオン注入するときの基板温度により相違することが明らかとなった。
以下に、このような知見に基づいた本実施形態について説明する。
図13は、本実施形態で使用する半導体製造装置の模式図である。
この半導体製造装置100は、イオン注入装置であって、内部が減圧された筐体101と、その筐体101内に設けられたイオンビーム生成部102と、静電チャック103とを有する。
イオンビーム生成部102は、例えば炭素やゲルマニウム等のイオンビームBを生成するものであって、不図示の駆動部によりイオンビームBを水平面内で所定の走査速度Vyで走査する。
一方、静電チャック103は、上記のイオンビームBに曝される半導体基板20を保持する。その静電チャック103は、マウント105に保持されており、マウント105の軸105aを中心にして回転可能である。そして、その回転角度を調節することで、半導体基板20の法線方向nとイオンビームBの入射方向との間の角度αを調節し、斜めイオン注入することが可能である。
なお、αを0°とすることにより、法線方向nに平行な方向から半導体基板20に不純物をイオン注入することもできる。
また、マウント105には昇降機構104が接続される。昇降機構104は、マウント105に保持された静電チャック103を鉛直方向に沿って所定の昇降速度Vzで昇降させる機能を有する。
更に、その昇降機構104とマウント105には、静電チャック103を冷却する冷媒Cの流路109が設けられる。流路109は、配管110を介してチラー111と接続される。
チラー111は、フッ素系液体等の冷媒Cを−60℃程度の温度にまで冷却し、その冷媒Cを静電チャック103との間で循環させる。
図14(a)は、静電チャック103の斜視図(その1)であり、図14(b)は図14(a)のI−I線に沿う断面図である。
図14(a)に示すように、流路109は、同心円をなす複数の円弧を繋げてなり、静電チャック103内に一様に延在する。
冷媒Cは、この流路109の導入口109aから静電チャック103内に供給され、排出口109bから排出される。
このように冷媒Cが流路109を通ることで、静電チャック103は−60℃程度の温度に均一に冷却された状態となる。
また、図14(b)に示すように、静電チャック103は本体103aと誘電体103bとを有する。これらの材料は特に限定されないが本体103aの材料としてはステンレス等の金属材料を使用し、誘電体103bの材料としては例えばアルミナや窒化アルミニウム等の絶縁性セラミックを使用し得る。
そして、本体103aに上記の流路109が設けられる。
一方、図15(a)は、静電チャック103の斜視図(その2)であり、図15(b)は図15(a)のII−II線に沿う断面図である。
図15(a)に示すように、静電チャック103の内部には、第1〜第4の電極112a〜112dが平面視で同心円状に設けられる。
このうち、第1の電極112aは半円状の二つの部分に分けられ、これらの部分の間に第1の電圧V1を印加することにより、半導体基板20を吸着する静電力が第1の電極112aから生じる。
同様に、第2〜第4の電極112b〜112dもそれぞれ二つずつ設けられ、これらの電極の各々に第2〜第4の電圧V2〜V4を印加することで、半導体基板20を吸着する静電力が各電極112b〜112dから生じる。
本実施形態では、上記した第1〜第4の電圧V1〜V4の各々を独立して制御することができ、電極112a〜112dごとに静電力の大きさを変えることができる。
その静電力が強いほど静電チャック103に半導体基板20が強く密着し、冷却状態にある静電チャック103によって半導体基板20の熱が奪われる。そのため、本実施形態によれば、上記のように電極112a〜112dごとに静電力の大きさを変えることで、半導体基板20の場所ごとに基板温度を変えることができる。
特に、この例のように円形の静電チャック103の中心に合わせて各電極112a〜112dを同心円状にすることで、半導体基板20に同心円状の温度分布を生じさせることができる。
また、図15(b)に示すように、上記の各電極112a〜112dは、静電チャック103の誘電体103b内に設けられる。
図16は、静電チャック103に保持された半導体基板20の温度分布を模式的に示す平面図である。
図16の例では、第1〜第4の電圧V1〜V4の電圧値をこの順に高めることで、半導体基板20の外周から内側に向かって温度を低くし、半導体基板20に発生する温度差を同心円状としている。
図17(a)は、第1〜第4の電圧V1〜V4の電圧値の一例を示す表であり、図17(b)は、これらの電圧値から予想される半導体基板20の温度の予想値を示す表である。
図17(a)、(b)の例では、最外周の二つの第1の電極112aの間に印加する第1の電圧V1を500Vとし、これ以外の第2〜第4の電圧V2〜V4については0Vとしている。
この場合、最も強い静電力が発生する第1の電極112aの近傍の半導体基板20の温度は、冷媒Cの温度と同様の−60℃と予想される。そして、第1の電極112aの隣の第2の電極112bの近傍では、半導体基板20の温度は、−60℃よりも高い−30℃と予想される。
更に、第1の電極112aから離れた第3の電極112cや第4の電極112dの近傍では、半導体基板20の温度は0℃と予想される。
このように、本実施形態に係る半導体製造装置100によれば、第1〜第4の電極112a〜112dに印加する電圧を制御することで、半導体基板20の面内に温度差を設けることができる。
次に、この半導体製造装置100を用いた半導体装置の製造方法について説明する。本実施形態では、以下のようにして半導体装置としてMOSトランジスタを製造する。
図18〜図26は、本実施形態に係る半導体装置の製造途中の断面図である。
まず、図18(a)に示すように半導体基板20としてp型のシリコンウエハを用意し、その半導体基板20の上面をアンモニア化水(APM)で洗浄した後、当該上面を熱酸化して第1の熱酸化膜30を形成する。
次いで、図18(b)に示すように、第1の熱酸化膜30をスルー膜として使用しながら、半導体基板20にp型不純物19としてボロンをイオン注入することにより、半導体基板20にpウェル31を形成する。
そのイオン注入の条件は、例えば、加速エネルギが130keV、ドーズ量が1×1013cm-2である。
次に、図19(a)に示す断面構造を得るまでの工程について説明する。
まず、図13の半導体製造装置100の静電チャック103に冷媒Cを供給することにより、静電チャック103を−60℃程度に冷却しながら、静電チャック103で半導体基板20を保持する。
この例では、静電チャック103の電極112a〜112d(図15(a)参照)の各々に異なる値の電圧を印加して、これらの電極112a〜112dから発生する静電力を半導体基板20の面内において異ならせる。このような静電力の相違により、前述のように半導体基板20の温度が−60℃〜0℃程度の範囲で分布し、半導体基板20の面内に温度差を設けることができる。
温度差の分布は特に限定されないが、本実施形態では図16に示したような同心円状の温度差を半導体基板20に設ける。
そして、このように温度差が生じている状態で、イオンビーム生成部102(図13参照)により炭素のイオンビームBを生成し、第1の熱酸化膜30を介して半導体基板20に第1の不純物21として炭素をイオン注入する。
なお、この例では一定の走査速度Vy(図13参照)でイオンビームBを走査し、かつ、一定の昇降速度Vzで静電チャック103を昇降させることにより、半導体基板20の全面に均一な濃度で第1の不純物21を注入する。
これにより、基板温度が低い部分の半導体基板20の表層に、図10(a)に示したようなシリコンのアモルファス層22が形成されることになる。
また、そのイオン注入のドーズ量としては、半導体基板20において基板温度が低い領域にアモルファス層22が形成され、かつ、基板温度が高い領域にアモルファス層22が形成されないような値を採用するのが好ましい。
例えば、前述のように半導体基板20の面内において基板温度が−60℃〜0℃程度の範囲で分布している場合、第1の不純物21のドーズ量を1×1014cm-2以上とするのが好ましい。このドーズ量によれば、基板温度が−60℃程度の領域ではアモルファス層22が形成され易く、基板温度が0℃程度の領域ではアモルファス層22が形成され難く、基板面内においてアモルファス層22が存在する部分と存在しない部分とを設けることができる。
なお、炭素に代えて、第1の不純物21としてゲルマニウムを用いてもよい。
続いて、図19(b)に示すように第1の熱酸化膜30をスルー膜として使用しながら、半導体基板20に第2の不純物23としてボロンをイオン注入する。第2の不純物23は、半導体基板20に後で形成されるMOSトランジスタの閾値電圧を調節するチャネル不純物としての役割を担う。
このように閾値電圧を調整するには、このイオン注入のドーズ量は1×1014cm-2未満とすれば十分である。
また、本実施形態ではこのイオン注入を三回に分けて行う。そのうちの一回目の注入では、例えば加速エネルギを20keV、ドーズ量を9×1013cm-2とする条件でボロンを注入し、二回目の注入では、例えば加速エネルギを10keV、ドーズ量を1×1013cm-2とする条件でボロンを注入する。そして、三回目の注入では、例えば、加速エネルギを10keV、ドーズ量を7×1012cm-2とする条件でBF2を注入する。
なお、このイオン注入の際には基板温度を基板面内で不均一にする必要はなく、市販のイオン注入装置を用いて基板温度を半導体基板20の面内で均一な0℃〜100℃程度としてこのイオン注入を行い得る。
この後に、フッ酸溶液を用いたウエットエッチングにより第1の熱酸化膜30を除去する。
次に、図20(a)に示すように、半導体基板20の上面をアンモニア化水(APM)で洗浄した後、半導体基板20に対してアニールを行う。これにより、アモルファス層22のシリコンが結晶化して再結晶層22aとなる。
このアニールの条件は特に限定されない。この例では、窒素雰囲気中において基板温度を600℃、処理時間を150秒間とする条件でこのアニールを行う。
その後、再結晶層22a内の欠陥を除去するために、窒素雰囲気で基板温度を1005℃、処理時間を数秒とするスパイクアニールを行う。
これらのアニールを行うと、図11(a)、(b)の実験結果で示したように、第1の不純物21を注入する工程(図19(a)参照)で基板面内に温度差を設けたことが原因で、第2の不純物23の濃度プロファイルが基板の場所ごとに異なるようになる。
これ以降の工程は、再結晶層22aの表面に僅かに形成されている自然酸化膜を除去し、再結晶層22aの表面にシリコンの清浄面を露出させる工程となる。
まず、図20(b)に示すように、基板温度を810℃とする条件で半導体基板20の表面を熱酸化することにより第2の熱酸化膜34を30nm程度の厚さに形成する。
次いで、図21(a)に示すように、フッ酸溶液を用いたウエットエッチングにより第2の熱酸化膜34を除去する。
なお、第2の熱酸化膜34を除去する前に、第2の熱酸化膜34の表面の有機物をアンモニア化水(APM)で除去してもよい。
次に、図21(b)に示すように、半導体基板20の表面を再び熱酸化して第3の絶縁膜35を30nm程度の厚さに形成する。この第3の熱酸化膜35を形成するときの基板温度は例えば810℃である。
更に、図22(a)に示すように、フッ酸溶液を用いたウエットエッチングにより第3の熱酸化膜35を除去する。
なお、第3の熱酸化膜35を除去する前に、第3の熱酸化膜35の表面の有機物をアンモニア化水(APM)で除去してもよい。
上記のように、熱酸化膜34、35の形成とこれらの除去とを繰り返すことで、自然酸化膜に起因した酸素を含む再結晶層22aの表層部分が削られ、酸素を殆ど含まないシリコンの清浄面を表出させることができる。
次に、図22(b)に示すように、再結晶層22aの上にシラン(SiH4)ガスと水素ガスとの混合ガスを成膜ガスとするエピタキシャル成長法により、半導体層36としてノンドープのシリコン層を25nm程度の厚さに形成する。
このとき、上記の図20(b)〜図22(a)の工程により再結晶層22aの表層から酸素を除去したため、酸素が原因の結晶欠陥が半導体層36に形成されるのを防止することができる。
続いて、図23(a)に示すように、半導体基板20、再結晶層22a、及び半導体層36をフォトリソグラフィによりパターニングして素子分離溝20aを形成する。
更に、半導体基板20の上側全面に素子分離絶縁膜38として酸化シリコン膜を形成した後、CMP(Chemical Mechanical Polishing)法により半導体層36の上から素子分離絶縁膜38を除去し、素子分離溝20a内にのみ素子分離絶縁膜38を残す。このような素子分離構造はSTI(Shallow Trench Isolation)と呼ばれる。
次いで、図23(b)に示すように、半導体層36の表面を熱酸化することにより、ゲート絶縁膜41として熱酸化膜を1nm〜5nm程度の厚さに形成する。この熱酸化の条件は特に限定されないが、本実施形態ではこの熱酸化を二回に分けて行う。一回目の熱酸化では基板温度を1050℃、処理時間を3秒とし、二回目の熱酸化では基板温度を750℃、処理時間を15分とし得る。
続いて、図24(a)に示すように、ゲート絶縁膜41の上にCVD法でポリシリコン膜を50nm〜200nm程度の厚さに形成し、フォトリソグラフィでそのポリシリコン膜をパターニングしてゲート電極42とする。
次に、図23(b)に示すように、半導体基板20の上に第1のレジスト膜43を形成する。そして、この第1のレジスト膜43をマスクにして半導体基板20にn型不純物44としてヒ素をイオン注入することにより、ゲート電極42の両側の半導体基板20にn型のエクステンション領域45を形成する。
このイオン注入の条件としては、例えば、加速エネルギ1.5keV、ドーズ量1×1014cm-2を採用し得る。
この後に第1のレジスト膜43は除去される。
次いで、図25(a)に示すように、半導体基板20の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックすることによりゲート電極42の横に絶縁性サイドウォール48として残す。その絶縁膜は、例えば、CVD法で形成された酸化シリコン膜である。
続いて、図24(b)に示すように、半導体基板20の上に第2のレジスト膜50を形成する。そして、第2のレジスト膜50をマスクにして半導体基板20にn型不純物51としてリンをイオン注入することにより、ゲート電極42の両側の半導体基板20にn型のソースドレイン領域52を形成する。
このイオン注入の条件としては、例えば、加速エネルギ8keV、ドーズ量1.2×1016cm-2を採用し得る。
そして、図26に示すように第2のレジスト膜50を除去した後、活性化アニールによりエクステンション領域45やソースドレイン領域52の各不純物44、51を活性化する。その活性化アニールは、例えば、窒素雰囲気中で基板温度を1005℃とし、処理時間を数秒とするスパイクアニールにより行い得る。
以上により、ゲート電極42やソースドレイン領域52を備えたMOSトランジスタTRの基本構造が完成する。
このMOSトランジスタTRのチャネルはノンドープの半導体層36に形成されるが、ゲート電極42の下の半導体層36に対しては不純物の注入が行われず、チャネルの不純物濃度は極めて低い。このように不純物濃度が低いと、チャネルにおける不純物の位置のばらつきが原因で閾値電圧がばらつくのが抑制され、高品位なMOSトランジスタTRを製造することができる。
以上説明した本実施形態によれば、図19(a)に示したように、半導体基板20の面内に温度差を設けながら、該半導体基板20に第1の不純物21を注入する。このような温度差に起因して、図11(a)、(b)の実験結果で示したように、第2の不純物23(図19(b)参照)の濃度プロファイルが、図20(a)のアニールの後に半導体基板20の面内で異なるようになる。
よって、ゲート電極42の幅等が基板面内でばらついていても、そのばらつきに起因したトランジスタTRの特性が上記の第2の不純物23の濃度プロファイルで相殺されるように上記の温度差を設けることで、トランジスタTRの特性を基板面内で均一化できる。
特に、図1に示したように、トランジスタTRの特性がばらつく原因となるアニール温度やゲート幅のばらつきは基板面内で同心円状に発生し易い。よって、本実施形態のように第1の不純物21を注入するときの基板の温度差を同心円状とすることで、ゲート幅等のばらつき等が原因で発生するトランジスタTRの特性のばらつきを相殺し易くなる。
このような特性の均一化は、ゲート幅等の変動によって特性が敏感に変化する低駆動電圧のトランジスタTRにおいて特に実益がある。
しかも、第2の不純物23の濃度プロファイルは、前述のように第1の不純物21を注入するときの半導体基板20の面内の温度差で決定される。そのため、図7の例とは異なり、基板の場所ごとに第2の不純物23の濃度プロファイルを異ならせる目的で、第2の不純物23の注入時に半導体基板20を回転させる必要がない。その結果、半導体製造装置100(図13参照)や、第2の不純物23を注入する工程のスループットを向上させることができる。
なお、上記では濃度プロファイルを制御する対象となる第2の不純物23としてチャネル不純物を用いているが、本実施形態はこれに限定されない。
例えば、上記のように第1の不純物21を注入する際に基板面内に温度差を設けることで、エクステンション領域45用の不純物44や、ソースドレイン領域52用の不純物51の濃度プロファイルも基板の場所ごとに変えることができる。
なお、このように各不純物44、51の濃度プロファイルが基板面内で変わるのは、これらの不純物44、51の注入後に行われる活性化アニールの後である。
また、これらの不純物44、51は、製品によっては斜めイオン注入により半導体基板20に注入される場合がある。その場合、前述のように半導体基板20を回転させる必要がないので、不純物44、51のイオンビームがゲート電極42に遮られる部分が半導体基板20に生じず、斜めイオン注入を容易に行うことができる。
次に、本実施形態に関連して本願発明者が行った調査について説明する。
この調査では、不純物のドーズ量を半導体基板20の場所ごとに変えることで、MOSトランジスタTRの特性が変わるかどうかが調査された。その不純物として、トランジスタTRのポケット領域に注入されるインジウム(In+)を用いた。また、半導体基板20として、直径が300mmのシリコンウエハを用いた。
図27は、そのインジウムのドーズ量の一例を示すグラフであり、その横軸は半導体基板20の中心からの距離を表す。また、図27の縦軸は、半導体基板20の中心を基準にしたときのインジウムのドーズ量の比を表す。
図27に示すように、この例では半導体基板20の中心から離れるほどインジウムのドーズ量を多くした。このようなドーズ量の分布は、図7のイオン注入装置において半導体基板20を回転させながら走査速度Vyや昇降速度Vzを適宜調節することにより得たものであり、本実施形態の半導体製造装置100(図13参照)は用いていない。
図28は、半導体基板20の中心からの距離と、トランジスタTRのスタンバイ電流Istbとの関係を調査して得られた図である。
なお、図28において○印で示される系列は、上記のようにインジウムのドーズ量を基板面内で異ならせずに、基板面内に均一なドーズ量でインジウムを注入したときの系列である。
一方、図28で●で示される系列は、図27のような分布でインジウムをドーズしたときの系列である。
これら二つの系列を比較して理解できるように、インジウムのドーズ量の分布が基板面内で変わるとスタンバイ電流Istbの傾向が変わり、トランジスタTRの特性が変わることが明らかとなった。このことから、本実施形態のように第1の不純物21の注入時に半導体基板20に温度差を設け、それにより第2の不純物23の濃度プロファイルを基板面内で変えることによっても、トランジスタTRの特性を基板面内で制御することができると期待できる。
以上、本実施形態について詳細に説明したが、本実施形態は上記に限定されない。
例えば、上記では再結晶層22aの上に半導体層36を形成したが、この半導体層36を形成せずに再結晶層22aの上にゲート絶縁膜41とゲート電極42をこの順に形成してもよい。
以上説明した各実施形態に関し、更に以下の付記を開示する。
(付記1) 半導体基板の面内に温度差を設けながら、前記半導体基板に第1の不純物を注入する工程と、
前記第1の不純物を注入する工程の後、前記半導体基板に第2の不純物を注入する工程と、
前記第1の不純物と前記第2の不純物を注入した後、前記半導体基板をアニールする工程と、
前記半導体基板の上にトランジスタのゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極を形成する工程と、
を有する半導体装置の製造方法。
前記第1の不純物を注入する工程の後、前記半導体基板に第2の不純物を注入する工程と、
前記第1の不純物と前記第2の不純物を注入した後、前記半導体基板をアニールする工程と、
前記半導体基板の上にトランジスタのゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極を形成する工程と、
を有する半導体装置の製造方法。
(付記2) 前記第1の不純物を注入する工程は、
静電チャックに冷媒を供給しながら、前記静電チャックの複数の電極の各々に異なる電圧を印加して、前記電極から発生する静電力を複数の前記電極ごとに変えることにより行われることを特徴とする付記1に記載の半導体装置の製造方法。
静電チャックに冷媒を供給しながら、前記静電チャックの複数の電極の各々に異なる電圧を印加して、前記電極から発生する静電力を複数の前記電極ごとに変えることにより行われることを特徴とする付記1に記載の半導体装置の製造方法。
(付記3) 前記第1の不純物を注入する工程において、前記半導体基板の面内に前記温度差を同心円状に設けることを特徴とする付記1又は付記2に記載の半導体装置の製造方法。
(付記4) 前記第1の不純物は炭素又はゲルマニウムであり、
前記第2の不純物はボロンであることを特徴とする付記1乃至付記3のいずれかに記載の半導体装置の製造方法。
前記第2の不純物はボロンであることを特徴とする付記1乃至付記3のいずれかに記載の半導体装置の製造方法。
(付記5) 前記第2の不純物は、前記トランジスタのチャネル不純物であることを特徴とする付記1乃至付記4のいずれかに記載の半導体装置の製造方法。
(付記6) 前記第2の不純物は、前記トランジスタのソースドレイン領域用の不純物であることを特徴とする付記1乃至付記4のいずれかに記載の半導体装置の製造方法。
(付記7) 前記第2の不純物は、前記トランジスタのエクステンション領域用の不純物であることを特徴とする付記1乃至付記4のいずれかに記載の半導体装置の製造方法。
(付記8) 前記第1の不純物を注入する工程において、該第1の不純物のドーズ量を1×1014cm-2以上に設定し、
前記第2の不純物を注入する工程において、該第2の不純物のドーズ量を1×1014cm-2未満に設定することを特徴とする付記1乃至付記7のいずれかに記載の半導体装置の製造方法。
前記第2の不純物を注入する工程において、該第2の不純物のドーズ量を1×1014cm-2未満に設定することを特徴とする付記1乃至付記7のいずれかに記載の半導体装置の製造方法。
(付記9) 前記半導体基板をアニールする工程の後、前記半導体基板の上にノンドープの半導体層を形成する工程を更に有し、
前記ゲート絶縁膜を形成する工程において、前記ノンドープの半導体層の上に前記ゲート絶縁膜を形成することを特徴とする付記1乃至付記8のいずれかに記載の半導体装置の製造方法。
前記ゲート絶縁膜を形成する工程において、前記ノンドープの半導体層の上に前記ゲート絶縁膜を形成することを特徴とする付記1乃至付記8のいずれかに記載の半導体装置の製造方法。
(付記10) 半導体基板を保持する静電チャックと、
前記半導体基板に照射されるイオンビームを生成するイオンビーム生成部とを有し、
前記静電チャックが、
電圧の印加により前記半導体基板を吸着する静電力を生じる複数の電極と、
冷媒が通る流路とを備え、
前記電極ごとに前記電圧の大きさが異なることを特徴とする半導体製造装置。
前記半導体基板に照射されるイオンビームを生成するイオンビーム生成部とを有し、
前記静電チャックが、
電圧の印加により前記半導体基板を吸着する静電力を生じる複数の電極と、
冷媒が通る流路とを備え、
前記電極ごとに前記電圧の大きさが異なることを特徴とする半導体製造装置。
1…半導体製造装置、2…静電チャック、3…昇降機構、19…p型不純物、20…半導体基板、20a…素子分離溝、21…第1の不純物、22…アモルファス層、22a…再結晶層、23…第2の不純物、30…第1の熱酸化膜、31…pウェル、34…第2の熱酸化膜、35…第3の絶縁膜、36…半導体層、38…素子分離絶縁膜、41…ゲート絶縁膜、42…ゲート電極、43…第1のレジスト膜、44…n型不純物、45…エクステンション領域、48…絶縁性サイドウォール、50…第2のレジスト膜、51…n型不純物、52…ソースドレイン領域、100…半導体製造装置、101…筐体、102…イオンビーム生成部、103…静電チャック、103a…本体、103b…誘電体、104…昇降機構、105…マウント、109…流路、110…配管、111…チラー、112a〜112d…第1〜第4の電極。
Claims (5)
- 半導体基板の面内に温度差を設けながら、前記半導体基板に第1の不純物を注入する工程と、
前記第1の不純物を注入する工程の後、前記半導体基板に第2の不純物を注入する工程と、
前記第1の不純物と前記第2の不純物を注入した後、前記半導体基板をアニールする工程と、
前記半導体基板の上にトランジスタのゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極を形成する工程と、
を有する半導体装置の製造方法。 - 前記第1の不純物を注入する工程は、
静電チャックに冷媒を供給しながら、前記静電チャックの複数の電極の各々に異なる電圧を印加して、前記電極から発生する静電力を複数の前記電極ごとに変えることにより行われることを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記第1の不純物を注入する工程において、前記半導体基板の面内に前記温度差を同心円状に設けることを特徴とする請求項1又は請求項2に記載の半導体装置の製造方法。
- 前記第1の不純物は炭素又はゲルマニウムであり、
前記第2の不純物はボロンであることを特徴とする請求項1乃至請求項3のいずれか1項に記載の半導体装置の製造方法。 - 半導体基板を保持する静電チャックと、
前記半導体基板に照射されるイオンビームを生成するイオンビーム生成部とを有し、
前記静電チャックが、
電圧の印加により前記半導体基板を吸着する静電力を生じる複数の電極と、
冷媒が通る流路とを備え、
前記電極ごとに前記電圧の大きさが異なることを特徴とする半導体製造装置。
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