TWI539494B - 半導體裝置之製造方法 - Google Patents

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Description

半導體裝置之製造方法
本發明之實施例涉及半導體裝置之製造方法。
本申請案基於並主張2010年12月3日提出申請之先前日本專利申請案第2010-270654號之優先權的利益，該申請案之全部內容以引用方式併入本文中。
先前技術已知半導體裝置之製造方法，例如植入雜質以防止植入基板中之導電雜質不必要地擴散。
根據半導體裝置之習用製造方法，雜質限制導電雜質擴散，使得可在狹窄區域中形成擴散層。然而，在半導體裝置之習用製造方法中，在較狹窄區域中形成擴散層以進一步細微化，使得不能充分地實施藉由熱處理進行之晶體恢復且問題在於因晶體缺陷(例如位錯缺陷)產生電流洩漏。
在一個實施例中，半導體裝置之製造方法包括藉由將含有呈分子離子形式之磷或硼的第一雜質及含有植入量比上文所提及磷或硼少且呈分子離子形式之碳、氟或氮的第二雜質植入半導體層中來形成雜質植入層。
[第一實施例]
圖1A至1D係顯示第一實施例之半導體裝置之製造方法的主要部分剖視圖。舉例而言，下文闡述形成兩層電極型電晶體之方法。此兩層電極型電晶體係構成作為半導體裝置之記憶體的單元電晶體。
(半導體裝置之製造方法)
首先，如圖1A中所示，在半導體層1上依序形成閘極絕緣膜2、浮動閘極電極3、電極間絕緣膜4及控制閘極電極5。
舉例而言，藉由使用矽作為主要元素形成半導體層1且根據欲形成電晶體之導電類型提供有p型或n型導電性。在此半導體層1中，藉由植入n型雜質(若半導體層1屬於p型)或植入p型雜質(若半導體層1屬於n型)形成之源極-汲極區域6形成於其表面之鄰域中。舉例而言，藉由使用氧化矽膜、基於鉿之氧化物膜(例如HfO2)或氧氮化矽膜(例如HfSiON)形成閘極絕緣膜2。本發明實施例中之閘極絕緣膜2係(例如)氧化矽膜且藉由熱氧化方法形成。
舉例而言，浮動閘極電極3及控制閘極電極5係藉由使用多晶矽形成及藉由CVD(化學蒸氣沈積)方法形成。
舉例而言，電極間絕緣膜4係ONO(氧化物氮化物氧化物)膜。電極間絕緣膜4包括(例如)氧化矽膜、形成於此氧化矽膜上之氮化矽膜、及形成於此氮化矽膜上之氧化矽膜。氧化矽膜係藉由(例如)熱氧化方法形成。氮化矽膜係藉由(例如)CVD方法形成。
接下來，如圖1B中所示，藉由CVD方法在半導體層1上形成層間絕緣膜7。此層間絕緣膜7係藉由使用(例如)氧化矽膜形成。此層間絕緣膜7具有複數個藉由使用(例如)RIE(反應性離子蝕刻)方法形成之接觸孔70。在此接觸孔70之底部71處形成下文提及之雜質擴散層。
接下來，如圖1C中所示，藉由離子植入方法將第一及第二雜質80及81植入暴露於接觸孔70中之半導體層1的源極-汲極區域6中以形成雜質植入層9。
在欲形成電晶體之導電類型屬於n型時，源極-汲極區域6之導電性屬於n型。在電晶體之導電類型屬於n型時，第一雜質80含有呈分子離子形式之磷。亦即，第一雜質80含有至少一種分子離子，例如，其滿足Pa(a係2或更大之整數)。
另一方面，在電晶體之導電類型屬於p型時，源極-汲極區域6之導電性屬於p型。在電晶體之導電類型屬於p型時，第一雜質80含有呈分子離子形式之硼。亦即，第一雜質80含有至少一種分子離子，例如，其滿足BbHc(b係2或更大之整數且c係6或更大之整數)。
第二雜質81含有(例如)植入量比該等第一雜質80少且呈分子離子形式之碳、氟或氮。本發明之第二雜質81含有至少一種分子離子，例如，其滿足CdHe(d係2或更大之整數且e係6或更大之整數)。在第二雜質81含有氟之情形下，例如，使用F2或PF3作為分子離子；在含有氮之情形下，使用N2或NH3。
第二雜質81較佳係使得即使第二雜質81之雜質濃度上升，接觸電阻率及漏電流亦難以增大的雜質；因此，含有碳之雜質最佳且含有氟之雜質次佳。然而，在氟濃度超過1E20 cm-3時，漏電流變得如此大以致於含有氟之雜質用作半導體裝置中之第二雜質81並不較佳，該半導體裝置關於漏電流之條件嚴格。
舉例而言，在氦或氫之稀釋氣體氣氛中藉由使用P2或P4作為第一雜質80及使用C7H7、C12H12或C14H14作為第二雜質81形成作為n+層之雜質植入層9。較佳以在離子植入第一雜質80之前離子植入第二雜質81的順序實施離子植入。與同時或以相反順序進行離子植入之情形相比，以此順序執行離子植入可限制在離子植入p型或n型雜質中之通道效應(channeling)，以便可實現p型或n型之較陡峭雜質原子分佈。
關於詳細內容，在比第一雜質80更深地植入第二雜質81之條件下實施離子植入的情形下，並不限制植入第一雜質80及第二雜質81之順序。在以相同深度植入第一雜質80及第二雜質81之情形下，如上文所述，較佳在離子植入第一雜質80之前離子植入第二雜質81。在此情形下，因植入第二雜質81在源極-汲極區域6中形成損害層(晶體缺陷層)，且在植入第一雜質80時源極-汲極區域6中之第一雜質80的軌道因損害層之存在而混亂；亦即，限制通道效應且限制第一雜質80擴散。因此，可實現第一雜質80之較陡峭分佈。
舉例而言，原子離子中之碳可用於第二雜質81。此時，實施雜質之植入，同時將半導體層1冷卻至0℃或更低溫度(期望地，-50℃或更低溫度)。藉由在低溫下離子植入限制離子植入期間之矽重結晶，以便離子植入層與Si單晶基板之間之界面平坦化。
另一方面，舉例而言，藉由在氦或氫之稀釋氣體氣氛下使用B10H14、B18H22、B20H28或B36H44作為第一雜質80及使用C7H7、C12H12或C14H14作為第二雜質81形成作為p+層之雜質植入層9。在第二雜質81含有氟之情形下，例如，使用F2或PF3作為分子離子；在含有氮之情形下，使用N2或NH3。
此處，與為標的物提供相同導電性之砷相比，磷因植入產生之晶體缺陷密度較低，但具有因熱處理而廣泛擴散之問題。同時，與為標的物提供相同導電性之氟化硼相比，硼因植入產生之晶體缺陷密度較低，但具有因熱處理而廣泛擴散之問題。出於限制磷及硼因熱處理而不必要擴散之目的，由於碳、氟及氮與半導體層1之矽結合以阻止磷及硼擴散之原因而將其植入。
舉例而言，形成雜質植入層9時植入雜質的條件係10 KeV至30 KeV之加速能量及2-5×1015 cm-2之劑量。
接下來，如圖1D中所示，藉由在1000℃或更低溫度下熱處理來活化植入第一雜質80以形成雜質擴散層90。具體而言，在950℃至980℃之溫度下實施此熱處理30秒或更少時間。此雜質擴散層90減小與接觸孔70中形成之接觸塞的接觸電阻。單元電晶體極有可能因超過1000℃之高溫下之熱處理而發生故障。然而，在本發明實施例之半導體裝置之製造方法中，晶體缺陷如此少以致於能夠在低溫下活化並改良產率。
亦可在惰性氣體氣氛或包括10%或更少氧之氣氛中藉由加熱方法利用電磁波實施上文提及之熱處理。此時，較佳將半導體層1保持在300℃或更高溫度下且實施熱處理10分鐘或更短時間。
其後，經由已知方法獲得所希望之半導體裝置。
根據第一實施例，與未植入呈分子離子形式之磷或硼及呈分子離子形式之碳、氟或氮的情形相比，可限制離子植入之磷或硼擴散以減少晶體缺陷。
關於詳細內容，根據第一實施例，可藉由植入第二雜質81限制第一雜質80擴散。另外，可藉由植入呈分子離子形式之該等雜質在源極-汲極區域6中更均勻地形成非晶形雜質植入層9，以便可平坦化雜質植入層9與作為矽單晶之源極-汲極區域6之間之界面。隨後，在其後欲實施之熱處理期間，界面如此平坦以致於可限制在此界面鄰域中發生晶體缺陷及晶體位錯。
另一方面，在植入呈原子離子形式之第一雜質80情形下，在植入後即刻使雜質植入層9重結晶以致於雜質植入層9難以維持非晶形形式，亦即，雜質植入層9與源極-汲極區域6之間之界面難以維持平坦性。因此，在熱處理期間偶爾在此界面鄰域中發生晶體缺陷及晶體位錯。
即使在使用分子離子作為第二雜質81之情形下，亦可以與使用呈原子離子形式之碳作為第二雜質81的情形下離子植入相同的方式實施離子植入，同時將半導體層1冷卻至0℃或更低溫度(期望地，-50℃或更低溫度)。
在如上文所述未冷卻即對半導體層1實施離子植入時，根據晶體缺陷之發生引起離子束退火；另外，藉由此離子束退火引起重結晶以在雜質植入層9與源極-汲極區域6之間之界面上偶爾形成不規則物。在以該狀態實施高溫下加熱時，間隙原子集中在界面附近並易於形成位錯。另一方面，在如上文所述實施離子植入並同時冷卻時，難以進行離子束退火從而使得難以引起重結晶，從而能夠改良雜質植入層9與源極-汲極區域6之間之界面的平坦性。隨後，在其後欲實施之熱處理期間，可進一步限制在此界面鄰域中發生晶體缺陷及晶體位錯。
[第二實施例]
第二實施例與第一實施例之不同之處在於將雜質植入由元件隔離區域圍繞之狹窄區域中。在以下實施例之每一者，為具有與第一實施例相同之構造及功能的部分提供與第一實施例相同之參考編號，且將不重複其說明。
(半導體裝置之製造方法)
圖2A及2B係顯示第二實施例之半導體裝置之製造方法的主要部分剖視圖。
首先，藉由已知方法在半導體層1中形成元件隔離區域11。舉例而言，藉由使用氧化矽膜形成此元件隔離區域11。舉例而言，元件隔離區域11之間之間隔係50 nm。
接下來，如圖2A中所示，藉由離子植入方法將第一及第二雜質80及81植入半導體層1中以形成雜質植入層13。
舉例而言，形成雜質植入層13時植入雜質之條件係10 KeV至30 KeV之加速能量及2-5×1015 cm-2之劑量。
接下來，如圖2B中所示，藉由在1000℃或更低溫度下熱處理來活化植入第一雜質80以形成雜質擴散層14。隨後，經由已知方法獲得期望半導體裝置。具體而言，於950℃至980℃下實施此熱處理30秒或更短時間。
根據第二實施例，即使由元件隔離區域11圍繞，亦植入第一及第二雜質80及81以實施熱處理，以便可限制離子植入之雜質擴散以形成具有極少晶體缺陷之雜質擴散層14。在因離子植入後實施熱處理中的熱而易受損害的金屬層及金屬氧化層情形下，可去除對材料之損害以獲得期望裝置性能。
[第三實施例]
第三實施例與上文提及之實施例中之每一者之不同之處在於用微波處理替代熱處理。
(半導體裝置之製造方法)
圖3A及3B係顯示第三實施例之半導體裝置之製造方法的主要部分剖視圖。下文闡述實施例中之半導體裝置之製造方法，且主要闡述與其他實施例不同之部分。
首先，藉由實施第一實施例中之圖1A及1B之方法在半導體層1上形成層間絕緣膜7。
接下來，如圖3A中所示，藉由離子植入方法將第一及第二雜質80及81植入暴露於接觸孔70中之半導體層1的源極-汲極區域6中以形成雜質植入層9。
接下來，如圖3B中所示，藉由在惰性氣體氣氛或包括10%或更少氧之氣氛中實施微波處理來活化第一雜質80以形成雜質擴散層90。隨後，經由已知方法獲得期望半導體裝置。
具體而言，藉由微波處理活化植入第一雜質80以形成雜質擴散層90。此微波較佳係頻率高於2.45 GHz且低於50 GHz之微波、更佳頻率為5.8 GHz至30 GHz之微波。將集中於5.80 GHz附近之頻帶設計為ISM(工業科學醫療)帶，以便容易獲得磁控管。
期望將欲使用微波之功率密度確定為2.1 W-3.6 W/1 cm2且將微波輻照約1分鐘至10分鐘。另外，期望實施微波處理以便將半導體層1保持在500℃或更低溫度、期望300℃或更低溫度下，並視需要實施冷卻。冷卻可限制半導體層1之溫度升高且可進一步增加微波之輻照功率以進一步發揮微波處理之效應，以便可容易地活化第一雜質80。因此，在與目前為止所述實施例相比較低之溫度下實施該實施例。冷卻方法之實例包括使惰性氣體在半導體層1之背表面上流動之方法。
藉由使用高溫計經由玻璃纖維自半導體層1之背側量測半導體層1之溫度。關於詳細內容，量測半導體層1之背表面之中心部分或(例如)距其中心30 mm範圍內之區域處的溫度。在方法控制需要精確溫度量測之情形下，量測複數個區域，例如半導體層1背表面之中心部分、外部周邊及中心部分與外部周邊之中間部分
另外，為防止製程室中之異常放電，製程室中之壓力較佳係約1 atm。
根據第三實施例，與不使用微波處理之情形相比，可在如此低之溫度下活化第一雜質80以形成雜質擴散層90並限制第一雜質80不必要擴散。亦即，微波由於與紅外線相比波長較長且進入晶體之滲透性高的原因可有效地導致必要的斑點。因此，儘管避免升高半導體層1之溫度，但可活化第一雜質80以形成雜質擴散層90。因此，可在如此低之溫度下形成雜質擴散層90以限制第一雜質80不必要擴散。
亦即，本發明實施例採用微波之特性。下文闡述微波之特性。
微波通常滿足頻率為300 MHz至300 GHz之電磁波；因此，在微波中，存在電場及磁場以便針對波之運動方向彼此垂直。隨後，該等電場及磁場變為最大值，其中波變為最大幅值，且在波之幅值變為0時變為0。
順便地，在雜質及晶體缺陷(原子空位、間隙原子及未結合原子)存於矽晶體中時，矽晶體中發生電荷分佈。具體而言，雜質引起雜質原子及矽原子的電負性不同，以便電子朝向易於吸引電子之原子偏斜(帶負電荷)，而另一原子呈缺少電子之狀態(帶正電荷)。因此，在矽晶體中形成電偶極。隨後，在輻照微波時，此電偶極根據微波之電場振動。隨後，在微波之功率變大時，此振動變大。
另外，進一步闡述微波之特性，同時與熱處理(例如RTA(快速熱退火))及爐退火中所用紅外線比較。
關於紅外線，就矽晶體上之紅外線的輻照難以引起矽晶體中之毗鄰矽原子之間結合的伸縮振動並引起矽原子之間之結合的扭轉振動(旋轉振動)的頻率而言，紅外線之波長與10μm一樣短且換算成頻率則與30THz一樣高。在該伸縮振動中，矽原子之位置並不顯著移動，以使難以引起矽原子之間之結合的重排。
另一方面，在矽晶體上輻照微波之情形下，由於矽原子之間之四個Sp3雜化軌道的結合振動而扭曲的原因，故有效地引起矽原子之間之結合的重排。微波與紅外線相比波長較長且進入矽晶體中之滲透性較高。因此，微波有效地產生必要斑點。
然而，即使在微波中，2.45GHz作為家用微波爐之頻率仍如此低以致於難以有效地引起矽原子之間之結合的扭轉振動。另一方面，在頻率超過30GHz時，可能開始不再伴隨矽原子間之結合的扭轉振動。因此，在頻率在該等頻率之中間區域中(例如5.8GHz)時，有效地引起矽原子之間之結合的扭轉振動並容易有效地引起矽原子重排。
因此，微波處理係與熱處理不同之處理且可在未加熱至高溫情況下引起矽原子之間之結合的扭轉振動，以便如此容易地引起原子位置之變化、即結合之重排以致於可以高效率活化第一雜質80，同時限制不必要擴散。具體而言，在使用分子離子作為第一雜質80之情形下，在雜質植入層9中，由於引入第一雜質80，晶體缺陷密度如此高且電子分佈之不對稱性如此大以致於極性變大。因此，微波輻照之性能容許容易地引起扭轉振動，且第一雜質80之活化及晶體缺陷恢復效應較大。
與第一實施例類似，即使在使用呈原子離子形式之碳作為第二雜質81的情形下，亦可施加實施例之微波處理。
[第四實施例]
第四實施例與每一實施例之不同之處在於將雜質植入由元件隔離區域圍繞之狹窄區域中並實施微波處理。
(半導體裝置之製造方法)
圖4A及4B係顯示第四實施例之半導體裝置之製造方法的主要部分剖視圖。
首先，藉由已知方法在半導體層1中形成元件隔離區域11。
接下來，如圖4A中所示，藉由離子植入方法將第一及第二雜質80及81植入半導體層1中以形成雜質植入層13。
接下來，如圖4B中所示，藉由在惰性氣體氣氛或包括10%或更少氧之氣氛中實施微波處理來活化第一雜質80以形成雜質擴散層14。隨後，經由已知方法獲得期望半導體裝置。
具體而言，藉由微波處理活化植入第一雜質80以形成雜質擴散層14。此微波處理較佳係頻率高於2.45 GHz且低於50 GHz之微波、更佳頻率為5.8 GHz至30 GHz之微波。
期望將欲使用微波之功率密度確定為2.1 W-3.6 W/1 cm2且將微波輻照約1分鐘至10分鐘。另外，期望實施微波處理以便將半導體層1保持在500℃或更低溫度、期望300℃或更低溫度下，並視需要實施冷卻。
另外，為防止製程室中之異常放電，製程室中之壓力較佳係約1 atm。
根據第四實施例，即使由元件隔離區域11圍繞，亦可在如此低溫下藉由微波處理活化第一雜質80以便形成雜質擴散層14並形成具有極少晶體缺陷之雜質擴散層14。
[第五實施例]
圖5A至5G係顯示第五實施例之半導體裝置之製造方法的主要部分剖視圖。在本發明實施例中，闡述作為半導體裝置之CMOS(互補氧化物半導體)電晶體之製造方法。下文闡述圖5A中所示在nMOS區域9a中形成n型電晶體及在pMOS區域9b中形成p型電晶體的情形。
(半導體裝置之製造方法)
首先，如圖5A中所示，以約10 KeV至30 KeV之加速能量及2×1015 cm-2之劑量在具有作為主要組份之摻雜有硼之矽的p型基板91上形成作為半導體層之p型孔92及n型孔93及元件隔離絕緣膜94以其後形成閘極絕緣膜95。
在nMOS區域9a中形成p型孔92且在pMOS區域9b中形成n型孔93。
舉例而言，藉由CVD方法在p型孔92與n型孔93之間之邊界中形成元件隔離絕緣膜94。舉例而言，藉由使用氧化矽膜形成元件隔離絕緣膜94。
舉例而言，藉由熱氧化方法在p型孔92及n型孔93上形成閘極絕緣膜95。舉例而言，藉由使用氧化矽膜形成閘極絕緣膜95。
接下來，如圖5B中所示，藉由CVD方法形成閘極電極96。
舉例而言，藉由使用多晶矽或非晶形矽形成閘極電極96。
接下來，如圖5C中所示，藉由離子植入方法形成將作為第一雜質之分子離子植入nMOS區域9a中的淺雜質引入層97及將作為第一雜質之分子離子植入pMOS區域9b中的淺雜質引入層98。
具體而言，藉由CVD方法形成厚度為10 nm或更小且包括氧化矽膜、氮化矽膜或其層壓層之側壁絕緣膜以隨後藉由離子植入方法將作為第二雜質之呈分子離子形式之C7H7、C12H12或C14H14植入至約10 nm之深度，從而變為5×1019 cm-3或更大之濃度。隨後，用光阻圖案遮罩pMOS區域9b以其後形成雜質引入層97，同時藉由離子植入方法將呈分子離子形式之P2或P4植入nMOS區域9a中。隨後，在去除光阻圖案後，用光阻圖案遮罩nMOS區域9a以其後形成雜質引入層98，同時藉由離子植入方法將呈分子離子形式之B10H14、B18H22、B20H28或B36H44植入pMOS區域9b中。舉例而言，在需要深度為20 nm或更小之雜質引入層的情形下，藉由使用電漿摻雜方法實施上文提及之分子離子之離子植入。
此電漿摻雜方法係容許在短時間內以高濃度廣泛離子植入並容許進一步減少晶體缺陷之出現的方法。
接下來，如圖5D中所示，藉由利用微波加熱方法之熱處理實施植入第一雜質的電活化。
接下來，如圖5E中所示，在閘極電極96之側面上形成氧化矽膜99及氮化矽膜100。
具體而言，藉由CVD方法在nMOS區域9a及pMOS區域9b上形成氧化矽膜以藉由RIE方法暴露元件隔離絕緣膜94、雜質引入層97及雜質引入層98。隨後，藉由CVD方法在nMOS區域9a及pMOS區域9b上形成氮化矽膜以藉由RIE方法暴露元件隔離絕緣膜94、雜質引入層97及雜質引入層98，藉此在閘極電極96側面上形成具有氧化矽膜99及氮化矽膜100之層壓結構之側壁。
接下來，如圖5F中所示，藉由離子植入方法形成將作為第一雜質之分子離子植入nMOS區域9a中的深雜質引入層101及將作為第一雜質之分子離子植入pMOS區域9b中的深雜質引入層102。
具體而言，藉由離子植入方法將作為第二雜質之呈分子離子形式之C7H7、C12H12或C14H14植入nMOS區域9a及pMOS區域9b至約20 nm之深度以變為1×1020 cm-3或更大之濃度。隨後，用光阻圖案遮罩pMOS區域9b以其後形成雜質引入層101，同時藉由離子植入方法將呈分子離子形式之P2或P4植入nMOS區域9a中。隨後，在去除光阻圖案後，用光阻圖案遮罩nMOS區域9a以其後形成雜質引入層102，同時藉由離子植入方法將呈分子離子形式之B10H14、B18H22、B20H28或B36H44植入pMOS區域9b中。舉例而言，在需要深度為20 nm或更小之雜質引入層的情形下，藉由使用電漿摻雜方法實施上文提及之分子離子之引入。
接下來，如圖5G中所示，藉由利用微波加熱方法之熱處理實施植入第一雜質的電活化以經由已知方法獲得期望電晶體。
根據第五實施例，可形成高性能電晶體以便限制雜質擴散，短通道效應較小，且在低寄生電阻之情況下之導通狀態電流與關斷狀態電流之比(Ion/Ioff比)較大。
[第六實施例]
圖6A至6F係顯示第六實施例之半導體裝置之製造方法的主要部分剖視圖。藉由與第五實施例不同之製造方法製造作為本發明實施例之半導體裝置的電晶體。下文闡述半導體裝置之製造方法。
(半導體裝置之製造方法)
首先，如圖6A中所示，藉由CVD方法在作為半導體層之基板110上形成元件隔離絕緣膜111以隨後在基板110上形成氧化矽膜112及虛閘極113。舉例而言，此基板110係具有矽作為主要組份之基板。
具體而言，藉由熱氧化方法在基板110上形成氧化矽膜112之前體膜。隨後，藉由CVD方法在氧化矽膜112上形成虛閘極113之前體膜以藉由光微影蝕刻方法及RIE方法形成氧化矽膜112及虛閘極113。舉例而言，此虛閘極113包括多晶矽或非晶形矽。
接下來，藉由離子植入方法將根據半導體裝置之導電性作為第一雜質之呈分子離子形式之P2或P4、或呈分子離子形式之B10H14、B18H22、B20H28或B36H44、及作為第二雜質之含有呈分子離子形式之碳、氟或氮中之至少一者的雜質引入作為源極-汲極區域之區域中，同時使用虛閘極113作為遮罩以形成厚度為20 nm或更小之淺雜質層114。舉例而言，可藉由電漿摻雜方法實施此雜質植入。
接下來，藉由利用微波加熱方法之熱處理實施植入第一雜質的電活化。
接下來，藉由離子植入方法將具有導電性之第一雜質及作為第二雜質之含有呈分子離子形式之碳、氟或氮中之至少一者的雜質植入作為源極區域之區域中以形成深雜質層115。
具體而言，舉例而言，在製造p型電晶體之情形下藉由植入作為第一雜質之呈分子離子形式的B10H14、B18H22、B20H28或B36H44、或在製造n型電晶體之情形下藉由植入作為第一雜質之呈分子離子形式的P2或P4來形成深雜質層115。
接下來，藉由利用微波加熱方法之熱處理實施植入第一雜質的電活化。
接下來，在虛閘極113側面上形成側壁116。舉例而言，此側壁116包括氧化矽膜、氮化矽膜、或氧化矽膜及氮化矽膜之層壓結構。
具體而言，藉由CVD方法在基板110上形成絕緣膜以隨後藉由RIE方法去除絕緣膜以暴露基板110及元件隔離絕緣膜111來形成側壁116。
接下來，藉由CVD方法在基板110上形成層間絕緣膜117以暴露虛閘極113，同時藉由CMP(化學機械拋光)方法平坦化。
舉例而言，層間絕緣膜117包括具有比氧化矽膜低之電容率的氧化矽膜或添加氟之氧化矽膜(SiOF)。
接下來，如圖6C中所示，藉由RIE方法去除虛閘極113下之氧化矽膜112以及暴露虛閘極113在層間絕緣膜117中形成開口118。
接下來，如圖6D中所示，藉由離子植入方法將雜質植入暴露於開口118之基板110中，同時使用層間絕緣膜117作為遮罩，形成局部通道119。
具體而言，在形成p型電晶體的區域中藉由以1×1018 cm-3至5×1018 cm-3之濃度植入銻(Sb)或砷形成局部通道119。同時，在形成n型電晶體之區域中藉由以1×1018 cm-3至5×1018 cm-3之濃度植入銦形成局部通道119。
接下來，如圖6E中所示，藉由CVD方法在開口118底部形成閘極絕緣膜120以隨後藉由CVD方法形成閘極電極材料膜121以便填滿開口118。
舉例而言，閘極絕緣膜120包括氧氮化矽膜(SiON)或具有比氧氮化矽膜低之電容率的高k材料。舉例而言，此高k材料包括基於鉿之氧化物膜(例如氧氮化鉿矽膜(HfSiON)及氧化鉿膜(HfO2))或氧氮化矽膜。
接下來，如圖6F中所示，藉由CMP方法去除層間絕緣膜117上之閘極電極材料膜121而形成閘極電極122以獲得期望電晶體。
根據第六實施例，可形成高性能電晶體以便限制雜質擴散，短通道效應較小，且具有低寄生電阻之通態電流與端態電流之比(Ion/Ioff比)較大。
(修改)
可藉由使用電漿摻雜方法同時實施磷及碳或氟、或硼及碳或氟之離子植入作為上文所提及實施例之修改。
具體而言，藉由在氦或氫之稀釋氣體氣氛中使用PH3形成電漿，且在碳情形下藉由使用CH4、或在氟情形下藉由使用F2或PF3形成電漿以實施磷及碳或氟之同時摻雜或連續摻雜。在使用硼之情形下，藉由使用經氦稀釋之B2H6氣體或經氫稀釋之B2H6氣體實施摻雜。
在實施電漿摻雜方法中，為改良雜質植入層9與作為矽單晶之源極-汲極區域6之間之界面的平坦性，半導體層1之溫度較佳係-60℃至50℃、更佳30℃或更低。
(雜質濃度之上限值及下限值的研究)
圖7係碳濃度、接觸電阻率及漏電流之圖。圖8係氟濃度、接觸電阻率及漏電流之圖。圖9係氮濃度、接觸電阻率及漏電流之圖。在圖7中，橫軸指示C濃度(cm-3)，圖7之空間左側上的縱軸指示接觸電阻率(Ω‧cm2)，且圖7之空間右側上之縱軸指示漏電流(A/cm2)。圖7中之白圈的符號表示關於C濃度之漏電流，且黑圈之符號表示關於C濃度之接觸電阻率。在圖8中，橫軸指示F濃度(cm-3)，圖8之空間左側上的縱軸指示接觸電阻率(Ω‧cm2)，且圖8之空間右側上之縱軸指示漏電流(A/cm2)。圖8中之白圈的符號表示關於F濃度之漏電流，且黑圈之符號表示關於F濃度之接觸電阻率。在圖9中，橫軸係N濃度(cm-3)，圖9之空間左側上的縱軸係接觸電阻率(Ω‧cm2)，且圖9之空間右側上之縱軸係漏電流(A/cm2)。圖9中之白圈的符號表示關於N濃度之漏電流，且黑圈之符號表示關於N濃度之接觸電阻率。以如下方式計算圖7至9中所示接觸電阻率：將Si基板用導電雜質摻雜以使Si基板之表面濃度變為2E15 cm-2或更大，並經受活化之熱處理，在Si基板上形成Si氧化物膜，在Si氧化物膜上形成具有接觸直徑為20 nm至100 nm之開口的接觸件的Kelvin圖案，藉由使用Kelvin圖案形成W/TiN/Ti電極及佈線圖案，且在與Si基板之界面上形成TiSi2，且其後在50 μA至500 μA之恆定電流流過時量測電壓以量測接觸電阻值並將該值乘以接觸面積。
下文研究C濃度、F濃度及N濃度之上限值及下限值。在離子植入雜質係碳之情形下，如圖7中所示，在矽中之C濃度超過約1E21 cm-3(1×1021 cm-3)時，作為間隙原子之碳增加且如此容易地形成晶體缺陷。因此，需要在小於約1E21 cm-3(1×1021 cm-3)下測定C濃度以限制接觸電阻。
在矽中之C濃度變為約5E19 cm-3(5×1019 cm-3)時，磷及硼之擴散抑制效應變得如此小以致於源極區域及汲極區域易於在(例如)閘極長度為30 nm或更小之MOSFET(金屬氧化物半導體場效應電晶體)中短路；結果，漏電流變得如此大以致於不能獲得期望性能。因此，期望C濃度為5E19 cm-3(5×1019 cm-3)或更大且小於1E21 cm-3(1×1021 cm-3)。
在離子植入雜質係氟之情形下，如圖8中所示，在矽中之F濃度超過約1E21 cm-3(1×1021 cm-3)時，過量氟終止矽之懸空鍵而形成晶體缺陷。在形成晶體缺陷時，硼及磷如此容易地集中在此處以致於不能獲得雜質分佈之再現性且使得pn結漏電流增大。如圖8中所示，接觸電阻在約1E21 cm-3(1×1021 cm-3)或更大之F濃度下如此迅速增加。因此，需要將F濃度限制至小於約1E21 cm-3(1×1021 cm-3)。
與碳類似，在F濃度變為約5E19 cm-3(5×1019 cm-3)時，磷及硼之擴散抑制效應變得如此小以致於源極區域及汲極區域易於在(例如)閘極長度為30 nm或更小之MOSFET中短路；結果，漏電流變得如此大以致於不能獲得期望性能。因此，期望F濃度為5E19 cm-3(5×1019 cm-3)或更大且小於1E21 cm-3(1×1021 cm-3)。
在離子植入雜質係氮之情形下，如圖9中所示，在矽中之N濃度超過約1E20 cm-3(1×1020 cm-3)時，p型或n型雜質之活化效率降低且接觸電阻升高。因此，期望N濃度小於約1E20 cm-3(1×1020 cm-3)。
從限制p型或n型雜質擴散之觀點來看，考慮上文提及之濃度範圍，需要N濃度為約5E19 cm-3(5×1019 cm-3)或更大。因此，期望N濃度為5E19 cm-3(5×1019 cm-3)或更大且小於1E20 cm-3(1×1020 cm-3)。
上文提及之修改容許製造p型及n型電晶體之製程時間縮短並容許限制半導體裝置之製造成本。可限制P型或n型雜質擴散並在如此高之濃度下活化。因此，限制形成電極時之接觸電阻增大且具有高產率之LSI製造過程可行。
上述實施例容許減少晶體缺陷，同時限制植入雜質擴散。同時，上述實施例容許在如此低之溫度下形成雜質擴散層以致於可有效製造半導體裝置，其中高溫下之熱處理並非較佳。此外，上述實施例由於減少晶體缺陷之原因容許降低漏電流。
儘管已闡述了某些實施例，但僅以實例方式提供該等實施例，且並不意欲限制本發明之範圍。實際上，本文所闡述之新穎方法及系統可以多種其他形式體現；此外，可在不背離本發明精神的情況下對本文所闡述方法及系統的形式作出各種省略、替代及改變。隨附權申請專利範圍及其等效物意欲涵蓋將屬於本發明範圍及精神的該等形式或修改。
1．．．半導體層
2．．．閘極絕緣膜
3．．．浮動閘極電極
4．．．電極間絕緣膜
5．．．控制閘極電極
6．．．源極-汲極區域
7．．．層間絕緣膜
9．．．雜質植入層
9a．．．nMOS區域
9b．．．pMOS區域
11．．．元件隔離區域
13．．．雜質植入層
14．．．雜質擴散層
70．．．接觸孔
71．．．底部
80．．．第一雜質
81．．．第二雜質
90．．．雜質擴散層
91．．．p型基板
92．．．p型孔
93．．．n型孔
94．．．元件隔離絕緣膜
95．．．閘極絕緣膜
96．．．閘極電極
97．．．淺雜質引入層
98．．．淺雜質引入層
99．．．氧化矽膜
100．．．氮化矽膜
101．．．深雜質引入層
102．．．深雜質引入層
110．．．基板
111．．．元件隔離絕緣膜
112．．．氧化矽膜
113．．．虛閘極
114．．．淺雜質層
115．．．深雜質層
116．．．側壁
117．．．層間絕緣膜
118．．．開口
119．．．局部通道
120．．．閘極絕緣膜
121．．．閘極電極材料膜
122．．．閘極電極
圖1A至1D係顯示第一實施例之半導體裝置之製造方法的主要部分剖視圖。
圖2A及2B係顯示第二實施例之半導體裝置之製造方法的主要部分剖視圖。
圖3A及3B係顯示第三實施例之半導體裝置之製造方法的主要部分剖視圖。
圖4A及4B係顯示第四實施例之半導體裝置之製造方法的主要部分剖視圖。
圖5A至5G係顯示第五實施例之半導體裝置之製造方法的主要部分剖視圖。
圖6A至6F係顯示第六實施例之半導體裝置之製造方法的主要部分剖視圖。
圖7係碳濃度、接觸電阻率及漏電流之圖。
圖8係氟濃度、接觸電阻率及漏電流之圖。
圖9係氮濃度、接觸電阻率及漏電流之圖。
1．．．半導體層
2．．．閘極絕緣膜
3．．．浮動閘極電極
4．．．電極間絕緣膜
5．．．控制閘極電極
6．．．源極-汲極區域
7．．．層間絕緣膜
9．．．雜質植入層
70．．．接觸孔
80．．．第一雜質
81．．．第二雜質

Claims (17)

  1. 一種半導體裝置之製造方法，其包含藉由將含有呈分子離子形式之磷或硼的第一雜質及含有植入量比該磷或硼少且呈分子離子形式之碳、氟或氮的第二雜質植入半導體層中來形成雜質植入層，植入該第二雜質於該半導體層，以使該雜質植入層中所含之該碳濃度、氟濃度或氮濃度變為5×1019cm-3或更大且未滿1×1021cm-3。
  2. 如請求項1之半導體裝置之製造方法，其中該等第一雜質含有Pa(其中a係2或更大之整數)。
  3. 如請求項1之半導體裝置之製造方法，其中該等第一雜質含有BbHc(其中b係2或更大之整數，c係6或更大之整數)。
  4. 如請求項1之半導體裝置之製造方法，其中該等第二雜質含有CdHe(其中d係2或更大之整數，e係6或更大之整數)。
  5. 如請求項1之半導體裝置之製造方法，其中該等第二雜質含有F2或PF3。
  6. 如請求項1之半導體裝置之製造方法，其中該等第二雜質含有N2或NH3。
  7. 如請求項1之半導體裝置之製造方法，其中實施該等第一雜質及該等第二雜質之植入，同時將該半導體層冷卻至0℃或更低溫度。
  8. 如請求項1之半導體裝置之製造方法，其中在植入該等第一雜質之前植入該等第二雜質。
  9. 如請求項1之半導體裝置之製造方法，其中藉由使用電漿摻雜方法實施該等第一雜質及該等第二雜質之植入。
  10. 如請求項1之半導體裝置之製造方法，其中在植入該等第一雜質及該等第二雜質後，在惰性氣體氣氛或包括10%或更少氧之氣氛中實施藉由電磁波之熱處理以活化該等第一雜質。
  11. 如請求項1之半導體裝置之製造方法，其中在植入該等第一雜質及該等第二雜質後，用微波輻照以活化該等第一雜質。
  12. 如請求項11之半導體裝置之製造方法，其中該微波具有2.45GHz至50GHz之頻率。
  13. 如請求項11之半導體裝置之製造方法，其中實施該微波之輻照以使該半導體層之溫度變為500℃或更低。
  14. 一種半導體裝置之製造方法，其包含藉由將含有呈分子離子形式之磷或硼的第一雜質及含有植入量比該磷或硼少且呈原子離子形式之碳的第二雜質植入半導體層中來形成雜質植入層，植入該第二雜質於該半導體層，以使該雜質植入層中所含之該碳濃度變為5×1019cm-3或更大且未滿1×1021cm-3。
  15. 如請求項14之半導體裝置之製造方法，其中實施該等第一雜質及該等第二雜質之植入，同時將該半導體層冷卻至0℃或更低溫度。
  16. 如請求項14之半導體裝置之製造方法，其中在植入該等第一雜質及該等第二雜質後，在惰性氣體氣氛或包括 10%或更少氧之氣氛中實施藉由電磁波之熱處理以活化該等第一雜質。
  17. 如請求項14之半導體裝置之製造方法，其中在植入該等第一雜質及該等第二雜質後，用微波輻照以活化該等第一雜質。
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