JP5820243B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP5820243B2
JP5820243B2 JP2011244609A JP2011244609A JP5820243B2 JP 5820243 B2 JP5820243 B2 JP 5820243B2 JP 2011244609 A JP2011244609 A JP 2011244609A JP 2011244609 A JP2011244609 A JP 2011244609A JP 5820243 B2 JP5820243 B2 JP 5820243B2
Authority
JP
Japan
Prior art keywords
impurity
semiconductor device
manufacturing
layer
implanted
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2011244609A
Other languages
English (en)
Other versions
JP2012134460A (ja
Inventor
黒 恭 一 須
黒 恭 一 須
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2011244609A priority Critical patent/JP5820243B2/ja
Publication of JP2012134460A publication Critical patent/JP2012134460A/ja
Application granted granted Critical
Publication of JP5820243B2 publication Critical patent/JP5820243B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2658—Bombardment with radiation with high-energy radiation producing ion implantation of a molecular ion, e.g. decaborane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/223—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a gaseous phase
    • H01L21/2236—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a gaseous phase from or into a plasma phase
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Plasma & Fusion (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Description

本発明の実施の形態は、半導体装置の製造方法に関する。
従来の技術として、基板に注入した導電型不純物の不要な拡散を防ぐ不純物を注入する半導体装置の製造方法が知られている。
従来の半導体装置の製造方法によれば、不純物により導電型不純物の拡散が抑えられるので、狭い領域に拡散層を形成することができる。しかし、従来の半導体装置の製造方法は、さらなる微細化により、より狭い領域に拡散層を形成することから、熱処理による結晶回復が十分行われず、転位欠陥等の結晶欠陥に起因するリーク電流等の発生が問題となっている。
特開２００８−１５９９６０号公報
本発明の目的は、注入した不純物の拡散を抑制しつつ結晶欠陥を低減する半導体装置の製造方法を提供することにある。
実施の形態の半導体装置の製造方法は、リンまたはボロンを分子状イオンの形態で含有する第１の不純物と、前記リンまたはボロンよりも注入量が少ない炭素、フッ素または窒素を分子状イオンの形態で含有する、もしくは、前記リンまたはボロンよりも注入量が少ない炭素を原子イオンの形態で含有する第２の不純物と、を半導体層に注入して不純物注入層を形成する工程を含む。
図１（ａ）〜（ｄ）は、第１の実施の形態に係る半導体装置の製造工程を示す要部断面図である。 図２（ａ）〜（ｂ）は、第２の実施の形態に係る半導体装置の製造工程を示す要部断面図である。 図３（ａ）および（ｂ）は、第３の実施の形態に係る半導体装置の製造工程を示す要部断面図である。 図４（ａ）および（ｂ）は、第４の実施の形態に係る半導体装置の製造工程を示す要部断面図である。 図５（ａ）〜（ｇ）は、第５の実施の形態に係る半導体装置の製造工程を示す要部断面図である。 図６（ａ）〜（ｆ）は、第６の実施の形態に係る半導体装置の製造工程を示す要部断面図である。 図７は、炭素濃度とコンタクト抵抗率およびリーク電流のグラフである。 図８は、フッ素濃度とコンタクト抵抗率およびリーク電流のグラフである。 図９は、窒素濃度とコンタクト抵抗率およびリーク電流のグラフである。
[実施の形態の概要]
実施の形態に係る半導体装置の製造方法は、リンまたはボロンを分子状イオンの形態で含有する第１の不純物と、リンまたはボロンよりも注入量が少ない炭素、フッ素または窒素を分子状イオンの形態で含有する、もしくは、前記リンまたはボロンよりも注入量が少ない炭素を原子イオンの形態で含有する第２の不純物と、を半導体層に注入して不純物注入層を形成する工程を含む。
[第１の実施の形態]
図１（ａ）〜（ｄ）は、第１の実施の形態に係る半導体装置の製造工程を示す要部断面図である。以下では、例えば、２層電極型トランジスタを形成する工程について説明する。この２層電極型トランジスタは、半導体装置としてのメモリを構成するセルトランジスタである。
（半導体装置の製造方法）
まず、図１（ａ）に示すように、半導体層１上にゲート絶縁膜２、フローティングゲート電極３、電極間絶縁膜４および制御ゲート電極５を順次形成する。
半導体層１は、例えば、シリコンを主成分として用いて形成され、形成するトランジスタの導電型に合わせてｐ型またはｎ型の導電性を備えている。また、この半導体層１には、半導体層１がｐ型であればｎ型の不純物が注入され、半導体層１がｎ型であればｐ型の不純物が注入されることによって形成されたソース・ドレイン領域６が表面近傍に形成されている。
ゲート絶縁膜２は、例えば、シリコン酸化膜、ハフニウム系酸化膜（例えばＨｆＯ２）またはシリコン酸窒化膜（例えばＨｆＳｉＯＮ）等を用いて形成される。本実施の形態におけるゲート絶縁膜２は、例えば、シリコン酸化膜であり、熱酸化法等により形成される。
フローティングゲート電極３および制御ゲート電極５は、例えば、ポリシリコンを用いて形成され、ＣＶＤ（Chemical Vapor Deposition）法等により形成される。
電極間絶縁膜４は、例えば、ＯＮＯ（Oxide Nitride Oxide）膜である。電極間絶縁膜４は、例えば、シリコン酸化膜と、このシリコン酸化膜上に形成されたシリコン窒化膜と、このシリコン窒化膜上に形成されたシリコン酸化膜とを含んで構成される。シリコン酸化膜は、例えば、熱酸化法等により形成される。シリコン窒化膜は、例えば、ＣＶＤ法等により形成される。
次に、図１（ｂ）に示すように、ＣＶＤ法等により、半導体層１上に層間絶縁膜７を形成する。この層間絶縁膜７は、例えば、シリコン酸化膜を用いて形成される。この層間絶縁膜７は、例えば、ＲＩＥ（Reactive Ion Etching）法等を用いて形成された複数のコンタクトホール７０を有する。このコンタクトホール７０の底部７１には、後述する不純物拡散層が形成される。
次に、図１（ｃ）に示すように、イオン注入法等により、コンタクトホール７０に露出する半導体層１のソース・ドレイン領域６に、第１および第２の不純物８０、８１を注入して不純物注入層９を形成する。
形成されるトランジスタの導電型がｎ型であるとき、ソース・ドレイン領域６の導電性はｎ型である。トランジスタの導電型がｎ型であるとき、第１の不純物８０は、分子状イオンの形態のリンを含有する。つまり、第１の不純物８０は、例えば、Ｐａ（ａは２以上の整数。）を満たす分子状イオンを少なくとも１種類含む。
一方、トランジスタの導電型がｐ型であるとき、ソース・ドレイン領域６の導電性はｐ型である。トランジスタの導電型がｐ型であるとき、第１の不純物８０は、分子状イオンの形態のボロンを含有する。つまり、第１の不純物８０は、例えば、ＢｂＨｃ（ｂは２以上の整数。ｃは６以上の整数。）を満たす分子状イオンを少なくとも１種類含む。
第２の不純物８１は、例えば、第１の不純物８０よりも注入量の少ない炭素、フッ素または窒素を分子状イオンとして含有する。本実施の形態に係る第２の不純物８１は、例えば、ＣｄＨｅ（ｄは２以上の整数。ｅは６以上の整数。）を満たす分子状イオンを少なくとも１種類含む。なお、第２の不純物８１がフッ素を含有する場合は、例えば、分子状イオンとしてＦ２またはＰＦ３等が用いられ、窒素を含有する場合は、Ｎ２およびＮＨ３等が用いられる。
第２の不純物８１としては、第２の不純物８１の不純物濃度を高くしても、コンタクト抵抗率及びリーク電流が上昇し難いものが好ましく、従って、炭素を含有するものが最も好ましく、フッ素を含有するものが次に好ましい。しかしながら、フッ素濃度が１Ｅ２０ｃｍ−３を超えた際には、リーク電流が大きくなるため、リーク電流に関する条件が厳しい半導体装置においては、第２の不純物８１としてはフッ素を含有するものを使用することは好ましくはない。
ｎ＋層としての不純物注入層９の形成は、例えば、ヘリウムまたは水素の希釈ガス雰囲気中において、第１の不純物８０としてＰ２またはＰ４、第２の不純物８１としてＣ７Ｈ７、Ｃ１２Ｈ１２またはＣ１４Ｈ１４を用いて行われる。またイオン注入は、第１の不純物８０をイオン注入するよりも前に第２の不純物８１をイオン注入する順序であることが好ましい。この順序でイオン注入が行われることにより、同時または逆の順序でイオン注入する場合と比べて、ｐ型またはｎ型不純物をイオン注入する際のチャネリングを抑制することができ、より急峻なｐ型またはｎ型不純物原子分布を実現できる。
詳細には、第２の不純物８１を第１の不純物８０よりもより深く注入するような条件でイオン注入を行った場合には、第１の不純物８０と第２の不純物８１との注入の順序は限定されない。第１の不純物８０と第２の不純物８１とが同じ程度の深さに注入する場合には、先に述べたように、第１の不純物８０をイオン注入するよりも前に第２の不純物８１をイオン注入することが好ましい。この場合には、第２の不純物８１を注入することにより、ソース・ドレイン領域６にダメージ層（結晶欠陥層）が形成され、そのダメージ層が存在することにより、第１の不純物８０が注入された際の第１の不純物８０のソース・ドレイン領域６中の軌道は乱され、すなわちチャネリングが抑制され、第１の不純物８０の拡散が抑制されることになる。従って、第１の不純物８０のより急峻な分布を実現できる。
なお、第２の不純物８１は、例えば、原子イオンの炭素を用いることができる。この際、０℃以下（望ましくは−５０℃以下）に半導体層１を冷却して不純物の注入が行われる。低温でイオン注入することによって、イオン注入中のシリコンの再結晶化が抑制させるためにイオン注入層とＳｉ単結晶基板との界面が平坦になる。
一方、ｐ＋層としての不純物注入層９の形成は、例えば、ヘリウムまたは水素の希釈ガス雰囲気中において、第１の不純物８０としてＢ１０Ｈ１４、Ｂ１８Ｈ２２、Ｂ２０Ｈ２８またはＢ３６Ｈ４４、第２の不純物８１としてＣ７Ｈ７、Ｃ１２Ｈ１２またはＣ１４Ｈ１４を用いて行われる。なお、第２の不純物８１がフッ素を含有する場合は、例えば、分子状イオンとしてＦ２またはＰＦ３等が用いられ、窒素を含有する場合は、Ｎ２およびＮＨ３等が用いられる。
ここで、リンは、同じ導電性を対象物に付与する砒素と比べて、注入による結晶欠陥密度が低いが、熱処理により広範囲に拡散する問題を有している。また、ボロンは、同じ導電性を対象物に付与するフッ化ボロンと比べて、注入による結晶欠陥密度が低いが、熱処理により広範囲に拡散する問題を有している。炭素、フッ素及び窒素は、半導体層１のシリコンと結びついてリンおよびボロンの拡散を阻害するので、熱処理による、リンおよびボロンの不要な拡散を抑える目的で注入される。
不純物注入層９の形成における不純物の注入条件は、例えば、加速エネルギーが１０〜３０ＫｅＶであり、ドーズ量が２〜５×１０１５ｃｍ−２である。
次に、図１（ｄ）に示すように、１０００℃以下の熱処理により、注入した第１の不純物８０を活性化させて不純物拡散層９０を形成する。具体的には、この熱処理は、９５０〜９８０℃、３０秒以下で行われる。この不純物拡散層９０は、コンタクトホール７０に形成されるコンタクトプラグとのコンタクト抵抗を低減させる。セルトランジスタは、１０００℃を超える高温度での熱処理により、不具合が発生する可能性が高い。しかし、本実施の形態に係る半導体装置の製造方法では、結晶欠陥が少ないことから、低温で活性化することができるので、歩留まりが向上する。
上記の熱処理は、不活性ガス雰囲気、または酸素を１０％以下で含む雰囲気中で電磁波を用いた加熱法により行うこともできる。この際、半導体層１を３００℃以上に保ち、１０分以下で熱処理を行うことが好ましい。
次に、周知の工程を経て、所望の半導体装置を得る。
（第１の実施の形態の効果）
第１の実施の形態によれば、分子状イオンの形態となるリンまたはボロン、および分子状イオンの形態となる炭素、フッ素または窒素を注入しない場合と比べて、イオン注入されたリンまたはボロンの拡散を抑制し、結晶欠陥を低減することができる。
詳細には、第１の実施の形態によれば、第２の不純物８１を注入することにより、第１の不純物８０の拡散を抑制することができる。加えて、これらの不純物を分子状イオンの形態で注入することにより、ソース・ドレイン領域６中により均一にアモルファス状の不純物注入層９を形成することができることから、不純物注入層９とシリコン単結晶であるソース・ドレイン領域６との界面を平坦にすることが可能である。そして、その後に行われる熱処理の際に、界面が平坦であることから、この界面近傍における結晶欠陥、結晶転位の生成を抑えることができる。
一方、第１の不純物８０を原子イオンの形態で注入した場合には、注入後すぐに不純物注入層９の再結晶化が起きるため、不純物注入層９は、アモルファス状の形態を維持することは難しく、すなわち、不純物注入層９とソース・ドレイン領域６との界面が平坦性を維持することは難しい。従って、熱処理の際に、この界面近傍における結晶欠陥、結晶転位の生成することがある。
なお、第２の不純物８１として分子状イオンを用いた場合であっても、第２の不純物８１として原子イオンの炭素を用いた場合のイオン注入と同様に、０℃以下（望ましくは−５０℃以下）に半導体層１を冷却して、イオン注入を行っても良い。
上記のような冷却を行わずに半導体層１にイオン注入すると、結晶欠陥を生成とともにイオンビームアニールが起き、さらにこのイオンビームアニールにより再結晶化が起こり、不純物注入層９とソース・ドレイン領域６との界面に凹凸を形成することがある。このような状態で高温加熱を行うと、格子間原子が界面の周りに集まって、転位が形成されやすくなる。一方、上記のように冷却を行いながらイオン注入を行うと、イオンビームアニールが起こりにくくなるため再結晶化しにくくなり、不純物注入層９とソース・ドレイン領域６との界面の平坦性を良くすることができる。そして、その後に行われる処理の際に、この界面近傍における結晶欠陥、結晶転位の生成をより抑えることができる。
［第２の実施の形態］
第２の実施の形態は、素子分離領域で囲まれた狭い領域に不純物を注入する点で第１の実施の形態と異なっている。なお、以下の各実施の形態において、第１の実施の形態と同じ構成および機能を有する部分は、第１の実施の形態と同じ符号を付し、その説明は省略するものとする。
（半導体装置の製造方法）
図２（ａ）〜（ｂ）は、第２の実施の形態に係る半導体装置の製造工程を示す要部断面図である。
まず、周知の工程により、素子分離領域１１を半導体層１に形成する。この素子分離領域１１は、例えば、シリコン酸化膜を用いて形成される。素子分離領域１１の間隔は、例えば、５０ｎｍである。
次に、図２（ａ）に示すように、イオン注入法等により、第１および第２の不純物８０、８１を半導体層１に注入して不純物注入層１３を形成する。
不純物注入層１３の形成における不純物の注入条件は、例えば、加速エネルギーが１０〜３０ＫｅＶであり、ドーズ量が２〜５×１０１５ｃｍ−２である。
次に、図２（ｂ）に示すように、１０００℃以下の熱処理により、注入した第１の不純物８０を活性化させて不純物拡散層１４を形成する。続いて、周知の工程を経て、所望の半導体装置を得る。具体的には、この熱処理は、９５０〜９８０℃、３０秒以下で行われる。
（第２の実施の形態の効果）
第２の実施の形態によれば、素子分離領域１１に囲まれていても、第１および第２の不純物８０、８１を注入し、熱処理を行うことで、イオン注入された不純物の拡散を抑え、結晶欠陥が少ない不純物拡散層１４を形成することができる。またイオン注入後の加熱処理を行う際に熱によるダメージを受けやすい金属層や金属酸化物層がある場合に、それらの材料の受けるダメージをなくすことが可能となり、所望のデバイス性能を得ることができる。
［第３の実施の形態］
第３の実施の形態は、熱処理の代わりにマイクロ波処理を用いる点で上記の各実施の形態と異なっている。
（半導体装置の製造方法）
図３（ａ）および（ｂ）は、第３の実施の形態に係る半導体装置の製造工程を示す要部断面図である。以下に、本実施の形態における半導体装置の製造方法について説明するが、主に、他の実施の形態と異なる部分の説明を行う。
まず、第１の実施の形態における図１（ａ）および（ｂ）までの工程を行い、半導体層１上に層間絶縁膜７を形成する。
次に、図３（ａ）に示すように、イオン注入法等により、コンタクトホール７０に露出する半導体層１のソース・ドレイン領域６に、第１および第２の不純物８０、８１を注入して不純物注入層９を形成する。
次に、図３（ｂ）に示すように、不活性ガス雰囲気、または酸素を１０％以下で含む雰囲気中でマイクロ波による処理によって第１の不純物８０を活性化させて不純物拡散層９０を形成する。続いて、周知の工程を経て、所望の半導体装置を得る。
具体的には、マイクロ波処理により、注入した第１の不純物８０を拡散させて不純物拡散層９０を形成する。このマイクロ波加熱法は、２．４５ＧＨｚよりも高く５０ＧＨｚより低い周波数のマイクロ波であることが好ましく、５．８ＧＨｚ以上３０ＧＨｚまでの周波数のマイクロ波であることがより好ましい。なお、５．８０ＧＨｚを中心とする周波数帯は、ＩＳＭ(Industry-Science-Medical)バンド（(産業科学医療用バンド)）に指定されているため、容易にマグネトロンが入手しやすい。
また、使用するマイクロ波のパワー密度は、１ｃｍ２当たり２．１Ｗから３．６Ｗになるように設定し、マイクロ波を１分から１０分程度照射することが望ましい。さらに、半導体層１を５００℃以下、望ましくは３００℃以下に保つようにマイクロ波処理を行うことが望ましく、必要に応じて冷却を行う。冷却することにより、半導体層１の温度の上昇を抑え、マイクロ波の照射パワーをより高くしてマイクロ波処理による効果をより引き出すことが可能となり、第１の不純物８０の活性化を容易に行うことができる。従って、本実施形態においては、これまで説明した実施形態と比べてより低温で行われることとなる。なお、冷却方法の一例としては、半導体層の１の裏面に不活性ガスを流すという方法が挙げられる。
半導体層１の温度は、半導体層１の裏面側からグラスファイバーを介してパイロメーターを用いて計測する。詳細には、半導体層１の裏面の中心部、または、中心から例えば３０ｍｍ以内の領域の温度を計測する。また、プロセス制御のために、正確な温度測定が必要な場合には、半導体層１の裏面の中心部、外周部、及び、それらの中間部というように、複数の領域の測定を行う。
さらに、プロセスチャンバー内での異常放電を防ぐために、プロセスチャンバー内の圧力を１気圧に近づけることが好ましい。
（第３の実施の形態の効果）
第３の実施の形態によれば、マイクロ波処理を用いない場合と比べて、低い温度で第１の不純物８０を活性化させて不純物拡散層９０を形成することが可能となり、第１の不純物８０の不要な拡散を抑えることができる。すなわち、マイクロ波は赤外線と比べて波長が長く、結晶内部への浸透性が高いことから、マイクロ波は必要な箇所に効率よく到達することができる。従って、半導体層１の温度を上昇させることを避けつつ、第１の不純物８０を活性化させて不純物拡散層９０を形成することができる。よって、低温で不純物拡散層９０を形成することができることから、第１の不純物８０の不要な拡散を抑えることができる。
すなわち、本実施形態はマイクロ波の特性を利用したものである。以下にそのマイクロ波の特性について説明する。
マイクロ波は、一般には、３００ＭＨｚから３００ＧＨｚの周波数を持つ電磁波のことを指し、従って、マイクロ波においては、波の進行方向に対して互いに垂直になるように電場と磁場とが存在する。そして、この電場と磁場とは、波が最大振幅になるところでは最大になり、波の振幅がゼロとなる瞬間にゼロとなる。
ところで、シリコン結晶中に不純物があったり、結晶欠陥（原子空孔、格子間原子、未結合原子）があったりすると、シリコン結晶中に電荷分布が生じることとなる。特に不純物があると不純物原子とシリコン原子とでは電気陰性度が異なるので、電子を引き付けやすい原子の方に電子が偏り（負に帯電）、反対に他方の原子は電子が不足した状態（正に帯電）になる。このようにして、シリコン結晶中に電気双極子が形成される。そして、マイクロ波が照射されると、この電気双極子が、マイクロ波の電場に応じて振動することとなる。よって、マイクロ波のパワーが大きくなると、この振動が大きくなる。
さらに、ＲＴＡ（Rapid Thermal Annealing）や炉アニール等の加熱処理で用いられる赤外線と比較しつつ、マイクロ波の特性をさらに説明する。
赤外線は、その波長が１０μｍと短く、周波数に換算すると３０ＴＨｚと高い周波数のため、シリコン結晶に対して赤外線を照射すると、シリコンの結晶中では、隣り合うシリコン原子間の結合の伸縮振動が生じ、シリコン原子間の結合のねじれ振動（回転振動）は生じにくい。このような伸縮振動では、シリコン原子の位置が大きく動かないために、シリコン原子間の結合の組み換えが起こりにくい。
一方、マイクロ波をシリコン結晶に対して照射した場合には、シリコン原子間の４本あるＳｐ３混成軌道の結合がねじれるように振動するために、効率よくシリコン原子間の結合の組み換えが起こることとなる。また、マイクロ波は、赤外線と比べて波長が長く、シリコン結晶内部への浸透性が高い。したがって、マイクロ波は、必要な箇所に効率よく到達することとなる。
しかしながら、マイクロ波であっても、家庭用の電子レンジの周波数である２．４５ＧＨｚでは周波数が低すぎて、シリコン原子間の結合のねじれ振動を効率よく起こすことは難しい。一方、周波数が３０ＧＨｚを超えるとシリコン原子間の結合のねじれ振動が追随できなくなり始める。従って、これらの周波数の中間領域、例えば、周波数を５．８ＧＨｚとすると、シリコン原子間の結合のねじれ振動が効率よく生じ、効率よくシリコン原子の組み換えが起こりやすくなる。
このように、マイクロ波処理は熱処理とは異なる処理であり、高温にすることなくシリコン原子間の結合のねじれ振動を起こすことができるため、原子の位置の変化、すなわち結合の組み換えも起こりやすいため、不要な拡散を抑えつつ、高い効率で第１の不純物８０を活性化できる。特に、第１の不純物８０として分子状イオンを用いた場合、不純物注入層９中は、結晶欠陥密度が高く、第１の不純物８０等の導入により電子分布の非対称性が大きいため、分極が大きくなる。従って、マイクロ波照射を行なうと、ねじれ振動が起こりやすくなり、第１の不純物８０の活性化や結晶欠陥回復効果が大きい。
なお、第１の実施形態と同様に、第２の不純物８１として原子イオンの炭素を用いた場合であっても、本実施形態のマイクロ波処理を適用することができる。
［第４の実施の形態］
素子分離領域で囲まれた狭い領域に不純物を注入し、マイクロ波処理を行う点で各実施の形態と異なっている。
（半導体装置の製造方法）
図４（ａ）および（ｂ）は、第４の実施の形態に係る半導体装置の製造工程を示す要部断面図である。
まず、周知の工程により、素子分離領域１１を半導体層１に形成する。
次に、図４（ａ）に示すように、イオン注入法等により、第１および第２の不純物８０、８１を半導体層１に注入して不純物注入層１３を形成する。
次に、図４（ｂ）に示すように、不活性ガス雰囲気、または酸素を１０％以下で含む雰囲気中でマイクロ波による処理によって第１の不純物８０を活性化させて不純物拡散層１４を形成する。続いて、周知の工程を経て、所望の半導体装置を得る。
具体的には、マイクロ波処理により、注入した第１の不純物８０を拡散させて不純物拡散層１４を形成する。このマイクロ波加熱法は、２．４５ＧＨｚよりも高く５０ＧＨｚより低い周波数のマイクロ波であることが好ましく、５．８ＧＨｚ以上３０ＧＨｚまでの周波数のマイクロ波であることがより好ましい。
また、使用するマイクロ波のパワー密度は、１ｃｍ２当たり２．１Ｗから３．６Ｗになるように設定し、マイクロ波を１分から１０分程度照射することが望ましい。さらに、半導体層１を５００℃以下、望ましくは３００℃以下に保つようにマイクロ波処理を行うことが望ましく、必要に応じて冷却を行う。
さらに、プロセスチャンバー内での異常放電を防ぐために、プロセスチャンバー内の圧力を１気圧に近づけることが好ましい。
（第４の実施の形態の効果）
第４の実施の形態によれば、素子分離領域１１に囲まれていても、マイクロ波加熱法による低い温度で第１の不純物８０を活性化させて不純物拡散層１４を形成することが可能となり、結晶欠陥が少ない不純物拡散層１４を形成することができる。
［第５の実施の形態］
図５（ａ）〜（ｇ）は、第５の実施の形態に係る半導体装置の製造工程を示す要部断面図である。本実施の形態では、半導体装置としてのＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタの製造方法について説明する。以下では、図５（ａ）に示すｎＭＯＳ領域９ａにｎ型トランジスタ、ｐＭＯＳ領域９ｂにｐ型トランジスタを形成する場合について説明する。
（半導体装置の製造方法）
まず、図５（ａ）に示すように、加速エネルギーが１０〜３０ＫｅＶであり、ドーズ量が２×１０１５ｃｍ−２程度のボロンをドープしたシリコンを主成分とするｐ型基板９１上に半導体層としてのｐ型ウエル９２とｎ型ウエル９３、および素子分離絶縁膜９４を形成した後、ゲート絶縁膜９５を形成する。
ｐ型ウエル９２は、ｎＭＯＳ領域９ａに形成され、ｎ型ウエル９３は、ｐＭＯＳ領域９ｂに形成される。
素子分離絶縁膜９４は、例えば、ＣＶＤ法等により、ｐ型ウエル９２とｎ型ウエル９３の境界に形成される。素子分離絶縁膜９４は、例えば、シリコン酸化膜を用いて形成される。
ゲート絶縁膜９５は、例えば、熱酸化法等により、ｐ型ウエル９２およびｎ型ウエル９３上に形成される。ゲート絶縁膜９５は、例えば、シリコン酸化膜を用いて形成される。
次に、図５（ｂ）に示すように、ＣＶＤ法等により、ゲート電極９６を形成する。
ゲート電極９６は、例えば、ポリシリコンまたはアモルファスシリコンを用いて形成される。
次に、図５（ｃ）に示すように、イオン注入法等により、ｎＭＯＳ領域９ａに第１の不純物としての分子状イオンを注入した浅い不純物導入層９７と、ｐＭＯＳ領域９ｂに第１の不純物としての分子状イオンを注入した浅い不純物導入層９８と、を形成する。
具体的には、ＣＶＤ法等により、１０ｎｍ以下のシリコン酸化膜またはシリコン窒化膜或いはこれらの積層を含む側壁絶縁膜を形成し、続いて、イオン注入法等により、第２の不純物としての分子状イオンであるＣ７Ｈ７、Ｃ１２Ｈ１２またはＣ１４Ｈ１４を、１０ｎｍ程度の深さに、５×１０１９ｃｍ−３以上の濃度となるように注入する。続いて、ｐＭＯＳ領域９ｂをレジストパターンでマスクした後、イオン注入法等により、ｎＭＯＳ領域９ａに分子状イオンであるＰ２またはＰ４を注入して不純物導入層９７を形成する。続いて、レジストパターンを除去した後、ｎＭＯＳ領域９ａをレジストパターンでマスクした後、イオン注入法等により、ｐＭＯＳ領域９ｂに分子状イオンであるＢ１０Ｈ１４、Ｂ１８Ｈ２２、Ｂ２０Ｈ２８またはＢ３６Ｈ４４を注入して不純物導入層９８を形成する。なお、上記の分子状イオンのイオン注入は、例えば、深さが２０ｎｍ以下の不純物導入層が必要な場合は、プラズマドーピング法を用いて行われる。
このプラズマドーピング法は、短時間で、高濃度、且つ、高範囲にイオン注入ができ、さらに、結晶欠陥の生成をより低減することができる方法である。
次に、図５（ｄ）に示すように、マイクロ波加熱法による熱処理により、注入した第１の不純物の電気的活性化を行う。
次に、図５（ｅ）に示すように、ゲート電極９６の側面にシリコン酸化膜９９およびシリコン窒化膜１００を形成する。
具体的には、ＣＶＤ法等により、ｎＭＯＳ領域９ａおよびｐＭＯＳ領域９ｂ上にシリコン酸化膜を形成し、ＲＩＥ法等により、素子分離絶縁膜９４、不純物導入層９７および不純物導入層９８を露出させる。続いて、ＣＶＤ法等により、ｎＭＯＳ領域９ａおよびｐＭＯＳ領域９ｂ上にシリコン窒化膜を形成し、ＲＩＥ法等により、素子分離絶縁膜９４、不純物導入層９７および不純物導入層９８を露出させることにより、ゲート電極９６の側面に、シリコン酸化膜９９およびシリコン窒化膜１００の積層構造を有する側壁が形成される。
次に、図５（ｆ）に示すように、イオン注入法等により、ｎＭＯＳ領域９ａに第１の不純物としての分子状イオンを注入した深い不純物導入層１０１と、ｐＭＯＳ領域９ｂに第１の不純物としての分子状イオンを注入した深い不純物導入層１０２と、を形成する。
具体的には、イオン注入法等により、ｎＭＯＳ領域９ａおよびｐＭＯＳ領域９ｂに第２の不純物としての分子状イオンであるＣ７Ｈ７、Ｃ１２Ｈ１２またはＣ１４Ｈ１４を、２０ｎｍ程度の深さに、１×１０２０ｃｍ−３以上の濃度となるように注入する。続いて、ｐＭＯＳ領域９ｂをレジストパターンでマスクした後、イオン注入法等により、ｎＭＯＳ領域９ａに分子状イオンであるＰ２またはＰ４を注入して不純物導入層１０１を形成する。続いて、レジストパターンを除去した後、ｎＭＯＳ領域９ａをレジストパターンでマスクした後、イオン注入法等により、ｐＭＯＳ領域９ｂに分子状イオンであるＢ１０Ｈ１４、Ｂ１８Ｈ２２、Ｂ２０Ｈ２８またはＢ３６Ｈ４４を注入して不純物導入層１０２を形成する。なお、上記の分子状イオンの導入は、例えば、深さが２０ｎｍ以下の不純物導入層が必要な場合は、プラズマドーピング法を用いて行われる。
次に、図５（ｇ）に示すように、マイクロ波加熱法による熱処理により、注入した第１の不純物の電気的活性化を行い、周知の工程を経て所望のトランジスタを得る。
（第５の実施の形態の効果）
第５の実施の形態によれば、不純物拡散を抑制し、また、短チャネル効果が小さく、さらに、寄生抵抗の低いオフ電流値に対するオン電流値の比（Ｉｏｎ／Ｉｏｆｆ比）の大きい高性能トランジスタが形成できる。
［第６の実施の形態］
図６（ａ）〜（ｆ）は、第６の実施の形態に係る半導体装置の製造工程を示す要部断面図である。本実施の形態に係る半導体装置としてのトランジスタは、第５の実施の形態と異なる製造方法により製造される。以下では、その半導体装置の製造方法について説明する。
（半導体装置の製造方法）
まず、図６（ａ）に示すように、ＣＶＤ法等により、半導体層としての基板１１０上に素子分離絶縁膜１１１を形成し、続いて、基板１１０上にシリコン酸化膜１１２およびダミーゲート１１３を形成する。この基板１１０は、例えば、シリコンを主成分とする基板である。
具体的には、熱酸化法等により、基板１１０上にシリコン酸化膜１１２の前駆体膜を形成する。続いて、ＣＶＤ法等により、シリコン酸化膜１１２上にダミーゲート１１３の前駆体膜を形成し、フォトリソグラフィ法およびＲＩＥ法等により、シリコン酸化膜１１２およびダミーゲート１１３を形成する。このダミーゲート１１３は、例えば、ポリシリコンまたはアモルファスシリコンを含んで形成される。
次に、イオン注入法等により、ダミーゲート１１３をマスクとして、半導体装置の導電性に応じた第１の不純物としての分子状イオンであるＰ２またはＰ４、或いは分子状イオンであるＢ１０Ｈ１４、Ｂ１８Ｈ２２、Ｂ２０Ｈ２８またはＢ３６Ｈ４４と、第２の不純物としての分子状イオンである炭素、フッ素または窒素を少なくとも１つ含む不純物と、をソース・ドレイン領域となる領域に注入し、２０ｎｍ以下の浅い不純物層１１４を形成する。この不純物の注入は、例えば、プラズマドーピング法によって行われても良い。
次に、マイクロ波加熱法による熱処理により、注入した第１の不純物の電気的活性化を行う。
次に、イオン注入法等により、導電性に応じた第１の不純物と、第２の不純物としての分子状イオンである炭素、フッ素または窒素を少なくとも１つ含む不純物と、をソース・ドレイン領域となる領域に注入して深い不純物導入層１１５を形成する。
具体的には、例えば、ｐ型のトランジスタを製造する場合は、第１の不純物としての分子状イオンであるＢ１０Ｈ１４、Ｂ１８Ｈ２２、Ｂ２０Ｈ２８またはＢ３６Ｈ４４を注入し、ｎ型のトランジスタを製造する場合は、第１の不純物としての分子状イオンであるＰ２またはＰ４を注入して深い不純物導入層１１５を形成する。
次に、マイクロ波加熱法による熱処理により、注入した第１の不純物の電気的活性化を行う。
次に、ダミーゲート１１３の側面に側壁１１６を形成する。この側壁１１６は、例えば、シリコン酸化膜、シリコン窒化膜またはシリコン酸化膜とシリコン窒化膜の積層構造を含んで形成される。
具体的には、ＣＶＤ法等により、基板１１０上に絶縁膜を形成し、続いて、ＲＩＥ法等により、基板１１０および素子分離絶縁膜１１１が露出するように絶縁膜を除去して側壁１１６を形成する。
次に、ＣＶＤ法等により、基板１１０上に層間絶縁膜１１７を形成し、ＣＭＰ（Chemical Mechanical Polishing）法等により、平坦化してダミーゲート１１３を露出させる。
層間絶縁膜１１７は、例えば、シリコン酸化膜またはシリコン酸化膜よりも低誘電率となるフッ素添加シリコン酸化膜（ＳｉＯＦ）等を含んで形成される。
次に、図６（ｃ）に示すように、ＲＩＥ法等により、露出するダミーゲート１１３と共にダミーゲート１１３下のシリコン酸化膜１１２を除去し、層間絶縁膜１１７に開口１１８を形成する。
次に、図６（ｄ）に示すように、イオン注入法等により、層間絶縁膜１１７をマスクとして不純物を開口１１８に露出する基板１１０に注入して局所チャネル１１９を形成する。
具体的には、ｐ型のトランジスタを形成する領域には、アンチモン（Ｓｂ）またはヒ素を１×１０１８ｃｍ−３から５×１０１８ｃｍ−３の濃度で注入して局所チャネル１１９を形成する。また、ｎ型のトランジスタを形成する領域には、インジウムを１×１０１８ｃｍ−３から５×１０１８ｃｍ−３の濃度で注入して局所チャネル１１９を形成する。
次に、図６（ｅ）に示すように、ＣＶＤ法等により、開口１１８の底部にゲート絶縁膜１２０を形成し、続いて、ＣＶＤ法等により、開口１１８を埋めるようにゲート電極材膜１２１を形成する。
ゲート絶縁膜１２０は、例えば、シリコン酸窒化膜（ＳｉＯＮ）またはシリコン酸窒化膜よりも低誘電率となるＨｉｇｈ−ｋ材料を含んで形成される。このＨｉｇｈ−ｋ材料は、例えば、ハフニウムシリコン酸化窒化膜（ＨｆＳｉＯＮ）、ハフニウム酸化膜（ＨｆＯ２）等のハフニウム系の酸化膜またはシリコン酸窒化膜等を含んで形成される。
次に、図６（ｆ）に示すように、ＣＭＰ法等により、層間絶縁膜１１７上のゲート電極材膜１２１を除去してゲート電極１２２を形成し、所望のトランジスタを得る。
（第６の実施の形態の効果）
第６の実施の形態によれば、不純物拡散を抑制し、また、短チャネル効果が小さく、さらに、寄生抵抗の低いオフ電流値に対するオン電流値の比（Ｉｏｎ／Ｉｏｆｆ比）の大きい高性能トランジスタが形成できる。
（変形例）
また、上記の実施の形態の変形例として、リンと炭素またはフッ素、ボロンと炭素またはフッ素のイオン注入を、プラズマドーピング法を用いて同時に行っても良い。
具体的には、ヘリウムまたは水素の希釈ガスの雰囲気において、ＰＨ３を用いてプラズマを形成すると共に、炭素の場合はＣＨ４、フッ素の場合はＦ２またはＰＦ３のいずれかを用いてプラズマを形成し、リンと炭素またはフッ素の同時ドーピングまたは連続ドーピングを行う。ボロンを用いる場合は、Ｂ２Ｈ６をヘリウムで希釈したガスか、水素で希釈したガスを用いて行われる。
プラズマドーピング法を行う際には、半導体層１の温度を−６０℃から５０℃の間で行うことが好ましく、さらに、不純物注入層９とシリコン単結晶であるソース・ドレイン領域６との界面の平坦性を良くするために、３０℃以下で行うことが好ましい。
（不純物濃度の上限値と下限値の検討）
図７は、炭素濃度とコンタクト抵抗率およびリーク電流のグラフである。図８は、フッ素濃度とコンタクト抵抗率およびリーク電流のグラフである。図９は、窒素濃度とコンタクト抵抗率およびリーク電流のグラフである。図７は、横軸がＣ濃度（ｃｍ−３）、図７の紙面左側の縦軸がコンタクト抵抗率（Ω・ｃｍ２）、図７の紙面右側の縦軸がリーク電流（Ａ／ｃｍ２）である。また、図７に示す白丸の記号は、Ｃ濃度に対応するリーク電流を示し、黒丸の記号は、Ｃ濃度に対するコンタクト抵抗率を示している。図８は、横軸がＦ濃度（ｃｍ−３）、図８の紙面左側の縦軸がコンタクト抵抗率（Ω・ｃｍ２）、図８の紙面右側の縦軸がリーク電流（Ａ／ｃｍ２）である。また、図８に示す白丸の記号は、Ｆ濃度に対応するリーク電流を示し、黒丸の記号は、Ｆ濃度に対するコンタクト抵抗率を示している。図９は、横軸がＮ濃度（ｃｍ−３）、図９の紙面左側の縦軸がコンタクト抵抗率（Ω・ｃｍ２）、図９の紙面右側の縦軸がリーク電流（Ａ／ｃｍ２）である。また、図９に示す白丸の記号は、Ｎ濃度に対応するリーク電流を示し、黒丸の記号は、Ｎ濃度に対するコンタクト抵抗率を示している。図７から図９に図示したコンタクト抵抗率は、Ｓｉ基板に表面濃度が２Ｅ１５ｃｍ−２以上になるように導電型不純物をドーピングして活性化の熱処理を行い、Ｓｉ基板上にＳｉ酸化膜を形成し、２０〜１００ｎｍのコンタクト径のコンタクトを開口したＫｅｌｖｉｎパターンをＳｉ酸化膜に形成し、このＫｅｌｖｉｎパターンを用いてＷ／ＴｉＮ／Ｔｉ電極および配線パターンを形成し、Ｓｉ基板との界面部分にＴｉＳｉ２を形成した後に、５０〜５００μＡの定電流を流しながら、電圧を測定してコンタクト抵抗値を求め、その値にコンタクト面積を乗じてコンタクト抵抗率を算出したものである。
以下に、Ｃ濃度、Ｆ濃度、Ｎ濃度の上限値と下限値について検討する。イオン注入する不純物が炭素の場合、図７に示すように、シリコン中のＣ濃度が、およそ１Ｅ２１ｃｍ−３（１×１０２１ｃｍ−３）を超えると、格子間原子となる炭素が多くなり、結晶欠陥を形成しやすくなるため、コンタクト抵抗を抑えるためには、Ｃ濃度をおよそ１Ｅ２１ｃｍ−３（１×１０２１ｃｍ−３）未満に設定する必要がある。
また、シリコン中のＣ濃度が、およそ５Ｅ１９ｃｍ−３（５×１０１９ｃｍ−３）になるとリンやボロンの拡散抑制効果が小さくなるため、例えば、ゲート長が３０ｎｍ以下のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）では、ソース領域とドレイン領域が短絡しやすくなり、その結果としてリーク電流が大きくなり所望の性能が得られない。従って、Ｃ濃度は、５Ｅ１９ｃｍ−３（５×１０１９ｃｍ−３）以上、１Ｅ２１ｃｍ−３（１×１０２１ｃｍ−３）未満が望ましい。
イオン注入する不純物がフッ素の場合、図８に示すように、シリコン中のＦ濃度が、およそ１Ｅ２１ｃｍ−３（１×１０２１ｃｍ−３）を超えると、余剰のフッ素がシリコンのダングリングボンドを終端して結晶欠陥を形成する。一度結晶欠陥が形成されると、そこにボロンやリンが集まりやすくなり、不純物分布の再現性が得られなくなると共にｐｎ接合リーク電流の増大を招く。よってコンタクト抵抗は、図８に示すように、およそ１Ｅ２１ｃｍ−３（１×１０２１ｃｍ−３）以上のＦ濃度で急激に増大するために、Ｆ濃度は、およそ１Ｅ２１ｃｍ−３（１×１０２１ｃｍ−３）未満に抑える必要がある。
また炭素と同様に、Ｆ濃度が、およそ５Ｅ１９ｃｍ−３（５×１０１９ｃｍ−３）になるとリンやボロンの拡散抑制効果が小さくなるため、例えば、ゲート長が３０ｎｍ以下のＭＯＳＦＥＴでは、ソース領域とドレイン領域が短絡しやすくなり、その結果としてリーク電流が大きくなって所望の性能が得られない。従って、Ｆ濃度は、５Ｅ１９ｃｍ−３（５×１０１９ｃｍ−３）以上、１Ｅ２１ｃｍ−３（１×１０２１ｃｍ−３）未満が望ましい。
イオン注入する不純物が窒素の場合、図９に示すように、シリコン中のＮ濃度が、およそ１Ｅ２０ｃｍ−３（１×１０２０ｃｍ−３）を超えるとｐ型またはｎ型不純物の活性化効率が低下してコンタクト抵抗が上昇するため、Ｎ濃度は、およそ１Ｅ２０ｃｍ−３（１×１０２０ｃｍ−３）未満が望ましい。
またｐ型またはｎ型不純物の拡散を抑制するという観点から、上記の濃度範囲を考慮すると、Ｎ濃度は、およそ５Ｅ１９ｃｍ−３（５×１０１９ｃｍ−３）以上が必要である。従って、Ｎ濃度は、５Ｅ１９ｃｍ−３（５×１０１９ｃｍ−３）以上、１Ｅ２０ｃｍ−３（１×１０２０ｃｍ−３）未満が望ましい。
なお、上記の変形例によれば、ｐ型およびｎ型トランジスタを製造する工程を短縮することができ、半導体装置の製造コストを抑制することができる。またｐ型またはｎ型不純物の拡散を抑制して、かつ高濃度に活性化できるために電極を形成した時のコンタクト抵抗の上昇を抑えて、歩留まりの高いＬＳＩ製造プロセスが実現可能となる。
（実施の形態の効果）
以上説明した実施の形態によれば、注入した不純物の拡散を抑制しつつ結晶欠陥を低減することができる。また、以上説明した実施の形態によれば、低温で不純物拡散層の形成を行うことができるので、高い温度での熱処理が好ましくない半導体装置の製造に有効である。さらに、以上説明した実施の形態によれば、結晶欠陥が低減するので、リーク電流を減少させることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体層、９、１３…不純物注入層、９０、１４…不純物拡散層、８０…第１の不純物、８１…第２の不純物、９２…ｐ型ウエル、９３…ｎ型ウエル、１１０…基板

Claims (12)

  1. リンまたはボロンを分子状イオンの形態で含有する第１の不純物と、前記リンまたはボロンよりも注入量が少ない炭素、フッ素または窒素を分子状イオンの形態で含有する、もしくは、前記リンまたはボロンよりも注入量が少ない炭素を原子イオンの形態で含有する第２の不純物と、を半導体層に注入して不純物注入層を形成する工程を含み、
    前記第１の不純物の注入の前に、前記第２の不純物を注入し、
    前記不純物注入層に含まれる前記炭素、フッ素または窒素の濃度が５×１０ １９ ｃｍ −３ 以上かつ１×１０ ２０ ｃｍ −３ 未満となるよう前記第２の不純物を前記半導体層に注入する、
    半導体装置の製造方法。
  2. 前記第１の不純物は、Ｐａ（ａは２以上の整数。）を含む請求項１に記載の半導体装置の製造方法。
  3. 前記第１の不純物は、ＢｂＨｃ（ｂは２以上の整数。ｃは６以上の整数。）を含む請求項１に記載の半導体装置の製造方法。
  4. 前記第２の不純物は、ＣｄＨｅ（ｄは２以上の整数。ｅは６以上の整数。）を含む請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
  5. 前記第２の不純物は、Ｆ２又はＰＦ３を含む請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
  6. 前記第２の不純物は、Ｎ２又はＮＨ３を含む請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
  7. 前記第１の不純物と前記第２の不純物との注入は、０℃以下に前記半導体層を冷却しつつ、行われる、請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
  8. 前記第１の不純物と前記第２の不純物との注入は、プラズマドーピングを用いて行われる、請求項１乃至７のいずれか１項に記載の半導体装置の製造方法。
  9. 前記第１の不純物と前記第２の不純物との注入は、前記半導体層の温度が−６０℃から５０℃の間にある状態で、プラズマドーピングを用いて行われる、請求項８に記載の半導体装置の製造方法。
  10. 不活性ガス雰囲気、または酸素を１０％以下で含む雰囲気中において、電磁波による熱処理を行って前記第１の不純物を活性化させる、請求項１乃至９のいずれか１項に記載の半導体装置の製造方法。
  11. 前記第１の不純物と前記第２の不純物の注入の後、マイクロ波を照射して、前記第１の不純物を活性化させる、請求項１乃至９のいずれか１項に記載の半導体装置の製造方法。
  12. 前記マイクロ波の照射は、前記半導体層の温度が５００℃以下となるように行われる、請求項１１に記載の半導体装置の製造方法。
JP2011244609A 2010-12-03 2011-11-08 半導体装置の製造方法 Active JP5820243B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011244609A JP5820243B2 (ja) 2010-12-03 2011-11-08 半導体装置の製造方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2010270654 2010-12-03
JP2010270654 2010-12-03
JP2011244609A JP5820243B2 (ja) 2010-12-03 2011-11-08 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2012134460A JP2012134460A (ja) 2012-07-12
JP5820243B2 true JP5820243B2 (ja) 2015-11-24

Family

ID=44786057

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011244609A Active JP5820243B2 (ja) 2010-12-03 2011-11-08 半導体装置の製造方法

Country Status (4)

Country Link
US (1) US20130267083A1 (ja)
JP (1) JP5820243B2 (ja)
TW (1) TWI539494B (ja)
WO (1) WO2012073583A1 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120133652A (ko) * 2011-05-31 2012-12-11 삼성전자주식회사 반도체 소자의 제조 방법
US10094988B2 (en) 2012-08-31 2018-10-09 Micron Technology, Inc. Method of forming photonics structures
TWI509663B (zh) * 2013-01-09 2015-11-21 Macronix Int Co Ltd 抑制植入物滲透之多層多晶矽
JP2016001646A (ja) * 2014-06-11 2016-01-07 ソニー株式会社 固体撮像素子、及びその製造方法
KR20170004381A (ko) 2015-07-02 2017-01-11 삼성전자주식회사 불순물 영역을 포함하는 반도체 장치의 제조 방법
US9607838B1 (en) * 2015-09-18 2017-03-28 Taiwan Semiconductor Manufacturing Co., Ltd. Enhanced channel strain to reduce contact resistance in NMOS FET devices
KR102416028B1 (ko) * 2017-04-07 2022-07-04 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
EP3474314A1 (en) * 2017-10-20 2019-04-24 Infineon Technologies Austria AG Semiconductor device and method for manufacturing a semiconductor method
JP2021150508A (ja) * 2020-03-19 2021-09-27 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の製造方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2997791B2 (ja) * 1991-03-15 2000-01-11 沖電気工業株式会社 半導体素子の製造方法
JPH04307741A (ja) * 1991-04-04 1992-10-29 Seiko Epson Corp 半導体装置の製造方法
JP3830541B2 (ja) * 1993-09-02 2006-10-04 株式会社ルネサステクノロジ 半導体装置及びその製造方法
TW405155B (en) * 1997-07-15 2000-09-11 Toshiba Corp Semiconductor device and its manufacture
JP2002237466A (ja) * 1998-12-09 2002-08-23 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
KR100744650B1 (ko) * 2001-12-24 2007-08-01 주식회사 하이닉스반도체 반도체 소자 제조방법
KR100458086B1 (ko) * 2002-09-24 2004-11-26 주식회사 하이닉스반도체 반도체소자의 콘택 형성 방법 및 그를 이용한 피모스소자의 제조 방법
US20040102013A1 (en) * 2002-11-27 2004-05-27 Jack Hwang Codoping of source drains using carbon or fluorine ion implants to improve polysilicon depletion
US20040235281A1 (en) * 2003-04-25 2004-11-25 Downey Daniel F. Apparatus and methods for junction formation using optical illumination
US6909186B2 (en) * 2003-05-01 2005-06-21 International Business Machines Corporation High performance FET devices and methods therefor
KR100540490B1 (ko) * 2003-12-29 2006-01-11 주식회사 하이닉스반도체 플러그이온주입을 포함하는 반도체소자의 콘택 형성 방법
US20100112795A1 (en) * 2005-08-30 2010-05-06 Advanced Technology Materials, Inc. Method of forming ultra-shallow junctions for semiconductor devices
KR101455564B1 (ko) * 2005-12-09 2014-10-27 세미이큅, 인코포레이티드 탄소 클러스터의 주입에 의한 반도체 디바이스의 제조를 위한 시스템 및 방법
US7511346B2 (en) * 2005-12-27 2009-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Design of high-frequency substrate noise isolation in BiCMOS technology
WO2008016851A1 (en) * 2006-07-28 2008-02-07 Applied Materials, Inc. Use of carbon co-implantation with millisecond anneal to produce ultra-shallow junctions
US8586459B2 (en) * 2006-11-06 2013-11-19 Semequip, Inc. Ion implantation with molecular ions containing phosphorus and arsenic
JP2008159960A (ja) * 2006-12-26 2008-07-10 Renesas Technology Corp 半導体装置の製造方法
TWI474382B (zh) * 2007-04-11 2015-02-21 山米奎普公司 用於缺陷工程的簇離子植入
JP2009176808A (ja) * 2008-01-22 2009-08-06 Elpida Memory Inc 半導体装置の製造方法
US20090200494A1 (en) * 2008-02-11 2009-08-13 Varian Semiconductor Equipment Associates, Inc. Techniques for cold implantation of carbon-containing species
JP5235486B2 (ja) * 2008-05-07 2013-07-10 パナソニック株式会社 半導体装置
US7985617B2 (en) * 2008-09-11 2011-07-26 Micron Technology, Inc. Methods utilizing microwave radiation during formation of semiconductor constructions
JP5293399B2 (ja) 2009-05-20 2013-09-18 株式会社デンソー ポンプモジュール

Also Published As

Publication number Publication date
WO2012073583A1 (en) 2012-06-07
TWI539494B (zh) 2016-06-21
JP2012134460A (ja) 2012-07-12
US20130267083A1 (en) 2013-10-10
TW201225161A (en) 2012-06-16

Similar Documents

Publication Publication Date Title
JP5820243B2 (ja) 半導体装置の製造方法
US6245618B1 (en) Mosfet with localized amorphous region with retrograde implantation
US7651920B2 (en) Noise reduction in semiconductor device using counter-doping
US9583595B2 (en) Methods of forming low noise semiconductor devices
CN110034067B (zh) 半导体器件及其形成方法
US20130078788A1 (en) Producing method of semiconductor device and production device used therefor
JP2008283182A (ja) Ｐｍｏｓトランジスタ製造方法及びｃｍｏｓトランジスタ製造方法
CN103021849B (zh) 一种采用应力记忆技术的nmos器件制作方法
US8728894B2 (en) Method for fabricating an NMOS transistor
TWI338915B (en) Plasma doping method and method for fabricating semiconductor device using the same
US20180145156A1 (en) Finfet with improved gate dielectric
CN113161240A (zh) 基于45nm工艺的多金属异质栅介质抗辐照MOS场效应管及方法
US7235450B2 (en) Methods for fabricating semiconductor devices
CN110838445A (zh) 半导体器件及其形成方法
CN112133758B (zh) 功率半导体器件及制造方法
CN107170704B (zh) 半导体结构及其形成方法
US8101998B2 (en) MOSFET and manufacturing method thereof
CN111785689A (zh) Cmos器件及其形成方法
US20150235852A1 (en) Methods of manufacturing semiconductor devices
JP5045686B2 (ja) 半導体装置の製造方法
TWI637526B (zh) 半導體裝置及其形成方法
US20040219799A1 (en) Method for manufacturing semiconductor device
US9536974B2 (en) FET device with tuned gate work function
JP2006120801A (ja) 半導体装置及びその製造方法
US20160133711A1 (en) Method of fabricating source/drain region and semiconductor structure having source/drain region fabricated by the same

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140205

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140911

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20141031

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150105

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150904

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20151002

R151 Written notification of patent or utility model registration

Ref document number: 5820243

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350