KR20170004381A - 불순물 영역을 포함하는 반도체 장치의 제조 방법 - Google Patents

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박명범
고한결
오휘현
진혜영
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Abstract

반도체 장치의 제조 방법에 있어서, 반도체 기판을 제공한다. 질량수 11인 보론(11B)를 포함하는 보레인(borane) 계열 화합물 및 할로겐 함유 소스를 함께 반응시켜 보론 함유 이온을 생성한다. 보론 함유 이온을 반도체 기판에 주입하여 불순물 영역을 형성한다.

Description

불순물 영역을 포함하는 반도체 장치의 제조 방법{METHODS OF MANUFACTURING SEMICONDUCTOR DEVICES INCLUDING IMPURITY REGIONS}
본 발명은 불순물 영역을 포함하는 반도체 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 이온 주입 공정에 의해 형성된 불순물 영역을 포함하는 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치의 트랜지스터, 콘택 영역 등을 형성하기 위해 예를 들면, 기판 상에 이온을 주입하여 불순물 영역을 형성할 수 있다. 예를 들면, p형 불순물 영역 형성을 위해 보론(Boron: B)과 같은 이온 소스가 사용될 수 있다.
이온 주입 공정 시, 보론의 초기 공급을 위해 보조 원소 또는 보조 이온 소스가 보론과 함께 활용될 수 있다. 그러나, 상기 보조 원소, 보조 이온 소스에 의해 상기 이온 주입 공정의 효율성이 떨어질 수 있다.
본 발명의 일 과제는 우수한 생산성, 효율성을 갖는 불순물 영역 형성 방법을 제공하는 것이다.
본 발명의 일 과제는 우수한 생산성, 효율성을 갖는 불순물 영역을 포함하는 반도체 장치의 제조 방법을 제공하는 것이다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치의 제조 방법에 따르면, 반도체 기판을 제공한다. 질량수 11인 보론(11B)를 포함하는 보레인(borane) 계열 화합물 및 할로겐 함유 소스를 함께 반응시켜 보론 함유 이온을 생성한다. 상기 보론 함유 이온을 상기 반도체 기판에 주입하여 불순물 영역을 형성한다.
예시적인 실시예들에 있어서, 상기 보레인 계열 화합물은 아래의 화학식으로 표시될 수 있다.
[화학식]
11BxHy (상기 화학식에서, x는 2 이상의 정수, y는 6이상의 정수이다)
예시적인 실시예들에 있어서, 상기 할로겐 함유 소스는 X2, NX3, ArX2, KrX2, XeX2, NeX2 및/또는 HeX2를 포함하며, X는 불소(F), 염소(Cl), 브롬(Br), 요오드(I) 또는 아스타틴(At) 중에서 선택될 수 있다.
예시적인 실시예들에 있어서, 상기 보레인 계열 화합물은 및 상기 할로겐 함유 소스는 각각 11B2H6 및 F2를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 보론 함유 이온을 생성함에 있어서, 상기 할로겐 함유 소스의 양을 조절하여 할로겐(X) 개수 대비 보론(B) 개수의 비율(B/X)을 조절할 수 있다.
예시적인 실시예들에 있어서, 상기 보레인 계열 화합물 및 상기 할로겐 함유 소스는 개별적으로 이온 소스 챔버에 함께 주입될 수 있다.
예시적인 실시예들에 있어서, 상기 B/X는 약 1/3을 초과하도록 조절될 수 있다.
예시적인 실시예들에 있어서, 상기 B/X는 약 1/2 이상으로 조절될 수 있다.
예시적인 실시예들에 있어서, 상기 보레인 계열 화합물 및 상기 할로겐 함유 소스를 반응시키는 것에 의해 보론 미함유 이온이 함께 생성될 수 있다. 상기 할로겐 함유 소스의 공급량을 조절하여 상기 보론 미함유 이온 대비 상기 보론 함유 이온의 전류 세기를 증가시킬 수 있다.
예시적인 실시예들에 있어서, 상기 보론 함유 이온은 11BX2 +, 11BX+ 및 11B+를 포함하며, X는 불소(F), 염소(Cl), 브롬(Br), 요오드(I) 또는 아스타틴(At) 중에서 선택될 수 있다.
예시적인 실시예들에 있어서, 상기 보론 함유 이온은 질량이 다른 복수의 이온 종들을 포함할 수 있다. 상기 보론 함유 이온을 주입함에 있어, 상기 이온 종들을 질량에 따라 분리하여 선택적으로 주입할 수 있다.
예시적인 실시예들에 있어서, 상기 불순물 영역은 웰(well) 영역 또는 소스/드레인 영역으로 제공될 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치의 제조 방법에 따르면, 기판 상에 게이트 구조물을 형성한다. 질량수 11인 보론(11B)를 포함하는 보레인(borane) 계열 화합물 및 할로겐 함유 소스를 함께 반응시켜 보론 함유 이온을 생성한다. 상기 보론 함유 이온을 상기 게이트 구조물과 인접한 기판 상부에 주입하여 불순물 영역을 형성한다.
예시적인 실시예들에 있어서, 상기 보론 함유 이온은 질량이 다른 복수의 이온 종들을 포함할 수 있다. 상기 보론 함유 이온을 주입함에 있어 상기 이온 종들 중 상대적으로 큰 질량의 이온 종들이 선택적으로 주입되어 제1 불순물 영역이 형성될 수 있다. 상기 이온 종들 중 상대적으로 작은 질량의 이온 종들이 주입되어 상기 제1 불순물 영역보다 큰 깊이를 갖는 제2 불순물 영역이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 기판 상에 소자 분리막을 형성할 수 있다. 상기 소자 분리막의 상부를 리세스하여 상기 소자 분리막 상면으로부터 돌출된 액티브 핀을 형성할 수 있다. 상기 게이트 구조물은 상기 소자 분리막 상에서 상기 액티브 핀과 교차할 수 있다.
예시적인 실시예들에 있어서, 상기 불순물 영역은 상기 게이트 구조물과 인접한 상기 액티브 핀의 상부에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 보론 함유 이온을 주입하기 전에 상기 기판 상부에 n형 불순물을 주입할 수 있다. 상기 불순물 영역은 할로(halo) 영역으로 제공될 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치의 제조 방법에 따르면, 반도체 기판을 제공한다. 보론 함유 소스 및 할로겐 함유 소스를 이온 주입 장비의 챔버 내에 독립적으로 도입시킨다. 상기 보론 함유 소스 및 상기 할로겐 함유 소스를 반응시켜 보론 함유 이온을 생성한다. 상기 보론 함유 이온을 상기 반도체 기판에 주입하여 불순물 영역을 형성한다.
예시적인 실시예들에 있어서, 상기 보론 함유 소스는 질량수 11인 보론(11B)를 포함하는 보레인(borane) 계열 화합물을 포함하며, 상기 할로겐 함유 소스는 불소를 포함할 수 있다.
예시적인 실시예들에 있어서, 불소 대비 보론의 상대적 비율을 1/3 이상으로 조절할 있다.
전술한 바와 같이 예시적인 실시예들에 따르면, p형 불순물 영역 형성을 위한 이온 주입 공정 시 11B을 포함하는 보레인(borane) 계열 화합물을 보론 소스로 사용하면서 예를 들면, 불소 가스(F2)와 같은 할로겐 소스를 함께 공급할 수 있다. 상기 할로겐 소스가 보론 소스와 개별적으로 제공되므로 전체 이온 소스에 있어서, 보론 이온의 농도 또는 함량을 감소시키지 않으면서 할로겐 이온의 농도 또는 함량을 독립적으로 조절할 수 있다. 이에 따라, 예를 들면 불소 이온에 의한 이온 주입 장비의 열화를 억제하면서 보론 이온의 세기(예를 들면, 보론 이온 전류의 크기)를 증가시킬 수 있다.
다만, 본 발명의 과제 및 효과는 상기 언급한 바에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1 내지 도 3은 예시적인 실시예들에 따른 불순물 영역 형성 방법을 설명하기 위한 단면도들이다.
도 4는 예시적인 실시예들에 따른 이온 주입 장비를 나타내는 개략도이다.
도 5 내지 도 9는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 10 내지 도 12는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 13 내지 27은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
도 28은 실험예 1에 따라 측정된 보론 및 불소의 비율 변화에 따른 부산물 이온의 빔 전류의 크기를 나타내는 그래프이다.
도 29 및 도 30은 실험예 2에 따라 측정된 보론 및 불소의 비율 변화에 따른 보론 함유 이온의 빔 전류의 크기를 나타내는 그래프이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1 내지 도 3은 예시적인 실시예들에 따른 불순물 영역 형성 방법을 설명하기 위한 단면도들이다. 도 4는 예시적인 실시예들에 따른 이온 주입 장비를 나타내는 개략도이다.
도 1을 참조하면, 기판(100) 상에 이온 주입 마스크(110)를 형성할 수 있다.
기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판과 같은 반도체 기판을 포함할 수 있다. 일부 실시예들에 있어서, 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판이 기판(100)으로 사용될 수도 있다. 기판(100)은 InP, GaP, GaAs, GaSb 등과 같은 III-V족 화합물을 포함할 수도 있다.
기판(100) 상에는 예를 들면, 게이트 구조물, 절연막 등과 같은 하부 구조물이 형성될 수도 있다.
이온 주입 마스크(110)는 기판(100) 상부를 부분적으로 노출시키도록 형성될 수 있다. 예시적인 실시예들에 따르면, 이온 주입 마스크(110)는 포토레지스트를 포함할 수 있다.
예를 들면, 기판(100) 상에 스핀 코팅 공정을 통해 포토레지스트 막을 형성한 후, 노광 및 현상 공정을 통해 상기 포토레지스트 막의 소정의 영역을 제거하여 이온 주입 마스크(110)를 형성할 수 있다. 이온 주입 마스크(110)는 기판(100) 상면을 노출시키는 개구부를 포함할 수 있다.
일부 실시예들에 있어서, 상기 포토레지스트 막을 형성하기 전에 예를 들면, BARC(Bottom of Anti-Reflective Coating) 막과 같은 하부 코팅막을 형성할 수도 있다. 일부 실시예들에 있어서, 기판(100) 상에 상기 절연막이 형성된 경우, 이온 주입 마스크(110) 형성 후, 상기 절연막을 부분적으로 식각하여 상기 개구부를 형성할 수 있다.
도 2를 참조하면, 이온 주입 마스크(110)의 상기 개구부를 통해 보론(B) 함유 이온을 주입하여 기판(100)의 상기 상부에 불순물 영역(105)을 형성할 수 있다.
일부 실시예들에 있어서, 불순물 영역(105) 형성 후, 어닐링(annealing) 공정과 같은 열처리 공정을 통해 주입된 이온을 고정시킬 수 있다.
예를 들면, 상기 보론 함유 이온은 도 4에 도시된 이온 주입 장비를 활용하는 이온 주입(ion-implantation) 공정을 통해 주입될 수 있다. 도 4를 참조로 설명한 상기 이온 주입 장비는 단지 예시적인 것이며, 본 발명의 실시예들이 상기 이온 주입 장비를 사용하는 것으로 한정되는 것은 아니다. 예를 들면, 플라즈마 도핑 장비, 클러스터 이온 빔 장비와 같은 다양한 이온 주입 장비들이 활용될 수 있다.
상기 이온 주입 장비는 예를 들면, 이온 소스 챔버(200), 질량 분석기(220), 이온 가속기(240), 이온 렌즈(250) 및 스캔 플레이트(260)가 서로 결합된 구조를 가질 수 있다.
이온 소스 챔버(200)에는 제1 이온 소스 주입로(210) 및 제2 이온 소스 주입로(215)가 연결될 수 있다. 이온 소스 챔버(200) 내에는 이온 소스로부터 이온 생성을 위한 전극(217)(예를 들면, 캐소드(cathode)가 배치될 수 있다. 이온 소스 챔버(200)의 내벽은 예를 들면, 텅스텐(W)과 같은 금속 재질을 포함할 수 있다. 이온 소스 챔버(200)에는 배기 장치가 연결되어 진공 처리될 수 있다.
질량 분석기(220)의 내벽상에는 자석(225)이 배치될 수 있다. 질량 분석기(220) 및 이온 가속기(240) 사이에는 질량 분석 슬릿(230)이 배치될 수 있다.
로딩 플레이트(270) 상에는 복수의 웨이퍼들(280)이 배치되며, 스캔 플레이트(260)를 통과한 상기 보론 함유 이온이 웨이퍼(280) 상에 주입될 수 있다.
예시적인 실시예들에 따르면, 상기 이온 소스로서 보론 함유 소스 및 할로겐 함유 소스를 개별적으로, 함께 사용할 수 있다. 일부 예시적인 실시예들에 있어서, 상기 보론 함유 소스 및 상기 할로겐 함유 소스는 각각 제1 이온 소스 주입로(210) 및 제2 이온 소스 주입로(215)를 통해 이온 소스 챔버(200) 내부로 실질적으로 동시에 주입될 수 있다.
상기 보론 함유 소스로서 질량수 11의 보론(11B)을 함유한 보레인(borane) 계열 화합물을 사용할 수 있다. 이 경우, 상기 보론 함유 소스는 아래의 화학식으로 표시될 수 있다.
[화학식]
11BxHy (x는 2 이상의 정수, y는 6이상의 정수이다)
예를 들면, 상기 보론 함유 소스는 11B2H6, 11B4H10 등으로 표시될 수 있다.
일부 실시예들에 있어서, 상기 할로겐 함유 소소는 예를 들면, 불소 가스(F2), 염소 가스(Cl2), 브롬 가스(Br2), 요오드 가스(I2) 또는 아스타틴 가스(At2)를 포함할 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다.
일부 실시예들에 있어서, 상기 할로겐 함유 소스는 NX3, ArX2, KrX2, XeX2, NeX2, HeX2등과 같은 비활성 원소와 결합된 할로겐 함유 분자를 포함할 수도 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다. 여기서, X는 F, Cl, Br, I 또는 At을 나타낼 수 있다.
일 실시예에 있어서, 상기 할로겐 함유 소스로서 F2를 사용할 수 있다.
상기 보론 함유 소스 및 상기 할로겐 함유 소스는 이온 소스 챔버(200) 내에서 예를 들면, 전극(217)에서 발생하는 전계에 의해 이온화될 수 있다. 이에 따라, 상기 보론 함유 이온이 생성될 수 있다. 상기 보론 함유 이온은 예를 들면, 11B+, 11BX+, 11BX2 + 등을 포함할 수 있다.
예시적인 실시예들에 따르면, 제1 이온 소스 주입로(210) 및 제2 이온 소스 주입로(215)를 통한 각각의 유량 제어를 통해 보론(B) 및 할로겐(X)의 함량비(예를 들면, 원자 개수 비)을 조절할 수 있다. 일부 실시예들에 있어서, 제1 이온 소스 주입로(210)를 통한 상기 보론 함유 소스의 공급은 일정하게 유지시키고, 및 제2 이온 소스 주입로(215)를 통한 상기 할로겐 함유 소스(예를 들면, F2)의 공급을 조절하여 보론의 상대적인 양을 조절할 수 있다.
일부 예시적인 실시예들에 있어서, 총 이온 소스에 있어서, 보론의 개수 대비 할로겐의 개수의 비율(B/X, 예를 들면 B/F)은 약 1/3 보다 크게 조절될 수 있다. 예를 들면, 상기 B/X 값은 약 1/2 이상으로 조절될 수 있다. 일부 실시예들에 있어서, 상기 B/X 값은 약 1 이상 또는 약 2 이상으로 조절될 수 있다. 이 경우, 상기 이온 소스에 있어 상대적으로 할로겐보다 보론이 우세하게 존재할 수 있다.
한편, 상기 B/X의 값이 지나치게 증가할 경우, 예를 들면 11BX+, 11BX2 +이온이 충분히 생성되지 않을 수 있다. 일 실시예에 있어서, 상기 B/X의 값은 약 1/3 내지 약 10 사이의 범위로 조절될 수 있다. 일 실시예에 있어서, 상기 B/X의 값은 약 1/3 내지 약 5 사이의 범위로 조절될 수 있다.
이온 소스 챔버(200)에서 생성된 상기 보론 함유 이온은 질량 분석기(200) 내부로 도입되어 각 이온 종의 질량 별로 분류될 수 있다. 이후, 질량 분석 슬릿(230)을 통해 주입하고자 하는 이온 종을 선별적으로 통과시킬 수 있다.
상술한 바와 같이, 예시적인 실시예들에 따르면 상기 보론 함유 소스로서 11B이 결합된 화합물을 사용함으로써 질량에 따라 서로 다른 이온 종들을 실질적으로 완전히 분리할 수 있다. 비교예에 있어서, 10B을 포함한 화합물을 상기 보론 함유 소스로서 사용하는 경우, 동위원소의 존재에 의해 예를 들면, 10BH+ 이온 및 11B+ 이온이 함께 생성될 수 있으며, 상기 두 이온 종들이 구분되지 않을 수 있다.
상기 보론 함유 이온에 있어서, 할로겐이 결합된 이온(예를 들면, 11BF+, 11BF2 +)의 경우 상대적으로 주입 속도가 증가하며, 주입 깊이(예를 들면, 투영 거리(projection range: Rp))가 감소할 수 있다. 한편, 불소가 결합되지 않은 11B+이온은 상대적으로 작은 주입 속도를 가지나, 증가된 주입 깊이를 가질 수 있다. 따라서, 형성되는 불순물 영역(105)의 형태에 따라 적절한 이온 종을 선택하여 주입할 수 있다.
질량 분석 슬릿(230)을 통과한 상기 보론 함유 이온은 이온 가속기(240) 내에서 고에너지 전압에 의해 가속되어 이온 빔 전류(ion beam current)가 생성될 수 있다. 상기 이온 빔 전류는 예를 들면, 4극자 렌즈와 같은 이온 렌즈(250) 및 스캔 플레이트(260)를 통해 집속 및 스캐닝되어 웨이퍼(280) 상으로 주입될 수 있다.
비교예에 있어서, 보론 이온 주입을 위해 이온 소스로서 BF3과 같은 보론-불소 화합물을 사용할 수 있다. 이 경우, 상기 이온 소스로부터 불소 이온이 다수 발생되어 텅스텐을 포함하는 이온 소스 챔버로부터 WF6과 같은 부산물이 생성될 수 있다. 상기 부산물은 상기 이온 주입 장비의 다른 부품까지 확산되어 성능 저하를 유발하며, 따라서 상기 이온 주입 장비의 잦은 세정, 교체를 초래하여 반도체 공정의 전체적인 효율성을 감소시킬 수 있다.
이에 따라, 불소가 결합된 상기 부산물 생성을 억제하기 위해 상기 이온 소스 내에서 불소의 비율을 낮추는 것을 고려할 수 있다. 그러나, BF3의 경우 보론과 불소의 결합비가 1:3으로 고정(B/F가 1/3)되어 있어 보론의 양까지 감소하는 문제가 있다. 또한, 불소를 희석시키기 위해 Xe과 같은 희석 가스를 사용하는 것을 고려할 수 있으나, 이 경우 또 다른 장비가 요구되며 역시 보론의 농도까지 감소한다는 문제가 있다.
그러나, 상술한 예시적인 실시예들에 따르면 이온 소스로서 보레인 계열 화합물 및 할로겐 함유 소스를 개별적으로 도입하여 반응시키므로, 보론의 농도에 영향을 주지 않고, 상기 할로겐 함유 소스의 농도 또는 함량을 독립적으로 조절할 수 있다. 이에 따라, 상술한 바와 같이 보론의 상대적 양(B/X)이 약 1/3 보다 큰 값으로 증가될 수 있다.
따라서, 예를 들면 WF6, F+, WF+, W+과 같은 부산물 생성을 억제할 수 있으며, 보론 함유 이온의 빔 전류를 증가시켜 이온 주입 공정의 효율성을 향상시킬 수 있다. 또한, 상기 부산물 생성이 억제되므로 이온 주입 장비의 교체 주기, 세정 주기가 증가할 수 있다. 이에 따라, 공정의 경제성 또한 현저히 상승할 수 있다.
도 3을 참조하면, 이온 주입 마스크(110)를 제거한 후, 기판(100) 및 불순물 영역(105)을 덮는 층간 절연막(120)을 더 형성할 수 있다.
예시적인 실시예들에 따르면, 이온 주입 마스크(110)는 애싱(ashing) 공정 및/또는 스트립(strip) 공정을 통해 제거될 수 있다.
층간 절연막(120)은 예를 들면, 피이오엑스(Plasma Enhanced Oxide: PEOX), 테오스(TetraEthyl OrthoSilicate: TEOS) 또는 에프옥스(Flowable Oxide: FOX) 계열의 실리콘 산화물 계열 물질을 사용하여 형성될 수 있다. 층간 절연막(120)은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 플라즈마 강화 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정, 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition: LPCVD) 공정, 고밀도 플라즈마 화학 기상 증착(High Density Plasma Chemical Vapor Deposition: HDP-CVD) 공정, 스핀 코팅(spin coating) 공정, 스퍼터링(sputtering) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정들 중 적어도 하나의 공정을 통해 형성될 수 있다.
불순물 영역(105)은 기판(100) 내에 형성된 p형 웰(well) 또는 소스/드레인 영역으로 제공될 수 있다. 일부 실시예들에 있어서, 층간 절연막(120)을 관통하여 불순물 영역(105)과 전기적으로 연결되는 콘택과 같은 도전성 구조물을 더 형성할 수도 있다.
도 5 내지 도 9는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 예를 들면, 도 5 내지 도 9는 도 1 내지 도 4를 참조로 설명한 불순물 영역 형성 방법을 활용한 PMOS(P-channel Metal Oxide Semiconductor) 트랜지스터 구조의 형성 방법을 도시하고 있다. 따라서, 도 1 내지 도 4를 참조로 설명한 공정들에 대한 상세한 설명은 생략된다.
도 5를 참조하면, 기판(300) 상에 소자 분리막(302)을 형성하여 액티브 영역을 형성할 수 있다.
기판(300)으로서 예를 들면, 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, SOI 기판, GOI 기판 등을 사용할 수 있다. 기판(300)은 III-V족 화합물을 포함할 수도 있다.
소자 분리막(302)은 예를 들면, 얕은 트렌치 소자 분리(Shallow Trench Isolation: STI) 공정을 통해 형성될 수 있다. 소자 분리막(302)은 실리콘 산화물을 포함하도록 형성될 수 있다. 소자 분리막(302)에 의해 기판의 필드 영역이 정의될 수 있다.
도 6을 참조하면, 기판(300)의 상기 액티브 영역 상에 게이트 절연막 패턴(310), 게이트 전극(313) 및 게이트 마스크(315)를 포함하는 게이트 구조물(317)을 형성할 수 있다.
예시적인 실시예들에 따르면, 기판(300) 상에 게이트 절연막, 게이트 전극막 및 게이트 마스크막을 순차적으로 형성하고, 사진 식각 공정을 통해 이들을 패터닝하여 게이트 구조물(317)을 형성할 수 있다.
상기 게이트 절연막은 실리콘 산화물 혹은 금속 산화물을 포함하도록형성될 수 있다. 일 실시예에 있어서, 상기 게이트 절연막은 기판(300) 상부에 열 산화 공정을 수행하여 형성될 수도 있다. 상기 게이트 전극막은 도핑된 폴리실리콘, 금속, 금속 질화물 또는 금속 실리사이드와 같은 도전 물질을 포함하도록 형성될 수 있다. 상기 게이트 마스크막은 실리콘 질화물을 포함하도록 형성될 수 있다.
상기 게이트 절연막, 상기 게이트 전극막 및 상기 게이트 마스크막은 CVD 공정, PVD 공정, ALD 공정 등을 통해 형성될 수 있다.
도 7을 참조하면, 제1 이온 주입 공정을 통해 게이트 구조물(320)과 인접한 기판(300) 상부에 제1 불순물 영역(320)을 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 제1 이온 주입 공정에 의해 보론 이온이 주입될 수 있다. 상기 제1 이온 주입 공정은 도 2 및 도 4를 참조로 설명한 이온 주입 공정과 실질적으로 동일하거나 유사한 공정을 포함할 수 있다.
상술한 바와 같이, 상기 제1 이온 주입 공정에 있어서 보론 함유 소스 및 할로겐 함유 소스를 개별적으로, 실질적으로 동시에 도입시킬 수 있다. 상기 보론 함유 소스는 11B를 함유한 보레인 계열 화합물을 포함할 수 있다. 일 실시예에 있어서, 상기 할로겐 함유 소스로서 불소 가스(F2)를 사용할 수 있다.
예를 들면, 상기 보론 함유 소스 및 상기 할로겐 함유 소스는 도 4에 도시된 제1 이온 소스 주입로(210) 및 제2 이온 소스 주입로(215)를 통해 이온 소스 챔버(200) 내로 공급될 수 있다. 예시적인 실시예들에 따르면, 상기 할로겐 함유 소스의 유량 및/또는 함량을 독립적으로 조절하여 상기 보론 함유 소스의 상대적 비율을 증가시킬 수 있다. 따라서, 기판(300) 상에 주입되는 보론 함유 이온의 빔 전류 세기를 증가시킬 수 있다. 일부 실시예들에 있어서, 불소 대비 보론의 상대적 비율(B/F)는 약 1/3을 초과할 수 있으며, 예를 들면 약 1/2 이상의 값으로 조절될 수 있다.
이온 소스 챔버(200) 내에서 생성된 상기 보론 함유 이온은 질량 분석기(220) 및 질량 분석 슬릿(230)을 통해 질량에 따라 분류되어 선택 주입될 수 있다. 일부 실시예들에 있어서, 상기 제1 이온 주입 공정에 의해 상대적으로 주입 속도가 높고 주입 깊이가 작은 보론 함유 이온이 선택되어 주입될 수 있다. 예를 들면, 상기 제1 이온 주입 공정에 의해 상대적으로 질량이 큰 11BF+ 및/또는 11BF2 + 이온이 주입되어 제1 불순물 영역(320)이 형성될 수 있다. 일부 실시예들에 있어서, 제1 불순물 영역(320)은 PMOS 트랜지스터의 LDD(Lightly Doped Drain) 영역으로 제공될 수 있다.
일부 실시예들에 있어서, 제1 불순물 영역(320) 형성 후, 제1 어닐링 공정을 통해 상기 보론 함유 이온을 고정시킬 수 있다.
도 8을 참조하면, 제2 이온 주입 공정을 통해 제1 불순물 영역(320)으로부터 확장된 제2 불순물 영역(322)을 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 제2 이온 주입 공정은 상기 제1 이온 주입 공정과 실질적으로 동일한 보론 함유 소스 및 할로겐 함유 소스를 사용하여 실질적으로 동일하거나 유사한 공정 조건 하에서 인-시투(in-situ)로 수행될 수 있다. 이에 따라, 강화된 빔 전류로 보론 함유 이온이 주입될 수 있다,
일부 실시예들에 있어서, 상기 제2 이온 주입 공정에 의해 상대적으로 주입 속도가 작고 주입 깊이가 큰 보론 함유 이온이 선택되어 주입될 수 있다. 예를 들면, 상기 제2 이온 주입 공정에 의해 상대적으로 질량이 작은 11B+ 및/또는 11BF+ 이온이 주입되어 제2 불순물 영역(322)이 형성될 수 있다. 이에 따라, 제1 불순물 영역(320)과 병합되며, 제1 불순물 영역(320) 보다 증가된 깊이를 갖는 제2 불순물 영역(322)이 형성될 수 있다.
일부 실시예들에 있어서, 제2 불순물 영역(322) 형성 후, 제2 어닐링 공정을 통해 상기 보론 함유 이온을 고정시킬 수 있다.
제1 및 제2 불순물 영역들(320, 322), 및 게이트 구조물(317)에 의해 기판(300) 상에 상기 PMOS 트랜지스터가 정의될 수 있다. 제1 및 제2 불순물 영역들(320, 322)은 상기 PMOS 트랜지스터의 소스/드레인 영역으로 제공될 수 있다.
도 7 및 도 8에서는, 제1 불순물 영역(320) 형성 후, 확장된 깊이를 갖는 제2 불순물 영역(322)을 형성하는 것으로 도시되었으나, 먼저 제2 불순물 영역(322)을 형성한 후, 얕은 깊이를 갖는 제1 불순물 영역(320)을 형성할 수도 있다.
도 9를 참조하면, 기판(300) 상에 상기 PMOS 트랜지스터를 덮는 층간 절연막(340)을 형성할 수 있다. 층간 절연막(340)은 PEOX, TEOS 또는 FOX 계열 물질과 같은 실리콘 산화물을 사용하여 예를 들면, CVD 공정을 통해 형성될 수 있다.
이후, 층간 절연막(340)을 관통하여 제1 불순물 영역(320)과 전기적으로 연결되는 플러그(350)를 형성할 수 있다. 예를 들면, 층간 절연막(340)을 부분적으로 식각하여 제1 불순물 영역(320)을 노출시키는 콘택홀을 형성할 수 있다. 층간 절연막(340)과 노출된 제1 불순물 영역(320) 상에 상기 콘택홀을 충분히 채우는 도전막을 형성한 후, 상기 도전막을 예를 들면, CMP 공정을 통해 평탄화하여 플러그들(350)을 형성할 수 있다.
상기 도전막은 구리, 티타늄, 티타늄 질화물, 텅스텐, 텅스텐 질화물, 알루미늄 등과 같은 금속 혹은 금속 질화물을 사용하여 도금 공정, 스퍼터링 공정, PVD 공정, ALD 공정 등을 통해 형성될 수 있다.
상술한 바와 같이, 이온 주입 공정에 있어서 상기 보론 함유 소스 및 상기 할로겐 함유 소스를 개별적으로, 함께 공급하여 보론 함유 이온을 생성할 수 있다. 이에 따라, 상기 할로겐 함유 소스의 유량 및/또는 함량을 독립적으로 조절하여 보론의 상대적 비율을 증가시킬 수 있다. 그러므로, F+이온, WF+이온과 같은 부산물 생성을 감소시키면서 상기 보론 함유 이온의 빔 전류 세기를 증가시킬 수 있다.
추가적으로, 상기 보론 함유 소스로서 11B 함유 보레인 화합물을 사용하므로, 상기 보론 함유 이온의 질량에 따른 분리능이 향상될 수 있다. 따라서, 상기 보론 함유 이온의 투영 거리의 정밀한 제어가 가능하며 제1 및 제2 불순물 영역들(320, 322)이 원하는 소정의 깊이를 갖도록 형성될 수 있다.
도 10 내지 도 12는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 예를 들면, 도 5 내지 도 9는 도 1 내지 도 4를 참조로 설명한 불순물 영역 형성 방법을 활용한 NMOS(P-channel Metal Oxide Semiconductor) 트랜지스터 구조의 형성 방법을 도시하고 있다.
도 1 내지 도 4, 및 도 5 내지 도 9를 참조로 설명한 공정들에 대한 상세한 설명은 생략된다.
도 10을 참조하면, 도 5 및 도 6을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
예를 들면, 기판(300) 상에 소자 분리막(302)을 형성하여, 기판(300)의 액티브 영역을 정의할 수 있다. 상기 액티브 영역 상에 게이트 절연막 패턴(310), 게이트 전극(313) 및 게이트 마스크(315)를 포함하는 게이트 구조물(317)을 형성할 수 있다.
도 11을 참조하면, 게이트 구조물(317)과 인접한 기판(300) 상부에 n형 불순물을 주입하여 소스/드레인 영역(325)을 형성할 수 있다. 일부 실시예들에 있어서, 소스/드레인 영역(325)은 제1 및 제2 불순물 영역들(321, 323)을 포함할 수 있다.
예를 들면, 포스핀(PH3)과 같은 n형 이온 소스를 도 4에 도시된 이온 주입 장비를 활용하여 제1 및 제2 불순물 영역들(321, 323)을 형성할 수 있다. 일부 실시예들에 있어서, 예를 들면 LDD 영역으로 제공되는 제1 불순물 영역(321) 형성 후, 제1 불순물 영역(321) 보다 확장된 깊이를 갖는 제2 불순물 영역(323)을 형성할 수 있다.
일부 실시예들에 있어서, 제1 불순물 영역(321) 및/또는 제2 불순물 영역(323) 형성 후, 어닐링 공정을 더 수행할 수 있다.
도 12를 참조하면, p형 불순물을 주입하여 할로(halo) 영역(328)을 형성할 수 있다.
예시적인 실시예들에 따르면, 할로 영역(328) 형성을 위한 상기 p형 이온 주입 공정은 도 2 및 도 4를 참조로 설명한 이온 주입 공정과 실질적으로 동일하거나 유사한 공정을 포함할 수 있다. 상술한 바와 같이, 상기 p형 이온 주입 공정에 있어서 보론 함유 소스 및 할로겐 함유 소스를 개별적으로 실질적으로 동시에 도입할 수 있다. 상기 보론 함유 소스는 11B를 함유한 보레인 계열 화합물을 포함할 수 있다. 일 실시예에 있어서, 상기 할로겐 함유 소스로서 불소 가스(F2)를 사용할 수 있다.
상술한 바와 같이, 상기 할로겐 함유 소스의 유량 및/또는 함량을 독립적으로 조절하여 상기 보론 함유 소스의 상대적 비율을 증가시킬 수 있다. 따라서, 기판(300) 상에 주입되는 보론 함유 이온의 빔 전류 세기를 증가시킬 수 있다. 일부 실시예들에 있어서, 불소 대비 보론의 상대적 비율(B/F)은 약 1/3을 초과하며, 예를 들면 약 1/2 이상의 값으로 조절될 수 있다.
이온 소스 챔버(200) 내에서 생성된 상기 보론 함유 이온은 질량 분석기(220) 및 질량 분석 슬릿(230)을 통해 질량에 따라 분류되어 선택 주입될 수 있다. 일부 실시예들에 있어서, 제1 할로 공정에 의해 상대적으로 주입 속도가 높고 주입 깊이가 작은 보론 함유 이온이 선택되어 소정의 틸팅(tilting) 각도로 주입될 수 있다. 예를 들면, 상기 제1 할로 공정에 의해 11BF+ 및/또는 11BF2 + 이온이 주입되어 제1 할로 영역(324)이 형성될 수 있다.
이후, 제2 할로 공정을 통해 제1 할로 영역(324)으로부터 확장된 제2 할로 영역(326)을 형성할 수 있다.
일부 실시예들에 있어서, 상기 제2 할로 공정에 의해 상대적으로 주입 속도가 낮고 주입 깊이가 큰 보론 함유 이온이 선택되어 주입될 수 있다. 예를 들면, 상기 제2 할로 공정에 의해 11B+ 및/또는 11BF+ 이온이 주입되어 제2 할로 영역(326)이 형성될 수 있다. 이에 따라, 제1 할로 영역(324)과 병합되며, 제1 할로 영역(324) 보다 증가된 깊이를 갖는 제2 할로 영역(326)이 형성될 수 있다.
일부 실시예들에 있어서, 제1 할로 영역(324) 및/또는 제2 할로 영역(326) 형성 후, 어닐링 공정을 더 수행할 수 있다.
일부 실시예들에 있어서, 제2 할로 영역(326)을 먼저 형성한 후 제1 할로 영역(324)을 형성할 수도 있다.
상술한 공정들에 의해, 보론 이온이 도핑된 할로 영역(328)이 형성된 NMOS 트랜지스터가 기판(300)의 상기 액티브 영역 상에 형성될 수 있다.
이후, 도 9를 참조로 설명한 바와 같이, 상기 NMOS 트랜지스터를 덮는 층간 절연막을 기판(300) 상에 형성하고, 상기 층간 절연막을 관통하여 소스/드레인 영역(325)과 전기적으로 연결되는 플러그를 더 형성할 수 있다.
도 13 내지 27은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
예를 들면, 도 13 내지 도 27은 핀 전계 효과 트랜지스터(Fin field-effect transistor: FinFET)를 포함하는 반도체 장치의 제조 방법을 예시적으로 설명하고 있다.
구체적으로, 도 13, 도 16 및 도 19는 상기 반도체 장치의 제조 방법을 설명하기 위한 평면도들이다. 도 14 및 도 15는 도 13에 표시된 I-I' 라인을 따라 절단된 단면도들이다. 도 17, 도 22 및 도 24는 도 16 및 도 19에 표시된 I-I' 라인 및 II-II' 라인을 따라 절단한 단면도들을 포함하고 있다. 도 18, 도 20, 도 21, 도 23, 및 도 25 내지 도 27은 도 16 및 도 19에 표시된 III-III' 라인을 따라 절단한 단면도들이다.
한편, 도 13 내지 도 27에서 기판 상면에 대해 평행하며 서로 교차하는 두 방향을 제1 방향 및 제2 방향으로 정의한다. 예를 들면, 상기 제1 방향 및 제2 방향은 서로 수직하게 교차할 수 있다. 화살표로 표시된 방향과 반대 방향은 서로 동일한 방향으로 간주된다.
도 13 및 도 14를 참조하면, 기판(400) 상부로부터 돌출된 액티브 패턴(405)을 형성할 수 있다.
기판(400)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 반도체 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(400)은 SOI 기판, 또는 GOI 기판일 수 있다.
예시적인 실시예들에 따르면, 액티브 패턴(405)은 기판(400) 상부에 대해 STI 공정을 수행함으로써 형성될 수 있다. 예를 들면, 기판(400) 상부를 부분적으로 식각하여 소자 분리 트렌치를 형성한 후, 상기 소자 분리 트렌치를 충분히 채우는 절연막을 기판(400) 상에 형성할 수 있다. 상기 절연막의 상부를 기판(400) 상면이 노출될 때까지 예를 들면, CMP 공정을 통해 평탄화하여 소자 분리막(402)을 형성할 수 있다. 상기 절연막은 예를 들면, 실리콘 산화물을 포함할 수 있다.
소자 분리막(402)이 형성됨에 따라, 기판(400)으로부터 복수의 돌출부들이 형성될 수 있으며, 상기 돌출부들은 액티브 패턴(405)으로 정의될 수 있다. 액티브 패턴(405)은 각각 상기 제1 방향으로 연장하며, 상기 제2 방향을 따라 복수의 액티브 패턴들(405)이 형성될 수 있다.
도 15를 참조하면, 예를 들면, 에치-백 공정을 통해 소자 분리막(402)의 상부를 제거할 수 있다. 이에 따라, 액티브 패턴(405)의 상부가 노출될 수 있다. 예시적인 실시예들에 따르면, 노출된 액티브 패턴(405)의 상기 상부는 액티브 핀(active fin)(407)으로 정의될 수 있다. 액티브 핀(407)은 상기 제1 방향으로 연장되며, 복수의 액티브 핀들(407)이 상기 제2 방향을 따라 배열될 수 있다.
도 16, 도 17 및 도 18을 참조하면, 소자 분리막(402) 및 액티브 핀(407) 상에 더미 게이트 구조물(415)을 형성할 수 있다.
예를 들면, 기판(400)의 액티브 핀(407) 및 소자 분리막(402) 상에 더미 게이트 절연막, 더미 게이트 전극막 및 더미 게이트 마스크 막을 순차적으로 형성하고, 사진 식각 공정을 통해 상기 더미 게이트 마스크 막을 패터닝하여 더미 게이트 마스크(414)를 형성할 수 있다. 이후, 더미 게이트 마스크(414)를 사용하여 상기 더미 게이트 전극막 및 상기 더미 게이트 절연막을 순차적으로 식각함으로써 더미 게이트 구조물(415)을 형성할 수 있다.
더미 게이트 구조물(415)은 액티브 핀(407) 및 소자 분리막(402) 상에 순차적으로 적층된 더미 게이트 절연막 패턴(410), 더미 게이트 전극(412) 및 더미 게이트 마스크(414)를 포함할 수 있다.
예를 들면, 상기 더미 게이트 절연막은 실리콘 산화물을 포함하도록 형성될 수 있다. 상기 더미 게이트 전극막은 폴리실리콘을 포함하도록 형성될 수 있다. 상기 더미 게이트 마스크 막은 실리콘 질화물을 포함하도록 형성될 수 있다.
상기 더미 게이트 절연막, 상기 더미 게이트 전극막 및 상기 더미 게이트 마스크 막은 CVD 공정, 스퍼터링 공정 또는 ALD 공정을 통해 형성될 수 있다. 일 실시예에 있어서, 상기 더미 게이트 절연막은 액티브 핀(407) 상부에 대한 열산화 공정을 통해 형성될 수도 있으며, 이 경우 상기 더미 게이트 절연막은 액티브 핀(407) 상면에 선택적으로 형성될 수 있다.
도 16에 도시된 바와 같이, 더미 게이트 구조물(415)은 상기 제2 방향으로 연장하며, 복수의 액티브 핀들(407)과 교차할 수 있다. 또한, 복수의 더미 게이트 구조물들(415)이 상기 제1 방향을 따라 형성될 수 있다.
도 19 및 도 20을 참조하면, 더미 게이트 구조물(415)의 측벽 상에 게이트 스페이서(420)를 형성할 수 있다.
예시적인 실시예들에 따르면, 더미 게이트 구조물(415), 액티브 핀(407) 및 소자 분리막(402) 상에 스페이서 막을 형성하고, 상기 스페이서 막을 이방성 식각하여 게이트 스페이서(420)을 형성할 수 있다. 상기 스페이서 막은 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물과 같은 질화물 계열 물질을 포함하도록 형성할 수 있다.
도 19에 도시된 바와 같이, 게이트 스페이서(420)는 더미 게이트 구조물(415)과 함께 상기 제2 방향을 따라 연장하도록 형성될 수 있다.
도 21을 참조하면, 게이트 스페이서(420) 및/또는 더미 게이트 구조물(415)에 인접한 액티브 핀(407)의 상부를 식각하여 리세스(425)를 형성할 수 있다.
리세스(425) 형성을 위한 상기 식각 공정에 있어서, 게이트 스페이서(420)가 실질적으로 식각 마스크로 기능할 수 있다. 예시적인 실시예들에 따르면, 리세스(425)의 내벽은 도 21에 도시된 바와 같이 실질적으로 "U" 자 형상의 프로파일을 가질 수 있다.
일부 실시예들에 있어서, 리세스(425)는 소자 분리막(402) 상면 아래의 액티브 패턴(405) 부분까지 깊이가 확장될 수도 있다.
도 22 및 도 23을 참조하면, 리세스(425)를 채우는 소스/드레인(source/drain) 층(430)을 형성할 수 있다.
예를 들면, 리세스(425)에 의해 노출된 액티브 핀(407) 상면을 씨드(seed)로 사용하는 선택적 에피텍셜(Selective Epitaxial Growth: SEG) 공정을 수행하여 리세스(425)를 채우는 예비 소스/드레인 층을 형성할 수 있다. 이후, 이온 주입 공정을 통해 상기 예비 소스/드레인 층 내부에 보론 함유 이온을 주입하여 소스/드레인 층(430)을 형성할 수 있다.
예시적인 실시예들에 따르면, 도 2 및 도 4를 참조로 설명한 이온 주입 공정과 실질적으로 동일하거나 유사한 공정을 수행할 수 있다. 상술한 바와 같이, 상기 이온 주입 공정에 있어서 보론 함유 소스 및 할로겐 함유 소스를 개별적으로 실질적으로 동시에 도입될 수 있다. 상기 보론 함유 소스는 11B를 함유한 보레인 계열 화합물을 포함할 수 있다. 일 실시예에 있어서, 상기 할로겐 함유 소스로서 불소 가스(F2)를 사용할 수 있다.
예시적인 실시예들에 따르면, 상기 할로겐 함유 소스의 유량 및/또는 함량을 독립적으로 조절하여 상기 보론 함유 소스의 상대적 비율을 증가시킬 수 있다. 따라서, 상기 예비 소스/드레인 층에 주입되는 상기 보론 함유 이온의 빔 전류 세기를 증가시킬 수 있다. 일부 실시예들에 있어서, 불소 대비 보론의 상대적 비율(B/F)는 약 1/3을 초과하며, 예를 들면 약 1/2 이상의 값으로 조절될 수 있다.
소스/드레인 층(430)은 PMOS 타입 FinFET의 불순물 영역으로 제공될 수 있다. 일 실시예에 있어서, 예를 들면, 사수소화 게르마늄(GeH4)또는 사염소화 게르마늄(GeCl4)과 같은 게르마늄 소스가 상기 SEG 공정 시 함께 주입될 수도 있다. 이 경우, 소스/드레인 층(430)을 통해 압축 스트레스가 인가되어 PMOS 채널의 정공 이동도가 향상될 수 있다.
소스/드레인 층(430)은 예를 들면 수직 및 수평 방향으로 성장되어 예를 들면, 도 22에 도시된 바와 같이 다각형 단면을 가질 수 있다. 도 22에서는 하나의 액티브 핀(407)에 대해 하나의 소스/드레인 층(430)이 형성되는 것으로 도시되었으나, 복수의 액티브 핀들(407)에 의해 하나의 소스/드레인 층(430)이 성장될 수도 있다. 예를 들면, 상기 제2 방향으로 인접하는 2개의 소스/드레인 층들(430)이 서로 병합될 수도 있다.
도 24 및 도 25를 참조하면, 더미 게이트 구조물(415)을 게이트 구조물로 치환하기 위한 공정들을 수행할 수 있다.
예시적인 실시예들에 따르면, 액티브 핀(407) 및 소자 분리막(402) 상에 더미 게이트 구조물(415), 게이트 스페이서(420) 및 소스/드레인 층들(430)을 덮는 층간 절연막(435)을 형성할 수 있다. 이후, 예를 들면 더미 게이트 전극(412)의 상면이 노출될 때까지 CMP 공정 및/또는 에치-백 공정을 통해 층간 절연막(435) 상부를 평탄화할 수 있다.
상기 CMP 공정에 의해 더미 게이트 마스크(414)가 제거될 수 있으며, 게이트 스페이서(420)의 상부도 일부 제거될 수 있다. 층간 절연막(435)은 예를 들면, 실리콘 산화물 계열 물질을 포함하도록 CVD 공정을 통해 형성될 수 있다.
이후, 노출된 더미 게이트 전극(412) 및 더미 게이트 절연막 패턴(410)을 제거할 수 있다. 이에 따라, 한 쌍의 게이트 스페이서들(420) 사이에 액티브 핀(407)의 상부가 노출되는 트렌치(도시되지 않음)가 형성될 수 있다.
노출된 액티브 핀(407)를 열산화시켜 인터페이스(interface) 막(440)을 형성할 수 있다. 이어서, 제1 층간 절연막(435)의 상면, 상기 트렌치의 내측벽, 및 인터페이스 막(440) 및 소자 분리막(402)의 상면들을 따라 게이트 절연막(442)를 형성하고, 게이트 절연막(442) 상에 버퍼막(444)을 형성할 수 있다. 버퍼막(444) 상에 상기 트렌치의 나머지 부분을 채우는 게이트 전극막(446)을 형성할 수 있다.
게이트 절연막(442)은 고유전율(high-k)을 갖는 금속 산화물을 포함하도록 형성될 수 있다. 예를 들면, 게이트 절연막(442)은 하프늄 산화물, 탄탈륨 산화물 및/또는 지르코늄 산화물을 포함하도록 형성될 수 있다. 버퍼막(444)은 예를 들면, 게이트 전극에서의 일함수 조절을 위해 삽입될 수 있다. 버퍼막(444)은 티타늄, 탄탈륨, 알루미늄 등과 같은 금속의 질화물을 포함하도록 형성될 수 있다. 게이트 전극막(446)은 알루미늄, 구리, 텅스텐 등과 같은 저저항 금속을 사용하여 형성될 수 있다.
게이트 절연막(442), 버퍼막(444) 및 게이트 전극막(446)은 CVD 공정, ALD 공정, PVD 공정 등을 통해 형성될 수 있다. 일부 실시예들에 있어서, 인터페이스 막(440) 또한 CVD 공정, ALD 공정 등과 같은 증착 공정을 통해 형성될 수 있으며, 이 경우 게이트 절연막(442)과 실질적으로 동일하거나 유사한 프로파일로 형성될 수 있다.
도 26을 참조하면, 게이트 전극막(446), 버퍼막(444) 및 게이트 절연막(442)의 상부들을 예를 들면, 층간 절연막(435) 상면이 노출될 때까지 CMP 공정을 통해 평탄화할 수 있다.
이에 따라, 상기 트렌치 내부에는 순차적으로 적층된 인터페이스 막 (440), 게이트 절연막 패턴(443), 버퍼막 패턴(445) 및 게이트 전극(447)을 포함하는 상기 게이트 구조물이 형성될 수 있다. 상기 게이트 구조물 및 소스/드레인 층(430)에 의해 FinFET 구조의 PMOS 트랜지스터가 정의될 수 있다.
이후, 층간 절연막(435), 게이트 스페이서들(420) 및 상기 게이트 구조물 상에 패시베이션 막(450)을 형성할 수 있다. 패시베이션 막(450)은 예를 들면, 실리콘 질화물, 실리콘 산질화물과 같은 질화물 계열 물질을 포함하도록 CVD 공정을 통해 형성될 수 있다. 상기 게이트 구조물을 커버하는 패시베이션 막(450) 부분은 게이트 마스크로 제공될 수 있다.
도 27을 참조하면, 패시베이션 막(450) 및 층간 절연막(435)을 관통하여 소스/드레인 층(430)과 전기적으로 연결되는 플러그(465)를 형성할 수 있다.
예를 들면, 패시베이션 막(450) 및 층간 절연막(435)을 부분적으로 식각하여 소스/드레인 층(430)을 노출시키는 콘택 홀을 형성할 수 있다.
일부 실시예들에 있어서, 상기 콘택 홀 형성을 위한 상기 식각 공정 시, 소스/드레인 층(430)의 상부도 일부 제거될 수 있다. 이에 따라, 상기 콘택 홀은 소스/드레인 층(430) 상부에 삽입된 형상을 가질 수 있다.
일부 실시예들에 있어서, 상기 콘택 홀에 의해 노출된 소스/드레인 층(430)의 상기 상부에 실리사이드 층(460)을 형성할 수 있다. 예를 들면, 상기 콘택 홀에 의해 노출된 소스/드레인 층(430) 상에 금속막을 형성하고 어닐링 공정과 같은 열처리를 수행할 수 있다. 상기 열처리에 의해 상기 금속막과 접촉하는 소스/드레인 층(430) 부분은 금속 실리사이드로 변환될 수 있다. 이후, 미반응 잔여 금속막을 제거함으로써, 실리사이드 층 (460)을 형성할 수 있다.
상기 금속막은 예를 들어, 코발트 또는 니켈 등을 포함하도록 형성될 수 있다. 이에 따라, 실리사이드 층(460)은 코발트 실리사이드 또는 니켈 실리사이드를 포함할 수 있다.
일부 실시예들에 있어서, 하나의 상기 콘택 홀에 의해 복수의 소스/드레인 층들(430)이 노출될 수도 있다. 상기 콘택 홀은 게이트 스페이서(420)에 의해 자기 정렬될 수도 있다. 이 경우, 상기 콘택 홀에 의해 게이트 스페이서(420)의 외측벽이 노출될 수 있다.
이후, 상기 콘택 홀 내부에 소스/드레인 층(430)과 전기적으로 연결되는 플러그(465)를 형성할 수 있다.
예를 들면, 패시베이션 막(450) 상에 상기 콘택 홀들을 충분히 채우는 도전막을 형성할 수 있다. 상기 도전막의 상부를 패시베이션 막(450) 상면이 노출될 때까지 CMP 공정을 통해 평탄화하여 플러그들(465)을 형성할 수 있다. 상기 도전막은 금속, 금속 질화물, 금속 실리사이드, 또는 도핑된 폴리실리콘을 포함하도록 형성될 수 있다. 일부 실시예들에 있어서, 상기 도전막을 형성하기 전에 상기 콘택 홀의 내벽을 따라 티타늄 질화물과 같은 금속 질화물을 포함하는 배리어막을 더 형성할 수도 있다.
플러그(465)는 실리사이드 층(460)과 접촉할 수 있다. 따라서, 플러그(465) 및 소스/드레인 층(430) 사이의 전기적 저항이 감소될 수 있다. 일부 실시예들에 있어서, 플러그(465)는 상기 제2 방향으로 연장하며 복수의 소스/드레인 층들(430)과 전기적으로 연결될 수도 있다.
이하에서는 구체적인 실험예를 참조로 예시적인 실시예들에 따른 이온 주입 공정의 특성에 대해 보다 상세히 설명한다.
실험예 1: B/F 값에 따른 부산물 이온의 발생 평가
보론 함유 소스 및 할로겐 함유 소스로서 각각 11B2H6및 F2를 텅스텐(W)을 포함하는 이온 소스 챔버 내에 동시에 별도로 주입한 후, 전계를 인가하여 이온들을 발생시켰다. 상기 이온 소스 챔버 내에 주입된 불소 개수 대비 보론 개수 비율(B/F)이 1/3(B:F=1:3)일 때와 1/2(B:F=1:2)일 때의, 보론이 미결합된 부산물 이온들(WF+, W+, F+)의 빔 전류의 세기를 각각 측정하였다.
도 28은 실험예 1에 따라 측정된 보론 및 불소의 비율 변화에 따른 부산물 이온의 빔 전류의 크기를 나타내는 그래프이다.
도 28을 참조하면, 보론의 상대적인 양이 1/3에서 1/2로 증가함에 따라, 상기 부산물 이온들의 빔 전류가 모두 감소되었다. 따라서, 예시적인 실시예들에 있어서, 상기 할로겐 함유 소스의 유량을 감소시킴으로써 부산물 이온의 발생을 억제할 수 있으며, 이에 따라 이온 주입 장비의 수명을 증가시킬 수 있음을 확인할 수 있다.
실험예 2: B/F 값에 따른 보론 함유 이온의 발생 평가
실험예 1에서와 같이 동일한 공정 조건으로 B/F 값이 1/2 및 1/3일 때의 보론 함유 이온의 빔 전류 세기를 측정하였다. 구체적으로 가속 전압 2 keV 및 4 keV에서의 B+ 이온의 전류를 측정하였고, 가속 전압 20 keV 및 30 keV에서의 BF2 + 이온의 전류를 측정하였다.
도 29 및 도 30은 실험예 2에 따라 측정된 붕소 및 불소의 비율 변화에 따른 보론 함유 이온 빔 전류의 크기를 나타내는 그래프이다.
도 29 및 도 30을 참조하면, 보론의 상대적인 양이 1/3에서 1/2로 증가함에 따라, 상기 보론 함유 이온의 빔 전류가 모두 증가하였다. 따라서, 예시적인 실시예들에 있어서, 상기 할로겐 함유 소스의 유량을 감소시킴으로써 상기 보론 함유 이온의 빔 전류를 증가시켜 이온 주입 공정의 효율성을 향상시킬 수 있음을 확인할 수 있다.
전술한 예시적인 실시예들에 따른 불순물 영역 형성 방법은 각종 메모리 소자, 로직 소자를 포함하는 반도체 장치의 웰, 소스/드레인 영역, 채널 영역의 형성을 위해 활용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 300, 400: 기판 105: 불순물 영역
110: 이온 주입 마스크 120, 340: 층간 절연막
200: 이온 소스 챔버 210: 제1 이온 소스 주입로
215: 제2 이온 소스 주입로 217: 전극
220: 질량 분석기 225: 자석
230: 질량 분석 슬릿 240: 이온 가속기
250: 이온 렌즈 260: 스캔 플레이트
270: 로딩 플레이트 280: 웨이퍼
302, 403: 소자 분리막 310: 게이트 절연막 패턴
313: 게이트 전극 315: 게이트 마스크
317: 게이트 구조물 320, 321: 제1 불순물 영역
322, 323: 제2 불순물 영역 324: 제1 할로 영역
325: 소스/드레인 영역 326: 제2 할로 영역
328: 할로 영역 350: 플러그
405: 액티브 패턴 407: 액티브 핀
410: 더미 게이트 절연막 패턴 412: 더미 게이트 전극
414: 더미 게이트 마스크 415: 더미 게이트 구조물
420: 게이트 스페이서 425: 리세스
430: 소스/드레인 층 435: 층간 절연막
440: 인터페이스 막 442: 게이트 절연막
443: 게이트 절연막 패턴 444: 버퍼막
445: 버퍼막 패턴 446: 게이트 전극막
447: 게이트 전극 450: 패시베이션 막
460: 실리사이드 층 465: 플러그

Claims (10)

  1. 반도체 기판을 제공하고;
    질량수 11인 보론(11B)를 포함하는 보레인(borane) 계열 화합물 및 할로겐 함유 소스를 함께 반응시켜 보론 함유 이온을 생성하고; 그리고
    상기 보론 함유 이온을 상기 반도체 기판에 주입하여 불순물 영역을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 보레인 계열 화합물은 아래의 화학식으로 표시되는 반도체 장치의 제조 방법.
    [화학식]
    11BxHy
    (상기 화학식에서, x는 2 이상의 정수, y는 6이상의 정수이다)
  3. 제1항에 있어서, 상기 할로겐 함유 소스는 X2, NX3, ArX2, KrX2, XeX2, NeX2 및 HeX2로 이루어진 그룹에서 선택된 적어도 하나를 포함하며, X는 불소(F), 염소(Cl), 브롬(Br), 요오드(I) 또는 아스타틴(At)인 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 보레인 계열 화합물 및 상기 할로겐 함유 소스는 각각 11B2H6 및 F2를 포함하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서, 상기 보론 함유 이온을 생성하는 것은 상기 할로겐 함유 소스의 양을 조절하여 할로겐(X) 개수 대비 보론(B) 개수의 비율(B/X)을 조절하는 것을 포함하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서, 상기 보레인 계열 화합물 및 상기 할로겐 함유 소스를 개별적으로 이온 소스 챔버에 함께 주입하는 것을 더 포함하는 반도체 장치의 제조 방법.
  7. 제5항에 있어서, 상기 B/X는 1/3을 초과하도록 조절되는 반도체 장치의 제조 방법.
  8. 제7항에 있어서, 상기 B/X는 1/2 이상으로 조절되는 반도체 장치의 제조 방법.
  9. 제1항에 있어서, 상기 보레인 계열 화합물 및 상기 할로겐 함유 소스를 반응시키는 것에 의해 보론 미함유 이온이 함께 생성되며,
    상기 할로겐 함유 소스의 공급량을 조절하여 상기 보론 미함유 이온 대비 상기 보론 함유 이온의 전류 세기를 증가시키는 것을 더 포함하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서, 상기 보론 함유 이온은 11BX2 +, 11BX+ 및 11B+를 포함하며, X는 불소(F), 염소(Cl), 브롬(Br), 요오드(I) 또는 아스타틴(At)인 반도체 장치의 제조 방법.
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