KR20100014885A - 실리콘/게르마늄 손실을 줄이면서 트랜지스터들 내에 실리콘/게르마늄 함유 드레인/소스 영역들을 형성하는 방법 - Google Patents

실리콘/게르마늄 손실을 줄이면서 트랜지스터들 내에 실리콘/게르마늄 함유 드레인/소스 영역들을 형성하는 방법 Download PDF

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Abstract

높은 게르마늄 농도의 실리콘/게르마늄 물질 위에 보호층을 제공함으로써, 변형된 반도체 물질의 해당하는 손실이 상당히 감소되거나, 또는 심지어 완전히 회피된다. 보호층은 중요한 세정 공정들 이전에 형성될 수 있고, 금속 실리사이드 영역들이 형성될 때 까지 유지될 수 있다. 이에 따라, 선택적인 에피택셜 성장 공정 동안 대량의 오버필(massive overfill)을 필요로 하지 않으면서, P-타입 트랜지스터들의 높은 성능 이득을 달성할 수 있다.
실리콘/게르마늄, 보호층, 반도체 물질, 에피택셜 성장, 오버필, 성능 개선

Description

실리콘/게르마늄 손실을 줄이면서 트랜지스터들 내에 실리콘/게르마늄 함유 드레인/소스 영역들을 형성하는 방법{METHOD FOR FORMING SILICON/GERMANIUM CONTAINING DRAIN/SOURCE REGIONS IN TRANSISTORS WITH REDUCED SILICON/GERMANIUM LOSS}
일반적으로, 본 개시는 집적 회로들의 형성에 관한 것으로서, 특히 PMOS 트랜지스터의 채널 영역에서의 전하 캐리어 이동도를 강화하기 위해 드레인/소스 영역들 내에 실리콘/게르마늄(Si/Ge)을 이용함으로써 강화된 성능을 갖는 트랜지스터들에 관한 것이다.
집적 회로들의 제조는 많은 수의 회로 소자들의 형성을 필요로 하며, 전계 효과 트랜지스터는 진보된 논리 회로 설계에 있어서 중요한 구성요소(component)를 나타낸다. 일반적으로, 현재 전계 효과 트랜지스터들을 형성하는 데에 다수의 공정 기술들이 실행되고 있는데, 마이크로프로세서들, 저장 칩들 등과 같은 복잡한 회로에 대해서는, 동작 속도 그리고/또는 전력 소모 그리고/또는 비효 효율성에 있어서의 뛰어난 특성으로 인해, CMOS 기술이 현재 가장 유망한 시도이다. CMOS 기술을 이용하여 복잡한 집적 회로들을 제조하는 동안, 수백만 개의 트랜지스터들(즉, N-채널 트랜지스터들 및 P-채널 트랜지스터들)이 기판 위에 형성되며, 이러한 기판은 결정 반도체층을 포함한다. N-채널 트랜지스터 또는 P-채널 트랜지스터중 어느 것이 고려되고 있는 지에 상관없이, MOS 트랜지스터는 소위 PN 접합들을 포함하는데, 이러한 PN 접합은 고 도핑된 드레인 영역 및 소스 영역과 이러한 드레인 영역 및 소스 영역의 사이에 배치되는 반대로 도핑된 채널 영역과의 계면(interface)에 의해 형성된다.
채널 영역의 전도성(conductivity), 즉 전도성 채널의 구동 전류 성능은, 채널 위에 형성되고 얇은 절연층에 의해 그 채널로부터 분리되는 게이트 전극에 의해 제어된다. 게이트 전극에 적절한 제어 전압을 인가하여 전도성 채널 영역을 형성할 때, 채널 영역의 전도성은 도펀트 농도, 다수 전하 캐리어(majority charge carrier)들의 이동도, 그리고 트랜지스터 폭 방향으로의 채널 영역의 일정한 확장(extension)에 대해서는, 소스 영역과 드레인 영역 간의 거리(이는 채널 길이라고도 불린다)에 의존한다. 이에 따라, 게이트 전극에 제어 전압을 인가하면 절연층 아래에 전도성 채널을 급속히 생성하는 능력과 결합하여, 채널 영역의 전체적인 전도성이 MOS 트랜지스터들의 성능을 실질적으로 결정한다. 따라서, 채널 영역의 감소 및 그와 관련된 채널 저항성(channel resistivity)의 감소에 의해, 채널 길이는 집적 회로들의 동작 속도의 증가를 달성하기 위한 가장 중요한 설계 기준이 된다.
하지만, 트랜지스터 치수들의 계속적인 감소는 그와 관련된 많은 문제들을 수반하는데, MOS 트랜지스터들의 채널 길이를 끊임없이 감소시킴으로써 얻어지는 장점들을 과도하게 오프셋(offset)시키지 않기 위해서는 이러한 문제들이 해결되어야 한다. 예를 들어, 감소된 채널 길이로 인해, 채널 영역의 제어가능 성(controllability)이 더욱 더 어려워지게 되었는데, 이는 단채널 효과(short channel effect)라고도 불린다. 이에 따라, 정교한(sophisticated) 도펀트 프로파일들, 채널 영역에 대한 게이트 전극의 증가된 용량성 결합 등과 같은 다양한 설계 척도(design measure)들이 개발되었지만, 이들중 일부는 채널 영역 내에서의 전하 캐리어 이동도에 악 영향을 줄 수 있다. 이러한 상황을 고려하여, 그리고 임계 치수들, 즉 트랜지스터들의 게이트 길이의 끊임없는 사이즈 감소는 적응(adaptation) 및 고도로 복잡한 공정 기술들의 개발을 필요로 하기 때문에, 소정의 채널 길이에 대해 채널 영역에서의 전하 캐리어 이동도를 증가시킴으로써 트랜지스터 소자들의 채널 전도성을 강화시키는 것이 또한 제안되었는데, 이에 의해 디바이스 스케일링(scaling)과 관련된 상기 많은 공정 적응들을 피하거나 또는 적어도 차위로 하면서(postpone), 미래의 기술 노드로의 진보에 필적하는 성능 개선을 달성하기 위한 가능성을 제공한다.
전하 캐리어 이동도를 증가시키기 위한 하나의 효율적인 메커니즘은, 이를 테면 채널 영역에서 해당하는 변형(strain)을 생성하기 위해 인장 응력(tensile stress) 또는 압축 응력(compressive stress)을 생성함으로써 채널 영역에서의 격자 구조를 변경하는 것인데, 이에 의해 전자들 및 정공들 각각에 대한 이동도가 변경된다. 예를 들어, 채널을 따라 채널 영역에서 단축으로 인장 변형(tensile strain)을 생성하게 되면, 전자들의 이동도를 증가시키게 되는데, 이러한 증가는 N-채널 트랜지스터들의 전도성이 그에 상응하게 증가하는 것으로서 직접적으로 해석될 수 있다. 한편, 채널 영역에서의 압축 변형(compressive strain)은 정공들의 이동도를 증가시킴으로써, P-타입 트랜지스터들의 성능을 높일 수 있는 가능성을 제공하게 된다. 집적 회로 제조에 응력 또는 변형 공학의 도입은 다음(further) 디바이스 세대들에 대해 매우 유망한 시도인데, 이는 예를 들어, 변형된 실리콘(strained silicon)이 "새로운" 타입의 반도체 물질로서 고려될 수 있기 때문이다. 이러한 새로운 타입의 반도체 물질은 새로운 값비싼 반도체 물질들 및 이러한 새로운 물질들에 적합한 제조 기술들을 필요로 하지 않으면서, 빠르고 강력한 반도체 디바이스들의 제조를 가능하게 한다.
PMOS 트랜지스터들의 정공 이동도를 높이기 위한 효율적인 메커니즘은 P-채널 트랜지스터들의 드레인 영역 및 소스 영역에 변형된 실리콘/게르마늄층을 형성함으로써 구현될 수 있으며, 여기서 압축 변형된 드레인 영역 및 소스 영역은 인접하는 실리콘 채널 영역에 단축 변형(uniaxial strain)을 생성한다. 이 때문에, NMOS 트랜지스터들이 마스크되는 동안, PMOS 트랜지스터들의 드레인 영역 및 소스 영역은 선택적으로 오목하게 들어가게 되고, 이후 에피택셜 성장에 의해 PMOS 트랜지스터 내에 실리콘/게르마늄층이 선택적으로 형성된다. 비록 이러한 기술이 PMOS 트랜지스터 및 그에 따라 CMOS 전체의 성능 이득 면에서 상당한 장점들을 제공하기는 하지만, PMOS 트랜지스터의 성능 이득을 밸런싱(balancing)하는 적절한 설계가 이용될지라도, 채널 영역에서의 변형 레벨을 더욱 강화시키고 그에 따라 정공 이동도를 증가시키기 위해 보다 높은 게르마늄 농도가 이용될 때, 진보된 응용들에서는 기대한 것 보다 적은 성능 이득이 얻어질 수 있다.
이제, 도 1a-1c를 참조하여, 적당히(moderately) 높은 게르마늄 농도를 이용 할 때 통상의 공정 방법에서 수반되는 문제들을 예시하기 위해 전형적인 공정 흐름에 대해 보다 상세히 설명한다.
도 1a는 기판(101)을 포함하는 반도체 디바이스(100)의 단면도를 개략적으로 도시하는 바, 이러한 기판(101)은 실질적으로 결정의 실리콘층(102)을 그 기판 위에 형성하기 위한 임의의 적절한 캐리어 물질을 나타내고 있다. 이를 테면, 기판(101) 및 반도체층(102)은 실리콘 온 인슐레이터(silicon-on-insulator, SOI) 구성을 나타내는 바, 여기서 반도체층(102)은 각각의 매립 절연층(미도시) 위에 직접 형성될 수 있으며, 이러한 매립 절연층은 실리콘 이산화물 등과 같은 임의의 적절한 물질로 이루어질 수 있다. 또한, 이러한 제조 단계에서, 반도체 디바이스(100)는 제 1 트랜지스터(110p) 및 제 2 트랜지스터(110n)를 포함하는 바, 이들은 각각 P-타입 트랜지스터 및 N-타입 트랜지스터를 나타낸다. 이러한 제조 단계에서, 제 1, 2 트랜지스터들(110p, 110n) 각각은 해당하는 게이트 절연층(112) 위에 형성되는 게이트 전극(111)을 포함할 수 있는 바, 게이트 절연층(112)은 게이트 전극(111)을 각각의 채널 영역(113)으로부터 분리하고, 이러한 채널 영역(113)은 이후의 단계에서 각각의 드레인 영역 및 소스 영역이 형성될 반도체층(102)의 각각의 "활성 영역"의 일부를 나타낸다. 따라서, 트랜지스터 소자의 환경에 있어서 이러한 용어 "활성 영역"은, 반도체 물질의 전체 전도성을 조정하기 위한 특정된 도펀트 프로파일을 나타내는 반도체 영역으로서 이해되어야 하며, 적어도 하나의 PN 접합이 제공될 수 있다. 또한, 각각의 게이트 전극들(111)은 그 상면에 형성되는 각각의 캡층들(cap layers)(실리콘 질화물층 등)(104)을 가질 수 있다.
이전에 설명한 바와 같이, P-타입 트랜지스터들의 성능은, 트랜지스터의 활성 영역 내에 각각의 실리콘/게르마늄 물질을 제공하여, 해당하는 채널 영역에 각각의 변형을 생성함으로써, 상당히 강화될 수 있다. 각각의 활성 영역 내에 실리콘/게르마늄 물질을 적절히 위치시키기 위해, 디바이스(100)는 제 1 트랜지스터(110p) 내에 게이트 전극(111)에 인접하는 각각의 오목부(recess)들을 형성하도록 준비될 수 있다. 이러한 목적을 위해, 각각의 스페이서 요소들(spacer elements)(103S)이 트랜지스터(110p)의 게이트 전극(111)의 측벽들 상에 제공됨으로써, 해당하는 캡층(104)과 협력하여, 이후의 식각 공정 동안 게이트 전극(111)을 확실하게 한정(confinement)할 수 있게 된다(즉, 가둘 수 있게 된다). 해당하는 오목부 및 실리콘/게르마늄 물질은 N-채널 트랜지스터(110n)에서는 필요하지 않기 때문에, 트랜지스터(110n) 내의 게이트 전극(111) 및 이러한 게이트 전극(111)에 인접하는 반도체층(102)의 각각의 부분들을 커버하도록, 해당하는 스페이서층(103)이 형성된다. 또한, 스페이서층(103)을 포함하여 제 2 트랜지스터(110n)를 커버하도록 해당하는 레지스트 마스크(105)가 형성된다.
도 1a에 나타낸 반도체 디바이스(100)는 다음의 공정들에 기초하여 형성될 수 있다. 각각의 절연 구조들(미도시)을 형성하고, 반도체층(102) 내에서의 원하는 수직 도펀트 프로파일(이는 제 1, 2 트랜지스터들(110p, 110n)의 트랜지스터 작용에 요구된다)을 생성한 후, 게이트 절연층이 증착 그리고/또는 산화에 의해 형성되며, 그 다음에 적절한 게이트 전극 물질의 증착이 이어진다. 이후, 정교한 패터닝 공정들이 수행되는데, 이는 게이트 전극들(111) 및 게이트 절연층들(112)을 얻기 위해, 진보된 포토리소그래피, 정교한 식각 기술들 등을 포함할 수 있다. 동일한 공정 시퀀스에서, 캡핑층들(104)이 또한 패터닝될 수 있는데, 이는 각각의 정교한 리소그래피 시퀀스들 동안 반사 방지 코팅(anti-reflective coating, ARC) 층으로서도 이용될 수 있다. 이후, 스페이서층(103)이, 예를 들어 잘 확립되어 있는 플라즈마 엔헨스드 화학 기상 증착(PECVD) 기술들에 기초하여 증착됨으로써, 적절한 층 두께를 갖는 스페이서층(103)을 제공할 수 있게 된다. 이러한 스페이서층(103)은 제 1 트랜지스터(110p) 내에 각각의 오목부들 또는 공동(cavity)들을 형성하기 위한 이후의 식각 공정 동안 높은 식각 선택도(each selectivity)를 갖는 임의의 적절한 물질에 기초하여 형성될 수 있는데, 이를 테면 실리콘 질화물이 효율적으로 이용될 수 있다. 다음으로, 리소그래피 기술을 이용하여 레지스트 마스크(105)를 형성한 다음, 이방성 식각(anisotropic etch) 공정(106)을 수행하여, 제 1 트랜지스터(110p)의 수평 부분들로부터 스페이서층(103)의 물질을 제거함으로써, 스페이서들(103S)을 생성하는 바, 이러한 스페이서들의 폭은 실질적으로 스페이서층(103)의 최초 층 두께 및 식각 공정(106)의 공정 파라미터들에 의해 결정될 수 있다.
이후, 잘 확립된 식각 레시피에 기초하여 추가의 식각 공정을 수행함으로써, 스페이서층(103) 및 스페이서들(103S)의 물질에 대해 선택적으로, 반도체층(102)으로부터 노출된 실리콘 물질을 제거한다. 해당하는 식각 공정은 실질적으로 이방성 공정으로서 수행되거나, 또는 디바이스 요건들에 따라, 적어도 식각 공정의 진보된 단계에서는 어느 정도의 등방성을 가질 수도 있다. 따라서, 대시선에 의해 나타낸 바와 같이, 각각의 실리콘 물질이 제거될 수 있는데, SOI 구성에서는, 적어도 최소 의 결정 실리콘 물질이 유지될 수 있는 바, 이러한 물질은 디바이스(100)의 추가의 처리 동안 성장 템플릿(growth template)으로서 작용할 수 있다.
도 1b는 그 다음으로 진행되는 제조 단계에서의 반도체 디바이스(100)를 개략적으로 도시한다. 반도체 디바이스(100)는 증착 환경(107)에 노출되는 바, 각각의 공정 파라미터들은 실리콘/게르마늄 물질(117)의 선택적인 에피택셜 성장을 달성하도록 적절히 조정되며, 스페이서층(103), 스페이서들(103S) 및 캡층(104) 등의 유전 물질들 상에서의 해당 증착을 실질적으로 피할 수 있게 된다. 결과적으로, 각각의 실리콘/게르마늄 물질은 실질적으로 이전에 형성된 오목부들 또는 공동들 내에 형성될 수 있으며, 실리콘/게르마늄 물질(117)은 성장 템플릿으로서 작용하는 나머지 실리콘 물질과 실질적으로 동일한 격자 간격을 갖게 된다. 따라서, 오목부들을 채운 후, 해당하는 실리콘/게르마늄 물질(117)은 변형된 물질의 형태로 제공될 수 있는데, 그 이유는 실리콘/게르마늄의 자연적인(natural) 격자 간격이 실리콘 격자 간격과 비교하여 약간 더 클 수 있기 때문이다. 이에 따라, 해당하는 응력 성분(stress component)이 채널 영역(113) 상에 가해지게 됨으로써, 그 내에 각각의 압축 변형을 생성한다. 실리콘 물질과 실리콘/게르마늄 물질(117)의 자연적인 격자 간격 간의 격자 미스매치(lattice mismatch)의 정도가 실질적으로 채널 영역(113) 내에서 최종적으로 얻어지는 변형을 결정하기 때문에, 전형적으로, 트랜지스터(110p)에 대한 추가의 성능 이득을 고려하여, 약 20 원자% 또는 심지어 그 이상의 적당히 높은 게르마늄 농도가 물질(117) 내에 혼합될 수 있다. 이후, 각각의 스페이서들(103S) 및 스페이서층(103)이 제거되며, 그리고 트랜지스터 디바이스 들(100n, 100p)을 완성하기 위한 추가의 제조 공정들이 수행된다.
도 1c는 그 다음으로 진행되는 제조 단계에서의 디바이스(100)를 개략적으로 도시한다. 여기에서, 트랜지스터들(110n, 110p)은 각각의 드레인 및 소스 영역들(114)을 포함하는데, 이러한 영역들은 디바이스 요건들에 따라 임의의 적절한 수평(lateral) 도펀트 프로파일 및 수직(vertical) 도펀트 프로파일을 가질 수 있다. 이러한 목적을 위해, 드레인 및 소스 영역들(114)을 형성하기 위한 선행의 주입(implantation) 시퀀스들 동안 적절한 주입 마스크로서 작용하는 각각의 스페이서 구조(115)가 제공될 수 있다. 하지만, P-채널 트랜지스터(110p)에 있어서, 드레인 및 소스 영역들(114)은 N-채널 트랜지스터(110n)와 비교하여 상당히 감소된 높이 레벨을 갖는다. 이에 따라, 해당하는 오목부(117R)는 성능 이득을 상당히 감소시키거나, 또는 심지어는, 더 낮은 게르마늄 농도를 가지며 다른 점에서는 동일한 설계를 갖는 디바이스와 비교하여 성능을 감소시킬 수 있는데, 이는 채널 영역(113) 내에서 생성되는 변형의 양이 일반적으로 상당히 더 작기 때문이며, 이렇게 되는 이유는 변형된 실리콘/게르마늄 물질(117)에 의해 제공되는 수평 응력 성분이 상당히 더 낮은 높이 레벨에 가해짐으로써, 각각의 게이트 절연층(112)의 바로 아래에서 행해지는 해당하는 변형을 감소시키기 때문이다. 또한, 없어진(missing) 실리콘/게르마늄 물질에 의해, 상당한 양의 도펀트들을 또한 잃을 수 있는데, 이 때문에 드레인 및 소스 영역들(114)의 전도성 감소로 인해, 기대되는 성능 이득을 더욱 감소시킨다. 해당하는 오목부(117R)의 사이즈는 물질(117) 내의 게르마늄의 농도량과 상관되는 것으로 판명되었는데, 이에 의해 높은 게르마늄 농 도들에서의 최초의 실리콘 물질과 실리콘/게르마늄 물질(117) 간의 증가된 격자 미스매치의 유익한 효과를 보상 또는 심지어 과대 보상하게 된다.
본 개시는 상기 확인한 문제들중 하나 이상의 효과를 피하거나, 또는 적어도 줄일 수 있는 다양한 방법들에 관한 것이다.
이하, 본 발명의 몇몇 양상들에 대한 기본적인 이해를 제공하기 위해 본 발명의 간략화된 요약을 제시한다. 이러한 요약은 본 발명을 속속들이 규명한 개요는 아니다. 이러한 요약은 본 발명의 기본적인 또는 중요한 요소들을 확인하거나, 또는 본 발명의 범위를 묘사하는 것으로서 의도되지 않는다. 그 유일한 목적은 하기 설명되는 보다 상세한 설명에 대한 서두로서, 본 발명의 일부 개념들을 간략화된 형태로 제시하기 위한 것이다.
일반적으로, 여기에서 개시되는 내용은 변형된 실리콘/게르마늄 물질에 기초하여 트랜지스터 디바이스들을 형성하기 위한 강화된 기술에 관한 것으로서, 제조 공정들 동안의 과도한 물질 손실을 감소시킬 수 있다. 특정의 제조 공정들, 특히 각각의 세정 단계들이, 실리콘 물질 내에 적당히 높은 게르마늄 농도가 혼합되는 영역들에서의 상당한 물질 손실에 대해 책임이 있다는 것을 알게 되었다. 예를 들어, 20 원자%를 넘는 게르마늄 농도에 있어서, 저하된 응력 전달 및 각각의 도펀트 손실에 의해, 성능 이득이 상당히 감소하게 된다. 여기에서 개시되는 방법에 따르면, 해당하는 물질 손실 및 그와 관련된 단점들이 실질적으로 회피되거나 적어도 감소될 수 있게 되는데, 이는 해당의 활동적인 화학 작용들(aggressive chemistries)로부터 아래의 실리콘/게르마늄 물질을 보호하기 위해, 세정 공정들과 같은 중요한 공정 단계들을 수행하기 전에 적절한 보호층을 형성함으로써 이루어진다. 따라서, 도펀트들의 각각의 손실이 상당히 감소하거나 또는 회피되며, 그리고 이와 동시에, 응력을 야기하는(stress-inducing) 실리콘/게르마늄 물질의 높이 레벨은 채널 영역의 높이 레벨과 더욱 가까워지게 된다.
본 발명의 예시적인 일 실시예에 따르면, 본 발명의 방법은 P-타입 트랜지스터의 마스크된 게이트 전극에 인접하게 형성되는 오목부(recess) 내에 변형된 실리콘/게르마늄 물질을 형성하는 단계를 포함한다. 이 방법은 상기 변형된 실리콘/게르마늄 물질 위에 보호층을 형성하고, 상기 보호층의 존재하에서 상기 P-타입 트랜지스터 내에 드레인 및 소스 영역들을 형성하는 단계를 더 포함한다.
본 발명의 다른 실시예에 따르면, 본 발명의 방법은 P-타입 트랜지스터의 활성 영역에 형성되는 실리콘/게르마늄 물질 위에 보호층을 선택적으로 형성하는 단계를 포함한다. 이 방법은 상기 보호층이 상기 실리콘/게르마늄 물질을 선택적으로 덮고 있는 동안, 상기 P-타입 트랜지스터의 활성 영역 내에 그리고 N-타입 트랜지스터의 활성 영역 내에 드레인 및 소스 영역들을 형성하는 단계를 더 포함한다.
본 발명의 또 다른 실시예에 따르면, 본 발명의 방법은 P-타입 트랜지스터의 활성 영역에 형성된 실리콘/게르마늄 물질 위에 보호층을 증착하는 단계를 포함한다. 또한, 상기 보호층의 존재하에서, 적어도 얼마간의 제조 공정들이 수행된다. 이후, 상기 보호층은 P-타입 트랜지스터에 금속 실리사이드(metal silicide)를 형성하기 전에 제거된다.
본 개시는 첨부 도면들과 관련하여 하기의 설명을 참조함으로써 이해될 수 있는 바, 도면들에서 동일한 참조 부호들은 동일한 요소들을 식별한다.
도 1a-1c는 통상의 공정 흐름 동안 P-타입 트랜지스터 및 N-타입 트랜지스터를 포함하는 반도체 디바이스의 단면도들을 개략적으로 도시하며, 여기에서는 변형된 실리콘/게르마늄 물질이 P-타입 트랜지스터 내에 혼합됨으로써, 상당한 물질 손실을 야기한다.
도 2a-2b는 본 발명의 예시적인 실시예들에 따라 보호층에 의해 선택적으로 덮여질 수 있는 변형된 실리콘/게르마늄 물질을 받는 P-채널 트랜지스터를 포함하고 있는 반도체 디바이스의 단면도들을 개략적으로 도시한다.
도 2c-2e는 본 발명의 예시적인 실시예들에 따라 높은 농도의 실리콘/게르마늄 물질을 받는 P-타입 트랜지스터를 포함하고 있는 반도체 디바이스의 단면도들을 개략적으로 도시하며, 여기에서는 노출된 N-타입 트랜지스터들 및 P-타입 트랜지스터들 내에 산화에 의해 보호층이 형성될 수 있는 바, 이후 산화물은 제거된다.
도 2f-2g는 본 발명의 또 다른 예시적인 실시예들에 따라 보호층을 형성하는 동안 생성되는 물질 손실을 보상하기 위해 적당히 낮은 여분의 높이를 갖는 실리콘/게르마늄 물질을 형성함에 있어서의 다양한 제조 단계들 동안의 P-타입 트랜지스터의 단면도들을 개략적으로 도시한다.
도 3a-3c는 본 발명의 또 다른 예시적인 실시예들에 따라 증착 공정에 의해 형성되는 효율적인 보호층에 기초하여 실리콘/게르마늄 물질을 형성함에 있어서의 다양한 제조 단계들 동안의 P-타입 트랜지스터의 단면도들을 개략적으로 도시한다.
여기에 개시되는 내용은 다양한 변경들 및 대안적인 형태들을 가질 수 있지만, 본 발명의 구체적인 실시예들을 도면들에 예시적으로 나타내어 이에 대해 상세히 설명한다. 하지만, 이러한 구체적인 실시예들에 대한 설명이 본 발명을 개시되는 정확한 형태들로 한정하는 것으로서 의도되지는 않으며, 본 발명은 첨부되는 청구항들에 의해 규정되는 본 발명의 정신 및 범위 내에 있는 모든 변경들, 등가들 및 대안들을 망라하는 것으로서 의도된다는 것을 유념해야 한다.
이하, 본 발명의 다양한 예시적인 실시예들에 대해 설명한다. 명확성을 위해, 본원에서는 실제 구현의 모든 특징들을 모두 설명하지는 않는다. 물론, 주목할 사항으로서, 이러한 모든 실제 실시예의 개발시, 예를 들어 시스템 관련 제약 및 사업 관련 제약을 따르는 것과 같이, 개발자의 구체적인 목표들을 달성하기 위해서는, 구현 마다 고유의 다양한 결정들이 이루어져야 하는바, 이는 구현 마다 달라질 것이다. 또한, 주목할 사항으로서, 이러한 개발 노력은 복잡하고 시간을 소모적이지만, 그럼에도 불구하고 본원의 개시의 이득을 갖는 당업자들에게는 일상적인 작업이 되는 것이다.
이제, 첨부 도면들을 참조하여 본 발명에 대해 설명한다. 설명의 목적을 위해 그리고 당업자에게 잘 알려져있는 상세한 사항들에 의해 본 개시를 애매하게 하지 않도록 하기 위해, 다양한 구조들, 시스템들 및 디바이스들은 도면들에서 개략적으로 도시되었다. 그럼에도 불구하고, 첨부 도면들은 본 개시의 예들을 묘사하고 설명하기 위해 포함된 것이다. 여기에서 이용되는 단어(word)들 및 구(phase)들은 관련 기술 분야의 당업자들이 이러한 단어들 및 구들을 이해하는 것과 일관된 의미를 갖는 것으로 이해되고 해석되어야 한다. 여기에서 어떠한 용어 또는 구를 일관되게 이용하는 것이, 이러한 용어 또는 구에 대한 어떠한 특별한 정의, 즉 당업자에 의해 이해되는 보통의 그리고 통상의 이해와 다른 어떠한 정의를 포함하고 있는 것으로 의도되지는 않는다. 어떠한 용어 또는 구가 특별한 의미, 즉 당업자들에 의해 이해되는 것 이외의 의미를 갖는 것으로 의도되는 정도까지, 이러한 특별한 정의는 그러한 용어 또는 구에 대한 특별한 정의를 직접적으로 그리고 명백하게 제공하는 정의 방식으로 명세서에서 명백히 설명될 것이다.
일반적으로, 여기에서 개시되는 내용은 높은 게르마늄 농도를 가지고 각각의 드레인 및 소스 영역들에 실리콘/게르마늄 물질들을 이용할 때 P-타입 트랜지스터들의 성능에 대한 불리한 영향들을 상당히 감소시킬 수 있는 효율적인 제조 기술들을 제공한다. 이전에 설명한 바와 같이, 통상의 기술들에서는, 해당하는 변형 야기 메커니즘(strain-inducing mechanism)을 강화하는 점에서 상당히 바람직한 20% 또는 심지어 그 이상의 게르마늄 농도에 의해, 상당히 감소된 성능 이득 또는 심지어 감소된 성능이 관찰될 수 있다. P-타입 트랜지스터들을 형성하는 동안 해당하는 물질 손실을 줄이기 위해, 적절한 제조 단계에서 효율적인 보호층을 제공함으로써, 과도한 도펀트 손실 및 해당하는 변형 야기 메커니즘의 저하를 줄이거나 또는 실질적으로 피하는 것이 고려된다. 어떠한 양상들에 있어서, 해당하는 보호층은 자기 정렬 방식으로 형성되어, N-타입 트랜지스터들 등과 같은 다른 디바이스 영역들에 는 실질적으로 영향을 주지 않으면서, 보호층을 갖는 P-타입 트랜지스터 내의 적절한 부분들을 덮는다. 이러한 방식으로, N-타입 트랜지스터들에 대해 잘 확립된 공정 방식들이 이용될 수 있으며, 이와 동시에, P-타입 트랜지스터 성능의 상당한 개선이 작은 공정 적응에 의해 달성될 수 있다. 이를 테면, 어떠한 실시예들에서, 보호층을 형성하기 위한 공정의 해당하는 자기 정렬 반응이 적절하게 설계되는 표면 변경 공정(산화 공정 등)에 기초하여 이루어질 수 있으며, 전형적으로 선택적인 에피택셜 성장 공정 동안 제공되는 각각의 마스킹 물질 역시 산화 마스크로서 효율적으로 이용될 수 있다. 다른 양상들에 있어서, 실리콘 및 폴리실리콘 물질들과 비교하여 높은 게르마늄 농도를 포함하는 실리콘/게르마늄 물질의 상당히 다른 산화 속도는 P-타입 트랜지스터 및 N-타입 트랜지스터에 서로 다른 두께의 산화물층들을 형성하는 데에 이용될 수 있다. 어떠한 예시적인 실시예들에서, 실리콘/게르마늄 물질의 해당하는 표면 처리 동안 실리콘/게르마늄 물질이 부가적으로 약간 소모되는 것은, 에피택셜 성장 공정 동안 충진 높이(fill height)를 적절하게 증가시킴으로써 보상될 수 있다. 이는 산화 등과 같은 표면 변경 동안 실리콘/게르마늄 물질의 해당하는 소모가, 예를 들어 도 1a-1c를 참조하여 설명된 통상의 방식들에서 만날 수 있는 물질 손실과 비교하여 상당히 작기 때문이다. 그럼에도 불구하고, 어떠한 상당한 공정 변경 및 쓰루풋 손실들을 실질적으로 회피할 수 있게 되는데, 이는 보호층을 형성함에 있어서 물질 소모를 보상하는 데에 요구되는 부가적인 공정 시간이, 통상의 공정 기술에서 이용되었던 바와 같이 보호층 없이 물질 손실을 각각 보상하는 것과 비교하여 상당히 더 작아질 수 있기 때문이다. 또 다른 예시적인 실 시예들에서는, 증착된 실리콘/게르마늄 물질을 실질적으로 소모하지 않으면서 증착 기술들에 의해 효율적인 보호층이 형성될 수 있으며, 이에 의해 높은 게르마늄 농도를 이용할 때 P-트랜지스터 성능에 미치는 어떠한 부정적인 영향들을 회피하거나 또는 적어도 실질적으로 감소시키면서, 통상의 공정 방식과 고도의 호환성(compatibility)을 제공한다.
도 2a는 반도체 디바이스(200)의 단면도를 개략적으로 도시하는 바, 이 반도체 디바이스(200)는 P-타입 트랜지스터를 나타내는 제 1 트랜지스터(210p)와, N-타입 트랜지스터를 나타내는 제 2 트랜지스터(210n), 또는 실리콘/게르마늄 물질을 받지 않을 수도 있는 임의의 다른 트랜지스터 소자 또는 디바이스를 포함한다. 반도체 디바이스(200)는 기판(201)을 포함하는데, 이 기판(201)은 그 위에 각각의 실리콘-기반의 반도체층(202)을 형성하기 위한 임의의 적절한 캐리어 물질의 형태를 가지며, 반도체층(202)은 디바이스 요건에 따라 게르마늄 등의 다른 성분들을 포함할 수도 있다. 어떠한 예시적인 실시예들에서, 반도체층(202) 및 기판(201)은 SOI 구성으로서 제공될 수 있는데, 편의를 위해, 도 2a에는 각각의 매립 절연층(실리콘 이산화물 등)을 나타내지 않았다. 다른 경우들에 있어서, 반도체 디바이스(200)는 벌크 구성(bulk configuration)을 나타낼 수 있는데, 여기서 반도체층(202)은 실질적으로 결정의 기판 물질의 상위 부분을 나타낼 수 있다. 유념할 사항으로서, 반도체 디바이스(200)는 디바이스 요건들에 따라 서로 다른 아키텍쳐들을 갖는 서로 다른 디바이스 영역들을 포함할 수 있다. 이를 테면, SOI 영역들 및 벌크 영역들이 반도체 디바이스(200)에 공동으로 제공될 수 있는데, 여기에서는 이를 테면, 고 성 능 트랜지스터들이 SOI 구성에 제공되고, 진보된 마이크로프로세서들의 스태틱 RAM 영역들 등의 다른 디바이스 영역들이 벌크 디바이스 아키텍쳐에 기초하여 형성될 수 있다.
이 제조 단계에서, 트랜지스터들(210n, 210p)은 각각의 게이트 절연층들(212) 상에 형성되는 각각의 게이트 전극들(211)을 가질 수 있으며, 게이트 절연층들(212)은 각각의 채널 영역들(213)로부터 게이트 전극들(211)을 분리한다. 이전에 설명한 바와 같이, 채널 영역(213)은, 이를 테면 얕은 트렌치 절연들 등의 적절한 절연 구조들(미도시)에 기초하여 반도체층(202) 내에 정의되고 각각의 트랜지스터 소자에 해당하는 해당 활성 영역의 일부를 나타낸다. 또한, 각각의 캡층들(204)이 게이트 전극들(211)의 상면들을 덮으며, P-타입 트랜지스터(210p)의 게이트 전극(211)은 각각의 측벽 스페이서들(203S)에 의해 덮여질 수 있는 반면, 제 2 트랜지스터(210n)는 스페이서층(203)에 의해 완전히 덮여질 수 있다.
지금까지 설명한 제 1, 2 트랜지스터들(210p, 210n)의 구성 요소들은 디바이스(100)과 관련하여 이전에 설명된 것과 실질적으로 동일한 공정 기술들에 기초하여 형성될 수 있다. 즉, 각각의 캡층들(204)을 포함하여, 게이트 절연층들(212) 및 게이트 전극들(211)을 형성한 후, 스페이서층(203)이 제 1 트랜지스터(210p)에 증착되고 식각됨으로써 스페이서들(203S)을 형성하며(이러한 스페이서들(203S)은 스페이서층(203)과 협력하여, 이전에 설명한 바와 같이 제 1 트랜지스터(210p)에 각각의 오목부들을 형성한 후 성장 마스크로서 작용할 수 있다), 그런 다음 실리콘/게르마늄 물질(217)을 형성하기 위한 선택적인 에피택셜 성장 공정이 뒤따른다. 어 떠한 예시적인 실시예들에서, 물질(217)의 게르마늄 농도는 인접하는 채널 영역(213)에 적당히 높은 변형을 제공하기 위해 약 20 원자% 보다 높을 수 있다. 해당하는 선택적인 에피택셜 성장 공정 이후, 디바이스(200)는 표면 변경 공정(221)에 의해 처리될 수 있는 바, 이에 의해 실리콘/게르마늄 물질(217) 위에 선택적으로 해당 보호층(220)을 형성한다. 하나의 예시적인 실시예에서, 이러한 표면 변경 공정(221)은 각각의 가스 환경에 기초하여 산화 분위기에서 수행되는 산화 공정을 나타낼 수 있다. 이를 테면, 공정(221)이 산화 공정으로서 수행될 때, 이 공정(221)은 보호층(220)을 형성하기 위한 해당하는 실리콘/게르마늄 산화물 성장을 개시하기 위해, 산소를 포함하는 해당하는 가스 환경에서 높은 온도(elevated temperature)로 처리를 행하는 것을 포함할 수 있다. 다양한 게르마늄 농도들에 대한 결정 실리콘/게르마늄 물질에 대한 각각의 산화 성장 속도들은 사전에 알려지거나, 또는 해당하는 값들이 각각의 실험들에 기초하여 결정될 수 있기 때문에, 산화 공정에 기초하여 형성될 때에, 보호층(220)의 두께는 공정(221)의 공정 파라미터들에 의해 쉽게 제어될 수 있다. 예를 들어, 온도, 산소 농도 등의 정의가 명확한 다른 공정 파라미터들에 대해, 층(220)에 대해 원하는 층 두께를 생성하기 위해 각각의 처리 시간이 이용될 수 있다. 어떠한 예시적인 실시예들에서는, 공정 요건들에 따라, 약 20Å 내지 100Å의 두께가 선택될 수 있다. 그 물질 조성에 따라, 보호층(220)의 두께에 대한 적절한 값들이 각각의 테스트 측정들에 의해 결정될 수 있는데, 여기에서는 실리콘/게르마늄 영역(217)에 상당한 물질 손실을 야기하는 것으로서 이전에 확인된 다수의 제조 공정들이 해당 테스트층의 존재하에서 수행됨으로 써, 이러한 제조 공정들 동안 각각의 물질 제거를 결정할 수 있게 되며, 이에 의해 고려되고 있는 보호층(220)의 물질 조성 및 각각의 제조 시퀀스에 대한 적절한 목표 두께 값을 얻게 된다.
다른 예시적인 실시예들에서, 표면 변경 공정(221)은, 예를 들어 산소 플라즈마 등에 기초하는 임의의 다른 적절한 산화 공정으로서 수행될 수 있다. 또 다른 경우들에서, 산화(221)는 습식 화학 공정(wet chemical process)에 기초하여 수행될 수 있는데, 여기에서는 실질적으로 자기 한정적인 공정들(self-limiting processes) 까지도 이용될 수 있으며, 이에 의해 보호층(220)의 각 두께의 고도의 제어가능성을 제공한다. 결과적으로, 비보호(non-protected) 실리콘/게르마늄에 의해 발생하는 물질 손실과 비교하여, 단지 작은 양의 실리콘/게르마늄 물질(217) 만이 표면 변경 처리(221)에 의해 "소모"된다. 다른 예시적인 실시예들에서, 표면 변경 공정(221)은, 산화 공정에 부가하여 또는 산화 공정에 대안적으로, 이후의 제조 공정들 동안 물질 제거와 관련하여 보호층(220)에 상당히 높은 저항을 부여하기 위한 임의의 다른 공정을 포함할 수 있다. 이를 테면, 처리(221)는, 다수의 습식 화학 식각 레시피들에 대하여 높은 비저항(resistivity)을 가질 수 있는 실리콘 카바이드(silicon carbide) 같은 물질을 형성하기 위해 실리콘/게르마늄 물질의 표면 영역 내에 탄소(carbon)를 혼합하기 위한 각각의 주입 또는 플라즈마 처리를 포함할 수 있다. 또한, 상당히 감소된 양의 실리콘/게르마늄 물질(217)을 소모하면서, 해당하는 표면 부분의 밀도를 높이기 위해, 산소 플라즈마 처리가 수행될 수 있다.
실리콘/게르마늄 물질(217) 위에 선택적으로 보호층(220)을 형성한 후, 공정 요건들에 따라 추가의 제조 공정들이 수행될 수 있다. 즉, 마스킹 물질들, 즉 스페이서들(203S), 캡층들(204) 및 스페이서층(203)은 실리콘 및 보호층(220)에 대해 선택적으로 제거될 수 있다. 이를 테면, 당업계에는, 실리콘, 실리콘 이산화물 및 실리콘 질화물에 대한 고도의 선택적인 식각 레시피들이 잘 확립되어 있다. 하지만, 보호층(220)의 물질이 아주 작은 정도로 제거되는 것은 추가의 공정에 악영향을 미치지 않는데, 이는 해당하는 물질 손실은 보호층(200)의 해당하는 목표 두께를 적절히 선택할 때에 고려될 수 있기 때문이다. 이후, 이를 테면 각각의 세정 공정들, 레지스트 형성 및 제거 시퀀스들을 포함하는 추가의 제조 공정들이 수행될 수 있는데, 이전에 설명한 바와 같이, 이러한 공정들은, 특히 높은 게르마늄 농도가 존재하는 경우 비보호 실리콘/게르마늄 물질들에 큰 영향을 미칠 수 있다. 이해될 사항으로서, 이러한 많은 공정들, 특히 세정 공정들은 적당히 높은 변화성(variability)을 갖는데, 이는 통상의 방식들에서, 관찰되는 물질 손실의 큰 변화를 야기함으로써, 결과적으로 비록 이러한 물질 손실이 처음에 에피택셜 성장되는 실리콘/게르마늄 물질의 두께를 상당히 증가시킴으로써 보상될 수 있다고 할지라도, 디바이스 역시 이에 대응하여 변화되게 한다. 이에 따라, 보호층(220)의 제공에 따라, 제조 공정들에서의 각각의 변화는, 아래의 실리콘/게르마늄 물질(217)에 실질적으로 영향을 주지 않으면서, 보호층(220)에 의해 조정(accommodate)될 수 있다. 따라서, 통상의 공정 흐름에서의 상당한 물질 손실들과 비교하여, 추가의 중요 공정들 이전의 처리(221) 동안의 잘 정의되고 낮은 물질 제거는 디바이스(210p)의 공정 안정성 및 성능 균일성을 상당히 높일 수 있다.
도 2b는 그 다음으로 진행되는 제조 단계에서의 디바이스(200)를 개략적으로 도시하는 바, 여기에서 각각의 트랜지스터들(210n, 210p)은 디바이스 요건에 따라 각각의 측벽 스페이서 구조들(215)과 드레인 및 소스 영역들(214)을 가질 수 있다. 드레인 및 소스 영역들(214)은 각각의 주입 시퀀스들에 기초하여 형성될 수 있으며, P-채널 트랜지스터(210p)에 있어서, 주입 에너지 및 주입량(dose)과 같은 각각의 공정 파라미터들은 보호층(220)의 존재를 고려하도록 적응될 수 있다. 이해될 사항으로서, 다른 제조 단계들에서의 각각의 활동적인 세정 공정들 이후, 보호층(220)의 두께(220T)는 각각의 물질 제거로 인해 최초의 층 두께와 비교하여 감소될 수 있는데, 이러한 감소된 두께는 주입 공정에 대한 적절한 공정 파라미터들을 정할 때에 고려될 수 있다. 예를 들어, 선행하는 공정들 동안의 실제 물질 제거는, 보호층(220)이 그 위에 형성되는 각각의 측정 사이트(measurement site)들 상에서 수행되는 층 두께 측정에 기초하여 쉽게 결정될 수 있다. 따라서, 이전의 공정들 동안 강하게 변화하는 조건들까지도 보상할 수 있게 됨으로써, 공정 및 디바이스 균일성을 더욱 높인다.
결과적으로, 도 2b에 나타낸 반도체 디바이스(200)는 잘 확립되어 있는 공정 방식에 기초하여 형성될 수 있으며, 여기서 각각의 주입 시퀀스들의 약간의 변경들은 트랜지스터(210p)의 드레인 및 소스 영역들(214)의 도펀트 프로파일을 적절히 설계하는 데에 이용될 수 있다. 이후, 보호층(220)은, 예를 들어 선택적인 등방성 또는 이방성 식각 공정에 기초하여 제거될 수 있는바, 이러한 식각 공정에 대한 각각의 식각 화학 작용들은 당업계에 잘 확립되어 있다. 어떠한 예시적인 실시예들에 서, 보호층(220)은 고도의 등방성 식각 공정에 의해 제거될 수 있으며, 이에 의해 어느 정도의 언더 에칭(under-etching)을 얻게 된다. 결과적으로, 이후의 제조 단계에서 게이트 전극(211)과 드레인 및 소스 영역들(214) 내에 형성될 수 있는 각각의 금속 실리사이드가, 스페이서 구조(215)의 제거를 요구하지 않으면서, 채널 영역(213)에 더욱 가깝게 위치될 수 있다. 예시적인 다른 실시예들에서, 스페이서 구조(215) 또는 적어도 그 일부는 보호층(220)의 제거 이전 또는 이후에 제거될 수 있으며, 이후 각각의 금속 실리사이드 영역들이 형성될 수 있다.
이제, 도 2c-2e를 참조하여, 임의의 마스킹 물질을 제거한 후 P-트랜지스터 내에 보호층을 선택적으로 형성하는 추가의 예시적인 실시예들에 대해 설명한다.
도 2c는 실리콘/게르마늄 물질(217)이 형성되는 제조 단계에서의 반도체 디바이스(200)를 개략적으로 도시하는 바, 해당하는 마스킹 물질, 즉 스페이서들(203S), 캡층들(204) 및 스페이서층(203)(도 2a)은 제거된다.
도 2d는 트랜지스터들(210n, 210p) 모두 상에서 행해지는 표면 변경 공정(221) 동안의 반도체 디바이스(200)를 개략적으로 도시한다. 이러한 처리(221)는 산화 공정을 포함하는데, 상기 설명한 바와 같이, 실리콘/게르마늄 물질의 산화 속도는 순수한(pure) 실리콘 물질과 비교하여 더 높을 수 있으며, 그리고 게르마늄의 농도를 증가시키게 되면, 해당 산화 속도를 더욱 증가시킬 수 있다. 결과적으로, 트랜지스터(210p)의 목표 두께에 따라 해당하는 보호층(220)의 두께(220A)를 얻도록 조정되는, 처리(221)의 소정의 공정 파라미터들에 대해, 해당하는 층(220S)이 또한 제 2 트랜지스터(210n)에 형성될 수 있지만, 상당히 감소된 두께(220B)를 갖 는다. 어떠한 예시적인 실시예들에서, 양쪽 층들(220S 및 220)에 기초하여 추가의 공정이 계속될 수 있기는 하지만, 다른 예시적인 실시예들에서, 층(220S)은 제 2 트랜지스터(210n)로부터 제거됨으로써, N-타입 트랜지스터들을 공정함에 있어서 통상의 공정 기술들과의 고도의 공정 호환성을 제공한다. 이 경우, 추가의 공정 동안 충분한 보호를 제공하기 위한 최종적으로 요구되는 목표 두께를 얻기 위해, 보호층(220)의 최초 두께(220A)는 트랜지스터(210n)로부터 층(220S)을 제거하기 위한 이후의 공정 동안의 각각의 예상되는 물질 손실을 수용(즉, 고려)하도록 선택될 수 있다.
도 2e는, 예를 들어 습식 화학 식각 레시피들, 플라즈마 기반의 식각 레시피들 등에 기초하여 실리콘 이산화물을 제거하는 해당하는 선택적 식각 공정(222) 동안의 반도체 디바이스(200)를 개략적으로 도시한다. 이에 따라, 층(220S)이 실질적으로 완전히 제거됨으로써, 상기 설명한 통상의 방식들에서와 같이, 추가의 공정 동안 트랜지스터(210n)에 대해 유사한 공정 조건들을 제공하는 반면, 트랜지스터(210p)의 보호층(220)은 목표 두께(220C)로 감소될 수 있는데, 상기 설명한 바와 같이, 이러한 목표 두께는 추가의 공정 동안 트랜지스터(210p)를 보호하도록 적절히 선택될 수 있다. 이후, 상기 설명한 바와 같이, 이후의 제조 단계들이 수행될 수 있다.
결과적으로, 트랜지스터(210n)에 실질적으로 영향을 주지 않으면서, 보호층(220)이 제 1 트랜지스터(210p)의 노출된 부분들 위에 선택적인 방식으로 형성될 수 있는 바, 여기서 해당하는 공정 시퀀스들의 자기 정렬 특성은 어떠한 리소그래 피 단계들도 필요로 않음으로써, 공정 효율성에 기여하게 된다.
이제, 도 2f-2h를 참조하여, 다른 예시적인 실시예들에 대해 설명하는 바, 여기에서 보호층(220)의 형성에 의해 야기되는 작은 물질 손실은 대응하여 적합하게 되는 에피택셜 성장 공정에 의해 보상될 수 있다.
도 2f는 채널 영역(213) 및 각각의 절연 구조들(208)에 인접하는 각각의 공동들 또는 오목부들(209)을 형성하기 위한 해당하는 식각 공정 이후의 트랜지스터(210p)를 개략적으로 도시한다.
도 2g는 원하는 높은 농도의 게르마늄 물질을 갖는 실리콘/게르마늄 물질(217)을 형성하기 위해, 해당하는 선택적 에피택셜 성장 공정(207)을 받을 때의 트랜지스터(210p)를 개략적으로 도시한다. 이러한 공정(207)에서, 증착 시간과 같은 각각의 공정 파라미터들은, 게이트 절연층(212)의 하부 표면에 의해 정의되는 높이 레벨 윗쪽에 일정량의 여분 물질(excess material)(217E)이 형성될 수 있도록 제어될 수 있다. 따라서, 각각의 부가적인 높이(217T)는 증착 공정(207) 동안 생성될 수 있으며, 이전에 설명한 바와 같이, 상기 높이(217T)는 표면 변경 공정(221)에 의해 야기되는 각각의 물질 소모에 맞추어 조정될 수 있다. 해당하는 물질 손실은 사전에 알려지거나, 또는 각각의 테스트들에 기초하여 쉽게 결정될 수 있기 때문에, 여분 물질(217E)의 두께(217T)는 쉽게 조정될 수 있다. 여분 물질(217E)은 얇은 두께를 가지며 제공될 수 있기 때문에, 해당하는 부가적인 증착 시간이 짧아질 수 있게 되고, 전체 쓰루풋에 실질적으로 영향을 주지 않게 된다.
이해될 사항으로서, 여분 물질(217E)이 반드시 실리콘/게르마늄 물질(217)과 동일한 물질 조성을 가지며 제공되는 것은 아닌데, 그 이유는 이러한 여분 물질(217E)은 각각의 보호층의 형성에 이용되는 희생 물질(sacrifical material)을 나타내기 때문인데, 이는 추가의 공정 동안 제거될 수 있다. 예를 들어, 여분 물질(217E)은 상당히 감소된 농도의 게르마늄을 갖는 실리콘/게르마늄 물질의 형태로 제공되거나, 또는 변경 공정(221) 동안 실리콘의 해당 특성이 실리콘/게르마늄 물질과 비교하여 뛰어난 것으로 고려될 때, 여분 물질(217E)은 실질적으로 순수한 실리콘 물질로서 제공될 수 있다. 어떠한 예시적인 실시예들에서, 공정(207)의 마지막 단계에서 실질적으로 순수한 실리콘 물질이 증착될 때에는, 여분 물질 자체가 보호층(220)으로서 기능할 수 있다.
도 2h는 여분 물질(217E)이 보호층(220)으로 변할 수 있는 변경 공정(221) 동안의 트랜지스터(210p)를 개략적으로 도시하는 바, 여기에서는 실질적으로 동일 평면 구성(flush configuration)을 얻을 수 있다. 즉, 두께(217T)가 처리(221) 동안의 물질 소모와 실질적으로 대응하도록 선택될 때, 실리콘/게르마늄 물질(217)은 게이트 절연층(212)의 높이 레벨에 실질적으로 해당하는 높이 레벨에서 측면으로 채널 영역(213)에 작용한다. 따라서, 공정(207) 동안 공정 시간의 측면에서 그리 많은 노력을 들이지 않으면서, 보다 효율적인 응력 전달 메커니즘(stress transfer mechanism)으로 인해, 더욱 증가된 성능 이득을 얻을 수 있다. 이후, 이전에 설명한 바와 같이, 추가의 공정이 계속될 수 있는데, 여기서 실리콘/게르마늄 물질(217)은 보호층(220)으로 인해 그 높이 레벨을 실질적으로 유지할 수 있다.
이제, 도 3a-3c를 참조하여, 해당하는 보호층이 증착 공정에 기초하여 형성 될 수 있는 추가의 예시적인 실시예들에 대해 설명한다.
도 3a는 P-타입 트랜지스터(310p)를 포함하는 반도체 디바이스(300)를 개략적으로 도시하는데, 이전에 설명한 바와 같이, 트랜지스터(310p)의 성능은 변형된 실리콘/게르마늄 물질에 기초하여 증가한다. 디바이스(300)는 기판(301) 및 해당하는 반도체층(302)을 포함하며, 그 내에 트랜지스터(310p)를 위한 각각의 활성 영역이 정의될 수 있다. 또한, 채널 영역(313) 윗쪽에 형성되며, 게이트 절연층(312)에 의해 그 채널 영역(313)으로부터 분리되는 각각의 게이트 전극(312)이 제공된다. 또한, 이러한 제조 단계에서, 높은 농도의 게르마늄을 갖는 실리콘/게르마늄 물질(317)이 반도체층(302) 내에 형성될 수 있다. 지금까지 설명된 구성요소들에 대하여, 디바이스(200)와 관련하여 이전에 설명된 동일한 기준이 적용된다. 또한, 보호층(320)이 트랜지스터(310p) 위에 형성되며, 실리콘 이산화물, 실리콘 질화물 등의 임의의 적절한 물질로 이루어질 수 있다. 실리콘 이산화물이 고려될 때, 보호층(320)은, 이를 테면 TEOS와 같은 적절한 전구체 가스들을 이용하는 PECVD 등의 임의의 적절한 증착 기술에 기초하여 형성될 수 있다. 이전에 설명한 바와 같이, 보호층(320)의 두께는 실리콘/게르마늄 물질(317)을 실질적으로 노출시키지 않으면서 이후의 제조 공정들을 견딜 수 있도록 선택될 수 있다. 따라서, 보호층(320)의 해당하는 두께는 그 보호층(320)의 물질 조성 및 공정 조건들에 따라 적합하게 된다. 예시적인 다른 실시예들에서, 보호층(320)의 두께는 반도체층(302) 내에 각각의 확장 영역(extension region)들을 형성하기 위한 이후의 주입 공정에 대한 공정 요건들에 따라 선택될 수 있는 반면(여기서, 상기 보호층(320)은 오프셋 스페이 서(offset spacer)의 역할을 하게 된다), 예시적인 다른 실시예들에서는, 요구되는 경우, 각각의 측벽 스페이서들이 부가적으로 형성될 수 있다.
도 3b는 이후의 제조 공정들, 예를 들어 공정 및 디바이스 요건들에 따라 물질(317) 및 반도체층(302) 내에 도펀트를 유입시키기 위한 주입 공정(330) 동안의 디바이스(300)를 개략적으로 도시한다. 이전에 설명한 바와 같이, 주입 공정(330)에 대해 디바이스(300)를 준비하기 위한 임의의 선행하는 세정 공정들 동안, 보호층(320)은 실리콘/게르마늄 물질(317)의 과도한 노출을 확실하게 막을 수 있다. 또한, 공정(330)의 주입 파라미터들은 보호층(320)의 이온 차단 특성을 보상하도록, 그리고 반도체층(302) 및 물질(317)로부터 보호층(320)으로의 도펀트들의 임의의 이동을 또한 보상하도록 선택될 수 있다. 다른 예시적인 실시예들에서, 보호층(320)은 반도체 디바이스(300)의 추가의 공정 동안 가능한 도펀트 경사(dopant gradient)를 줄이기 위해 고도로 도핑된 유전 물질로서 제공될 수 있으며, 이에 의해 공정(330) 및 임의의 추가적인 주입 공정들 동안 주입량의 증가를 요구하지 않으면서, 추가의 공정 단계들 동안 과도한 도펀트 손실을 피할 수 있게 된다. 또한, 보호층(320)의 두께 및 물질 조성은, 물질(317)의 노출을 실질적으로 막는 것 외에, 주입(330) 동안 이온 충격(ion bombardment)의 과도한 측면 흩어짐(lateral straggle)이 실질적으로 일어나지 않도록 선택될 수 있다. 이전에 설명한 바와 같이, 보호층(320)의 적절한 목표 두께는 각각의 테스트 런(test run)들에 기초하여 정의될 수 있으며, 최소 두께는 이러한 공정들에서의 어느 정도 범위의 변화성을 커버하면서 이후의 제조 공정들을 견디어 내도록 쉽게 결정될 수 있다.
도 3c는 그 다음으로 진행되는 제조 단계에서의 반도체 디바이스(300)를 개략적으로 도시한다. 스페이서 구조(315)가 게이트 전극의 측벽들 상에 제공될 수 있고, 각각의 드레인 및 소스 영역들(314)이 이온 주입에 의해 형성될 수 있으며, 적어도 주입 에너지를 고려하는 각각의 기준들이, 요구되는 수평 및 수직 도펀트 프로파일을 얻도록 고려될 수 있다. 따라서, 실리콘/게르마늄 물질(317)은 선행하는 제조 공정들에서의 보호층(320)의 존재로 인해 전체 채널 영역(313)을 수직으로 가로질러 각각의 응력을 제공할 수 있다. 예를 들어, 잘 확립되어 있는 선택적 식각 기술들에 기초하여, 보호층(320)의 노출된 부분들을 제거하고, 요구되는 경우, 각각의 금속 실리사이드 영역들을 형성함으로써, 추가의 공정이 계속될 수 있다.
결과적으로, 보호층(320)은 임의의 적절한 물질로 형성될 수 있으며, 결과적으로 전체 공정 흐름을 설계하는 데에 있어서 유연성을 증가시킬 수 있게 되며, 실리콘/게르마늄 물질(317)의 임의의 물질 손실이 쉽게 억제될 수 있다. 추가의 공정 동안의 부가적인 물질은 주입 파라미터들을 적응시킴으로써(즉, 적합하게 함으로써) 쉽게 고려될 수 있으며, 보호층(320)이 N-타입 트랜지스터들로부터 제거되지 않을 때, 이러한 적응은 N-타입 트랜지스터들에 대해서도 수행될 수 있다.
결과로서, 여기에서 개시되는 내용은, 상당한 물질 손실을 일으키지 않으면서, 그리고 해당하는 선택적인 에피택셜 성장 프로세스 동안 상당한 과도 증착 시간(over-deposition times)(이는 해당하는 물질 손실이 부가적인 실리콘/게르마늄 물질에 의해 보상되어야 할 때에 요구된다)을 필요로 하지 않으면서, 높은 게르마늄 함유량을 갖는 실리콘/게르마늄 물질을 이용하기 위한 개선된 기술을 제공한다. 이러한 목적을 위해, 이를 테면 고도로 자기 정렬 방식으로 또는 증착된 층(deposited layer)의 형태로, 효율적인 보호층이 제공될 수 있으며, 이에 의해 상당한 성능 이득을 제공하면서도, 낮은 게르마늄 농도를 포함하는 트랜지스터 소자들에 대해 높은 정도의 호환성을 제공하게 된다. 이에 따라, 광범위한(extensive) 실리콘/게르마늄 오버필(overfill)(통상의 시도들에서 이러한 오버필은 에피택셜 공정의 쓰루풋을 낮출 수 있다) 및 이러한 상당한 오버필과 관련된 상당한 주입 조정들을 피할 수 있게 된다. 각각의 보호층의 제공은, 각각의 주입 공정 및 요구되는 경우, 에피택셜 성장 공장의 "가벼운(mild)" 적응들을 제외하고는, 임의의 물질 손실을 상당히 줄이거나, 또는 심지어는 전체 공정 흐름에 대해 실질적인 변경을 요구하지 않으면서 실질적으로 동일 평면 구성을 제공할 수 있다.
상기 개시된 특정의 실시예들은 단지 예시적인 것들인데, 이는 본 발명이 여기에서의 교시의 이득을 갖는 당업자에게 명백한, 다르지만 등가의 방법들로 변경되어 실행될 수 있기 때문이다. 예를 들어, 상기 설명된 공정 단계들은 다른 순서로 수행될 수 있다. 또한, 하기의 청구항들에서 기술되는 것 이외에는, 여기에서 나타내는 구성 또는 설계의 세부 사항들에 대한 어떠한 제한도 의도되지 않는다. 따라서, 상기 개시된 특정의 실시예들은 변경 또는 수정될 수 있으며, 이러한 모든 변형들은 본 발명의 정신 및 범위 내에 있는 것으로 고려된다. 이에 따라, 여기에서 청구하고자 하는 바는 하기의 청구항들에 의해 기술된다.

Claims (16)

  1. P-타입 트랜지스터(210p)의 게이트 전극(211) 위에 마스킹 물질(203S)을 형성하는 단계와;
    상기 P-타입 트랜지스터(210p)의 상기 마스크된 게이트 전극(211)에 인접하게 형성되는 오목부(recess) 내에 변형된(strained) 실리콘/게르마늄 물질(217)을 형성하는 단계와;
    상기 변형된 실리콘/게르마늄 물질(217) 위에 보호층(220)을 형성하는 단계와; 그리고
    상기 보호층(220)의 존재하에서 상기 실리콘/게르마늄 물질(217) 내에 적어도 부분적으로 드레인 및 소스 영역들(214)을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서,
    상기 보호층(220)은 상기 마스크된 게이트 전극(211) 위에 형성된 상기 마스킹 물질(203S)을 제거하기 전에 형성되는 것을 특징으로 하는 방법.
  3. 제 2 항에 있어서,
    상기 보호층은 산화 환경(oxidizing ambient)에서 형성되는 것을 특징으로 하는 방법.
  4. 제 3 항에 있어서,
    상기 산화 환경은 가스 환경에서 설정되는 것을 특징으로 하는 방법.
  5. 제 1 항에 있어서,
    상기 보호층(220)은 상기 마스크된 게이트 전극(211) 위에 형성된 상기 마스킹 물질(203S)을 제거한 후에 형성되는 것을 특징으로 하는 방법.
  6. 제 5 항에 있어서,
    상기 보호층(220)을 형성하는 단계는,
    상기 P-타입 트랜지스터(210p) 및 N-타입 트랜지스터(210n) 상에 산화물을 형성하는 단계와; 그리고
    상기 실리콘/게르마늄 물질(217) 상의 상기 산화물의 일부를 유지하면서, 상기 N-타입 트랜지스터(210n)로부터 상기 산화물을 제거하는 단계를 포함하는 것을 특징으로 하는 방법.
  7. 제 3 항에 있어서,
    상기 실리콘/게르마늄 물질(217)은, 상기 산화 환경에서 상기 보호층(220)을 형성할 때에 물질 손실을 보상하기 위해 상기 P-타입 트랜지스터(210p)의 게이트 절연층(212)의 바닥 표면에 대해 여분의 높이(217T)를 가지며 제공되는 것을 특징 으로 하는 방법.
  8. 제 1 항에 있어서,
    상기 보호층(220)은 약 20Å 또는 그 이상의 최초 두께를 가지며 상기 실리콘/게르마늄 물질(217) 위에 형성되는 것을 특징으로 하는 방법.
  9. 제 1 항에 있어서,
    상기 P-타입 트랜지스터(210p)의 상기 드레인 및 소스 영역들(214) 상에 금속 실리사이드를 형성하기 전에, 상기 보호층(220)을 제거하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  10. P-타입 트랜지스터(210p)의 활성 영역에 형성된 실리콘/게르마늄 물질(217) 위에 보호층(220)을 선택적으로 형성하는 단계와; 그리고
    상기 보호층(220)이 상기 실리콘/게르마늄 물질(217)을 선택적으로 덮고 있는 동안, 상기 P-타입 트랜지스터(210p)의 상기 활성 영역 내에 그리고 N-타입 트랜지스터(210n)의 활성 영역 내에 드레인 및 소스 영역들(214)을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  11. 제 10 항에 있어서,
    상기 보호층(220)은 산화 공정에 의해 형성되는 것을 특징으로 하는 방법.
  12. 제 11 항에 있어서,
    상기 보호층(220)을 선택적으로 형성하는 단계는, 상기 N-타입 트랜지스터(210n) 및 상기 P-타입 트랜지스터(210p)의 게이트 전극(211)을 마스크된 상태로 유지하면서, 상기 실리콘/게르마늄 물질(217)을 산화하는 단계를 포함하는 것을 특징으로 하는 방법.
  13. 제 11 항에 있어서,
    상기 보호층(220)을 선택적으로 형성하는 단계는,
    상기 실리콘/게르마늄 물질(217)을 형성한 후, 상기 P-타입 트랜지스터(210p)의 게이트 전극(211) 및 상기 N-타입 트랜지스터(210n)의 윗쪽으로부터 마스킹 물질(220S)을 제거하는 단계와;
    상기 P-타입 트랜지스터(210p) 및 상기 N-타입 트랜지스터(210n)를 산화 환경에 노출시키는 단계와; 그리고
    상기 N-타입 트랜지스터(210n) 내의 산화물 물질(oxide material)을 제거하는 단계를 포함하는 것을 특징으로 하는 방법.
  14. 제 11 항에 있어서,
    상기 P-타입 트랜지스터(210p)의 상기 활성 영역 내에 여분의 높이(217T)를 갖는 실리콘/게르마늄 물질(217)을 형성하는 단계를 더 포함하며,
    여기서, 상기 여분의 높이(217T)는, 상기 산화 환경에 노출될 때 상기 실리콘/게르마늄 물질(217)의 물질 손실을 실질적으로 보상하는 것을 특징으로 하는 방법.
  15. P-타입 트랜지스터(310p)의 활성 영역에 형성된 실리콘/게르마늄 물질(317) 위에 보호층(320)을 증착하는 단계와;
    상기 보호층(320)의 존재하에서 적어도 하나의 제조 공정을 수행하는 단계와; 그리고
    상기 P-타입 트랜지스터(310p) 내에 형성된 상기 실리콘/게르마늄 물질(317) 내에 적어도 부분적으로 금속 실리사이드를 형성하기 전에, 상기 보호층(320)을 제거하는 단계를 포함하는 것을 특징으로 하는 방법.
  16. 제 15 항에 있어서,
    상기 보호층(320)은, 상기 P-타입 트랜지스터(310p)의 게이트 전극(311) 위에 제공되며 상기 실리콘/게르마늄 물질(317)을 형성하는 데에 이용된 마스킹 물질을 제거한 후에 형성되는 것을 특징으로 하는 방법.
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