CN101675508B - 用于在晶体管中形成含硅/锗的漏极/源极区域以减少硅/锗损失的方法 - Google Patents

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Abstract

本发明提供一种用于在晶体管中形成含硅/锗的漏极/源极区域以减少硅/锗损失的方法。通过在高锗浓度之硅/锗材料上设置保护层，可明显降低或甚至完全避免应变半导体材料之对应损失。该保护层可在关键清洗制程前形成且可维持直到金属硅化物区域的形成。因此，P型晶体管之高效能增益可在选择性磊晶生长制程期间完成而不须大量的溢出(overfill)。

Description

用于在晶体管中形成含硅/锗的漏极/源极区域以减少硅/锗损失的方法
技术领域
一般而言，本发明系关于集成电路之形成，且尤系关于通过在漏极/源极区域中使用硅/锗而具有增强效能之晶体管，以便在PMOS晶体管之信道区域中增强电荷载子移动率(charge carrier mobility)。
背景技术
集成电路的制造需要大量电路组件的组成，其中场效晶体管可代表先进逻辑电路设计的重要组件。一般而言，目前实施有复数个制程技术用于形成场效晶体管，其中，对复杂电路而言，例如微处理器、储存芯片等，由于考虑到运算速度及/或电力消耗及/或成本效益之优越特性，CMOS技术系目前最有前景之方法。在使用CMOS技术制造复杂集成电路期间，数百万颗晶体管(亦即N信道晶体管与P信道晶体管)在包括有结晶半导体层的基板上形成。不管是N信道晶体管或P信道晶体管，MOS晶体管包括所谓的PN接面，该PN接面系由高度掺杂的漏极与源极区域之接口与设置于该漏极区域及该源极区域间的逆向掺杂信道区域来形成。
该信道区域之导电性(亦即该导电信道之驱动电流能力)系由形成于该信道区域上方与从那里被薄绝缘层所隔开的栅极电极所控制。由于对该栅极电极施加适当的控制电压，在导电信道形成后，该信道区域之导电性取决于掺杂浓度、多数电荷载子之移动率、以及对该晶体管宽度方向之信道区域的给定延伸部而言之源极与漏极区域间之距离(也称为信道长度)。因此，一旦对该栅极电极施加控制电压后，与在该绝缘层下快速产生导电信道的能力结合，该信道区域的总导电性实质上决定该MOS晶体管之效能。因此，该信道长度之缩减以及与该信道长度之缩减相关联的信道电阻率之减小，提供该信道长度主要的设计标准，用以达成该集成电路之运算速度之增加。
然而，该晶体管尺寸之持续缩小需要解决与其相关联之复数个问题，才不致过度抵销通过稳定地减小MOS晶体管之信道长度而得到之优点。例如，由于减小信道长度，该信道区域之可控制性可能变得越来越困难，此亦称为短信道效应。因此，已开发各种设计测量，例如复杂的掺质分布(dopant profile)、该栅极电极到该信道区域之增加的电容耦合等，然而某些测量可能负面影响该信道区域中的电荷载子移动率。有鉴于此情况，且因为该关键尺寸(即该晶体管的栅极长度)的大小持续减小迫使适配及可能新开发高度复杂的制程技术，该缩减关键尺寸技术已被建议通过增加对于给定信道长度之该信道区域中的电荷载子移动率来同样增进该晶体管组件之该信道导电性，从而提供达成可与未来技术节点进展匹敌之效能增进之潜能，同时避免或至少延迟与装置缩放尺寸相关联的上述制程适配。
用于增加该电荷载子移动率之一个有效机制系修改在该信道区域中的晶格结构，例如通过产生张应力(tensile stress)或压缩应力(compressive stress)以在该信道区域中产生对应的应变，而分别造成电子与电洞之移动率修正。例如，沿着该信道于该信道区域中制造单轴张应变(tensile strain)会增加电子之移动率，该电子之移动率的增加可能依序直接地转换成N信道晶体管之导电性对应的增加。在另一方面，该信道区域中的压缩应变(compressive strain)可增加电洞之移动率，从而提供了用于增进P型晶体管之效能的潜能。将应力或应变工程引入集成电路制造系下一装置世代非常有前景的作法，例如，应变硅(strained silicon)可视为“新”型的半导体材料，其可在不需要新的昂贵半导体材料以及适配这些新的材料的制造技术下生产快速有力的半导体装置。
用于增强PMOS晶体管之电洞移动率的一种有效机制可通过在P信道晶体管之漏极与源极区域中形成应变硅/锗层来实施，其中该压缩应变的漏极与源极区域在相邻之硅信道区域中产生单轴应变。为达到这样的目的，PMOS晶体管之漏极与源极区域系选择性凹入的，而NMOS晶体管系被遮蔽的且该硅/锗层随后通过磊晶生长(epitaxialgrowth)而选择性地形成于该PMOS晶体管中。虽然这样的技术在考虑到PMOS晶体管及整个CMOS装置之效能增益下提供显著的优点，然而若拿使用适当设计与该PMOS晶体管之效能增益来做权衡比较，当更高的锗浓度被用来进一步提升该信道区域之应变程度并因此增加该电洞移动率时，可能在先进的应用产品中得到低于预期之效能增益。
参考图1a至图1c，现将更详细的描述典型的制程流程，以便说明当使用略高的锗浓度时在习知制程策略中所牵涉的问题。
图1a示意说明包括基板101之半导体装置100的剖面图，该基板101可表示任何适当的载体材料用以于其上形成实质结晶硅层102。例如，该基板101及该半导体层102可表示绝缘体上覆硅(silicon-on-insulator，SOI)组构(configuration)，其中，该半导体层102可直接形成于个别的埋入绝缘层(图中未显示)上，该埋入绝缘层可以是由例如二氧化硅等之任何适当材料组成。此外，在这制造阶段中，该半导体装置100包括第一晶体管110p与第二晶体管110n，而可分别表示P型晶体管与N型晶体管。在这制造阶段中，各该第一与第二晶体管110p、110n可包括形成于对应的栅极绝缘层112上的栅极电极111，该栅极绝缘层112将该栅极电极111与个别的信道区域113隔开，该信道区域113表示该半导体层102之个别“主动区”的一部分，其个别的漏极与源极区域将在后面的阶段中形成。因此，该用辞“主动区”于晶体管组件的上下文中系被理解为呈现用于调整该半导体材料的整个导电性之特定掺质分布的半导体区域，其中可设置至少一个PN接面。此外，该个别的栅极电极111可于其顶表面上形成个别的覆盖层104，例如氮化硅层等。
如之前解释过的，P型晶体管之效能可通过于该晶体管的主动区内设置个别的硅/锗材料而显著增强，以便于该对应的信道区域中产生个别的应变。为了适当地将该硅/锗材料置于该个别的主动区中，可制备好该装置100以在与该栅极电极111相邻之第一晶体管110p中形成个别的凹处。为了这样的目的，个别的间隔物组件(spacer element)103S可设置于该晶体管110p的栅极电极111的侧壁上，以便在接下来的蚀刻制程期间提供(结合该对应的覆盖层104)该栅极电极111可靠的局限(confinement)。因为对应的凹处及硅/锗材料在该N信道晶体管110n中可能不需要，所以可形成对应的间隔物层103以覆盖该栅极电极111以及邻近该晶体管110n中的栅极电极111的半导体层102之个别部分。此外，可设置对应的阻剂掩膜(resist mask)105以覆盖包括该间隔物层103之该第二晶体管110n。
如示于图1a中的半导体装置100可基于下列制程形成。于形成个别的隔离结构(图中未显示)及于用于该第一与第二晶体管110p、110n之晶体管行为所需要的半导体层102中产生想要的垂直掺质分布后，该栅极绝缘层可在适当的栅极电极材料沉积后，通过沉积及/或氧化作用来形成。之后，可执行复杂的图案化制程，该图案化制程可包括先进的光微影术(photolithography)、复杂的蚀刻技术等，以便得到该栅极电极111及该栅极绝缘层112。在相同的制程顺序中，该覆盖层104同样可被图案化，也可在个别复杂的微影步骤期间被用作为抗反射涂层(anti-reflective coating，ARC)。之后，该间隔物层103可基于例如已为大家接受的电浆辅助化学气相沉积(PECVD)技术而沉积，藉此设置具有适当层厚度之间隔物层103。该间隔物层103可在接下来的用于在该第一晶体管110p中形成个别的凹处(recess)或凹洞(cavity)之蚀刻制程期间基于具有高度蚀刻选择性之任何适当材料(例如可有效使用氮化硅)来形成。下一步，该阻剂掩膜105可使用微影技术来形成，且之后可执行非等向性蚀刻制程106，以便将该间隔物层103的材料自该第一晶体管110p之水平部份移除，而产生该间隔物103S，藉此该间隔物103S之宽度可因此由该间隔物层103之初始层厚度及该蚀刻制程106之制程参数而实质决定。
之后，可基于已为大家接受的蚀刻配方(etch recipe)而执行另外的蚀刻制程，用以将暴露的硅材料从该半导体层102到该间隔物层103以及该间隔物103S的材料选择性地移除。对应的蚀刻制程取决于装置需求，可执行为实质非等向性制程或可具有一定程度之等向性(isotropy)(至少在该蚀刻制程的进阶阶段)。因此，可将个别的硅材料移除(如虚线所示)，其中，在SOI组构中，至少可保留最小的结晶硅材料，而可在该装置100之进一步的处理期间作用为生长样板(growthtemplate)。
图1b示意说明该半导体装置100处于另一进阶的制造阶段。该半导体装置100系暴露于沉积环境107，于该沉积环境107中，个别的制程参数系适当地被调整以得到硅/锗材料117之选择性磊晶生长，其中，介电材料上之对应沉积(例如该间隔物层103与该间隔物103S、以及该覆盖层104)实质上可避免。因此，该个别的硅/锗材料可实质地生长于先前所形成之凹处或凹洞内，其中该硅/锗材料117可如同其余作用为生长样板之硅材料而呈现实质相同的晶格间距。因此，于填充该凹处后，该对应的硅/锗材料117可用应变材料的形式来设置，因为硅/锗材料117的天然晶格间距相较于硅晶格间距可能略大。因此，可对该信道区域113施加对应的应力分量，从而产生个别压应变于其中。因为该硅/锗材料117与该硅材料之天然晶格间距间之晶格错配(latticemismatch)的程度可实质决定在该信道区域113中最终得到之应变，所以有鉴于对该晶体管110p之进一步效能增益，可将大约20个原子百分比或甚至更高之典型略高之锗浓度加入该材料117中。之后，可将该个别间隔物103S与该间隔物层103移除，并执行进一步的制程，以便完成该晶体管装置110n、110p。
图1c示意说明处于另一进阶制造阶段的该装置100。这里，该晶体管110n、110p可包括个别的漏极与源极区域114，其可根据装置需求而具有任何适当的横向与垂直的掺质分布。为了这样的目的，可设置个别的间隔物结构115以在先前用于形成该漏极与源极区域114之植入步骤期间作用为适当的植入掩膜。然而，于该P信道晶体管110p中，该漏极与源极区域114相较于该N信道晶体管110n具有明显降低的高度位准(height level)。因此，相较于其它完全一样的设计而具有较低锗浓度之装置，对应凹处117R可能导致明显降低的效能增益或甚至可能导致降低效能，因为通常产生于该信道区域113中之应变量可能明显更小，因为该应变硅/锗材料117所提供之水平应力分量可在明显较低的高度位准下施加，从而降低在该个别栅极绝缘层112下方直接占有之对应的应变。此外，由于缺少硅/锗材料，同样可能损失显著的掺质量，藉此由于该漏极与源极区域114之降低的导电性，而进一步降低所预期的效能增益。其结果是，该对应的凹处117R的大小可能与该材料117内的锗浓度量有关联，因而补偿或甚至过度补偿该硅/锗材料117与高锗浓度时之初始硅材料间的晶格错配增加之有利效果。
本发明系针对可避免或至少减少以上所指出之一个或多个问题之效果的各种方法。
发明内容
为了提供本发明之一些态样的基本了解，以下提出本发明之简化概要。这概要不是本发明之彻底的纵览。它不是要确定本发明之关键或重要组件或叙述本发明之范畴。其主要目的系用简化方式提出一些概念作为稍后讨论更详尽描述的序言。
一般而言，本文所揭露的标的系有关基于应变硅/锗材料而形成晶体管装置的增强技术，其中，在制程期间过度的材料损失可以减少。已知特定制程及特别是个别清洗步骤可能是在有略高的锗浓度加入到硅材料中之区域中造成明显材料损失的原因。例如，对锗浓度超过20原子百分比而言，可能得到由降低应力转移及个别掺质(dopant)损失所造成之明显降低的效能增益。根据本文所揭露的策略，对应的材料损失及与之相关联的缺点可在执行重要制程步骤(例如清洗制程)前，通过形成适当的保护层而实质地避免或至少减少，以保护下面的硅/锗材料免于对应的攻击性化学作用(chemistry)。因此，掺质之个别损失可显著地减少或避免，而同时应力引发之硅/锗材料的高度位准可适配成更接近信道区域之高度位准。
根据一例示的实施例，一种方法包括：在接近P型晶体管之被掩膜的栅极电极(gate electrode)所形成之凹处(recess)中形成应变硅/锗材料。该方法进一步包括形成保护层于该应变硅/锗材料上、及在该保护层存在的情况下形成漏极与源极区域于P型晶体管中。
根据另一例示的实施例，一种方法包括：选择性地形成保护层于硅/锗材料上，该硅/锗材料系形成于P型晶体管的主动区(active region)中。该方法进一步包括于该P型晶体管的主动区中及该N型晶体管的主动区中形成漏极与源极区域，同时该保护层选择性地覆盖该硅/锗材料。
根据又另一例示的实施例，一种方法包括：沈积保护层于形成在P型晶体管的主动区中之硅/锗材料上。此外，至少一些制程在该保护层存在的情况下执行。之后，在P型晶体管中形成金属硅化物之前，将该保护层移除。
附图说明
本发明可参考以下结合附加图式的说明而理解，该图式中，同样的组件符号表示同样的组件，且其中：
图1a至图1c系示意说明在习知制程流程期间包括P型晶体管与N型晶体管之半导体装置的剖面图，其中，应变硅/锗材料可被加入于该P型晶体管中，而导致明显的材料损失。
图2a至图2b系示意说明包括接收应变硅/锗材料之P信道晶体管之半导体装置之剖面图，该半导体装置根据例示的实施例可选择性地被保护层所覆盖；
图2c至图2e系示意说明包括接收高浓度之硅/锗材料之P信道晶体管之半导体装置之剖面图，其中保护层可根据例示的实施例通过暴露的N型晶体管及P型晶体管之氧化作用与后续的氧化物移除来形成；
图2f至图2h系根据另一例示的实施例来示意说明P型晶体管于不同的制造阶段期间之剖面图，其用略低超出的高度来形成硅/锗材料，用以补偿在保护层形成期间所产生的材料损失；以及
图3a至图3c系根据其它的例示的实施例来示意说明P型晶体管于不同的制造阶段期间之剖面图，其基于由沉积制程所形成之有效保护层形成硅/锗材料。
虽然本文所揭露之标的系容许各种修改及替代形式，但其特定的实施例已通过图式中的例子来显示并于本文中详细描述。然而应该了解，本文中特定实施例的描述不是要限制本发明为所揭露之特定形式，而相反地，本发明系欲涵盖落于本发明之精神与范畴内所有修改物、相等物、以及替代物，其如附加的申请权利范围所定义者。
具体实施方式
本发明之各种例示实施例系描述如下。为求清楚，并非所有实际实施方式的特征均描述于此说明书中。当然应该了解，在任何此种实际实施例之发展中，必须作出许多特定实施方式之决定，以达成开发者的特定目标，例如遵从与系统有关及商业有关之限制条件，其随着实施方式的不同而不同。此外，应该了解，此种开发努力可能是复杂且耗时的，然而对在此技术领域已受益于本发明之具有通常技艺者将是例行性的工作。
现将参考附加的图式来描述本发明之主要标的。各种结构、系统以及装置均示意地绘制于图式中仅用于解释之目的，而不致因对此技术领域具有通常知识者系已知的细节而模糊本发明。然而，该等附加的图式系加入来描述及解释本发明之例示范例。本文中所使用之字及用辞应被理解及诠释为与此技术领域具有通常知识者所了解之字及用辞一致的意义。没有特殊定义的名词或用辞(亦即，不同于此技术领域具有通常知识者所了解之一般及习惯的意义之定义)系要由本文中一致使用的名词或用辞来暗示。对名词或用辞欲有特殊意义的程度而言(亦即，不是此技术领域具有通常知识者所了解的意义)，此种特殊定义将用直接且不含糊地对该名词或用辞提供特殊定义之定义方式于说明书中清楚提出。
一般而言，本文中所揭露之标的提供了于该个别漏极和源极区域中以高浓度锗使用硅/锗材料时，可使P型晶体管之效能的不利影响明显减少之有效制造技术。如之前所解释的，在习知的技术中，鉴于提升对应的应变引发机制而会需要用20％或甚至更高之锗浓度，可观测到明显降低的效能增益或甚至降低效能。为了在形成P型晶体管期间减少该对应材料损失，在适当的制造阶段时考虑提供有效的保护层以减少或实质避免过度的掺质损失以及该对应的应变引发机制之退化。在一些态样中，该对应的保护层可以自行对齐(self-aligned)的方式来形成，以便用该保护层覆盖该P型晶体管之有关部分，同时实质上不会影响其它装置区域，例如N型晶体管等。在这样的方式下，可对该N型晶体管使用已为大家接受的制程策略，而同时用较小的制程适配来完成该P型晶体管效能的显著提升。例如，在一些实施例中，该制程之用于形成该保护层的对应自行对齐行为可基于适当设计的表面修饰制程来达成(例如氧化作用制程)，其中个别的掩膜材料(典型在该选择性磊晶生长制程期间设置)同样可被有效使用作为氧化掩膜。在其它态样中，可利用相较于硅与多晶硅材料含有高锗浓度之硅/锗材料之明显不同的氧化速率(oxidation rate)，以便在P型晶体管及N型晶体管中形成不同厚度之氧化物层。在一些例示的实施例中，硅/锗材料在对应的表面处理该硅/锗材料期间之轻微额外的消耗可通过该磊晶生长制程期间适度增加填充高度来补偿。因为硅/锗材料在例如氧化作用的表面修饰期间所对应的消耗相较于习知策略(例如参考图1a至图1c所作的描述)所遇到的材料损失系明显较少，然而，任何明显制程修饰及产量损失可实质地避免，因为补偿形成该保护层之该材料消耗所需的额外制程时间相较于没有保护层下(可能用于习知制程技术)材料损失的个别补偿可明显较少。在其它例示的实施例中，有效的保护层可通过沉积时实质上不会消耗硅/锗材料的沉积技术来形成，从而提供与习知制程策略的高度兼容性，同时避免或至少实质降低于使用高锗浓度时对P型晶体管效能之任何负面影响。
图2a示意例示半导体装置200的剖面图，该半导体装置200包括可表示P型晶体管之第一晶体管210p、以及可表示N型晶体管之第二晶体管210n或可能不接受硅/锗材料之任何其它晶体管组件或装置。该半导体装置200可包括以任何适当载体材料之形式的基板201，用于于其上形成个别的硅基(silicon-based)半导体层202，取决于该装置需求，该硅基半导体层202可包括其它成分，例如锗等。在一些例示的实施例中，该半导体层202及该基板201可被设置作为SOI组构，其中，为方便起见，例如二氧化硅层等之个别埋入绝缘层系不显示于图2a中。在其它例子中，该半导体装置200可表示基体组构(bulk configuration)，其中该半导体层202可表示实质晶体基板材料之上部分。应该了解，该半导体装置200根据该装置需求可包括具有不同架构之不同的装置区域。例如，SOI区域及基体区域(bulk region)可被共同设置在该半导体装置200中，其中，例如高效能晶体管可被设置于SOI组构中，而例如高阶微处理器等之静态RAM区域之其它装置区域可基于基体装置架构形成。
该晶体管210p、210n在此制造阶段下可包括形成于个别栅极绝缘层212上之个别栅极电极211，该栅极绝缘层212将该栅极电极211与个别信道区域213隔开。如之前所解释的，该信道区域213可表示对应于个别晶体管组件且(例如，基于适当之隔离结构(未图标)，例如浅沟槽隔离(shallow trench isolation)等)被定义于该半导体层202中之对应主动区的一部分。此外，个别的覆盖层(cap layer)204可覆盖该栅极电极211之顶表面，其中，该P型晶体管210的栅极电极211可通过个别的侧壁间隔物(sidewall spacer)203S来覆盖，而该第二晶体管210n可通过间隔物层203而整个覆盖。
到目前为止所描述该第一与第二晶体管210p、210n之组件，可如之前参考该装置100所描述而基于实质上相同的制程技术来形成。也就是说，在形成该栅极绝缘层212与该栅极电极211(包括该个别的覆盖层204)后，该间隔物层203可被沉积并蚀刻于该第一晶体管210p中以便形成该间隔物203S，该间隔物203S结合该间隔物层203可在如之前所描述的于该第一晶体管210p中形成个别的凹处后作为生长掩膜，接着系用于形成硅/锗材料217之选择性磊晶生长制程。在一些例示的实施例中，该材料217之锗浓度可能比大约20原子百分比还高，以便于相邻的信道区域213中提供略高的应变。在该对应的选择性磊晶生长制程后，该装置200可用表面修饰制程221来处理，以便在该硅/锗材料217上选择性地形成对应的保护层220。在一个例示的实施例中，该表面修饰制程221在个别气体环境的基础上可表示执行于氧化环境中的氧化过程。譬如，该制程221于执行作为氧化过程时，可包括含有氧之对应气体环境中升温下的处理，以便开始对应的硅/锗氧化物生长，用以形成该保护层220。因为用于各种锗浓度之结晶硅/锗材料的个别氧化生长率可能已事先知道或所对应的值可基于个别实验而决定，该保护层220之厚度当基于氧化过程而形成时，可通过该制程221之制程参数来立即控制。例如，对于其它定义明确的制程参数而言，例如温度、氧气浓度等，个别之处理时间可被用来产生该层220所需之层厚度。在一些例示的实施例中，大约20
Figure G2008800053158D00101
至100
Figure G2008800053158D00102
的厚度可依该制程之需求来选取。用于该层220之厚度的适当值(取决于其材料之组成)可由个别的测试测量来决定，在该测试测量中，可将复数个制造制程(先前被认定为在该硅/锗区217中造成明显材料损失)在对应测试层存在之情况下执行，以在这些制程期间决定个别的材料移除，藉此取得该个别生产顺序之适当目标厚度值以及所考虑之该层220的材料组成。
在其它例示的实施例中，该表面修饰制程221可执行作为任何其它适当的氧化过程，譬如基于氧电浆(oxygen plasma)等。在又其它例子中，该氧化221可基于湿式化学制程来执行，其中，甚至可使用实质自限性(self-limiting)的制程，藉此也可对该层220之个别厚度提供高度的可控制性。因此，相较于出现在不受保护之硅/锗的材料损失，仅有小量之硅/锗材料217可被该表面修饰处理221来“消耗”。在其它例示的实施例中，该修饰制程221可包括(除了或替代该氧化过程外)任何其它制程，用以赋予该保护层220相对于后续的制程期间的材料移除更具有明显增强的抵抗力。譬如，该处理221可包括个别的植入或电浆处理，用以将碳加入该硅/锗材料之表面区域中，以便形成类碳化硅的材料(silicon carbide like material)，该材料具有抵抗复数种湿式化学蚀刻配方的高抵抗力。此外，可执行氧电浆处理，以便增加该对应表面部分的密度，同时明显减少消耗该硅/锗材料217的量。
于该硅/锗材料217上选择性地形成该保护层220后，可依照制程需求来执行更进一步的制程。也就是说，该掩膜材料，即该间隔物203S、该覆盖层204、以及该间隔物层203可选择性地被移除至硅及该保护层220。譬如，高选择性蚀刻配方在本技术领域中已为大家接受以用于硅、二氧化硅、及氮化硅。然而，即使将该保护层220的材料微量移除也可不负面影响进一步的处理，因为对应的材料损失可能在适当选取该保护层220之对应的目标厚度时已列入考量。之后，可执行进一步的制程，譬如包括个别的清洗制程、阻剂(resist)的形成以及移除步骤，该等制程可能对不受保护的硅/锗材料具有显著的影响，特别是如果高锗浓度系存在的情况(如之前讨论过的)。应该了解，这些制程中有许多制程可呈现略高的可变性，特别是个别的清洗制程，该清洗制程在习知策略中可能导致所观察到的材料损失有显著变化，因此同样导致对应装置的变化，即使该材料损失可通过最初磊晶生长硅/锗材料之厚度的明显增加来补偿。因此，根据该保护层220之设置，制程中的个别变化可在不影响下面的硅/锗材料217的情况下，由该层220实质地包容。因此，相较于习知制程流程的明显材料损失，于进一步的重要制程前的处理221期间之定义明确且低的材料移除可明显提供增强的制程稳定性与该装置210p的效能一致性。
图2b示意例示更进一步高阶制程阶段的半导体装置200，其中该个别的晶体管210p、210n根据装置的需求可具有个别的侧壁间隔物结构215与漏极以及源极区域214。该漏极与源极区域214可基于个别植入步骤来形成，其中，于该P信道晶体管210p中，可修改例如植入能量与剂量之个别处理参数，以便将保护层220的存在列入考量。应该了解，于其它制程步骤中的个别积极清洗制程后，由于个别的材料移除，该层220之厚度220T相较于最初的层厚度可能减少，其中，此种厚度的降低可能在对该植入制程建立适当的制程参数时被列入考量。例如，在先前制程期间的实际材料移除可基于层厚度测量而立即移除，该测量系对个别的测量处执行，且于其上形成该保护层220。因此，即使在先前制程期间之强烈的变化状况也可能被补偿，藉此，进一步提升制程及装置的一致性。
因此，如示于图2b之该半导体装置200可基于已为大家接受的制程策略来形成，其中，可利用个别植入步骤的微量修饰，以便适当设计该晶体管210p之该漏极与源极区域214之掺质分布。之后，该保护层220可用此技术领域中已为大家接受的个别蚀刻化学作用来移除(例如基于选择性的等向性或非等向性蚀刻制程)。在一些例示的实施例中，该保护层220可通过高度等向性蚀刻制程来移除，藉此得到一定程度之该间隔物结构215之底蚀刻(under-etching)。因此，在后面的制造阶段中可形成于该漏极与该源极区域214及该栅极电极211内的个别金属硅化物，在不须要将该间隔物结构215移除下，可设置更接近该信道区域213。在其它例示的实施例中，该间隔物结构215(或至少其一部分)可在该保护层220移除前或移除后移除，且个别的金属硅化物区域可随后形成。
参考图2c至图2e，现将描述进一步例示的实施例，其中，该保护层于任何掩膜材料移除后可选择性地形成在P晶体管中。
图2c示意说明形成该硅/锗材料217之制造阶段的该半导体装置200，以及其中，对应的掩膜材料，亦即，该间隔物203S、覆盖层204、以及该间隔物层203(图2a)已被移除。
图2d示意说明现作用于双晶体管210p、210n二者之该表面修饰制程221期间之半导体装置200。该处理221可包括氧化过程，其中如先前解释过的，硅/锗材料之氧化速率相较于纯硅材料可能更高，其中锗浓度的增加可进一步增加该对应的氧化速率。因此，对于该处理221之给定的制程参数而言(调整参数以便根据该晶体管210p之目标厚度取得该对应保护层220之厚度220A)，对应层220S也可在该第二晶体管210n中形成，然而其厚度220B却明显降低。在某些实施例中，虽然，进一步的处理可基于双层220S与220持续下去，但在其它例示的实施例中，该层220S可自该第二晶体管210n中移除，藉此，在处理N型晶体管上，提供了与习知制程技术高度的制程兼容性。在这例子中，可选取该保护层220的最初厚度220A，以包容自该晶体管210将该层220S移除之后续的制程期间个别预期的材料损失，以便得到最终需要的目标厚度，用以在进一步的处理期间提供足够的保护。
图2e示意说明用以移除二氧化硅之对应选择性蚀刻制程222期间的该半导体装置200，譬如，基于湿式化学蚀刻配方、基于电浆蚀刻配方等。因此，该层220S可被实质地完全移除，藉此如上所述对该晶体管210n于该进一步处理期间提供类似的制程条件，而该保护层220在该第一晶体管210p中可被降低至该目标厚度220C，而如上所述该目标厚度220C可被适当选取，以在该进一步处理期间保护该晶体管210p。之后，该后续的制造步骤可如上所述来执行。
因此，该保护层220可在实质不影响该晶体管210n下，以选择性方式在该第一晶体管210p之暴露部份上形成，其中，该对应制程步骤之自行对齐之特性可能不须任何微影步骤，藉此有助于制程效率。
参考图2f至图2h，现将描述进一步的实施例，其中，由该保护层220之形成所造成的微量材料损失可通过对应适配之磊晶生长制程来补偿。
图2f示意说明在形成个别凹洞或凹处209(邻接该信道区域213及个别隔离结构208)之对应蚀刻制程后的晶体管210p。
图2g示意说明于受到该对应选择性磊晶生长制程207之用于形成该硅/锗材料217(具有该锗材料所需的高浓度)时的晶体管210p。在该制程207中，可控制该个别制程参数(例如沉积时间)使得一定量之过多材料217E可在该栅极绝缘层212之下表面所定义的高度位准上方来形成。因此，个别增加的高度217T可在该沉积制程207期间产生，其中如之前所述，该高度217T可被调整成由该表面修饰制程221所造成的个别材料耗损。因为该个别的材料损失可能事先系已知的或可基于个别测试而立即决定，该过多材料217E之厚度217T可被立即调整。因为该过多材料217E可能以低厚度来设置，所以对应额外的沉积时间可能低故在实质上不会影响整个产量。
应该了解，该过多的材料217E可能不须提供与该硅/锗材料217同样的材料组成，因为该过多材料217E可表示用于形成个别保护层的牺牲材料，该牺牲材料可在该进一步的处理前间移除。例如，该过多材料217E可以具有明显降低锗浓度之硅/锗材料的形式而设置，或当硅在该修饰制程221期间所对应的特征相较于该硅/锗材料系被视为优良时，该过多材料217E可被设置为实质纯硅材料。在一些例示的实施例中，当实质上纯硅材料在该制程207之最后阶段中沉积时，该过多材料本身可作用为该保护层220。
图2h示意说明该修饰制程221期间的晶体管210p，其中，该过多材料217E可被转换成该保护层220，其中可获得实质上齐平(flush)的组构。也就是说，当该厚度217T已被选取以便在该处理221期间实质对应于该材料耗损时，该硅/锗材料217能以实质上对应于该栅极绝缘层212之高度位准而侧向作用于该信道区域213。由于更有效率的的应力转移机制，因此，可获得甚至更增强的效能增益，但仅能在有关该制程207期间之沉积时间促成更高的效力。之后，进一步的处理可如上所述接着进行，其中该硅/锗材料217可因该保护层220而实质维持其高度位准。
参考图3a至图3c，现将描述进一步例示的实施例，于该图中，对应的保护层可基于沉积制程来形成。
图3a示意说明包括P型晶体管310p之半导体装置300，该P型晶体管310p之效能如之前所述系基于应变硅/锗材料而增加。该装置300可包括基板301及对应的半导体层302，晶体管310p之个别主动区可定义于该半导体层302中。此外，设置了形成于信道区域313上方且通过栅极绝缘层312而与信道区域313隔开之个别栅极电极311。再者，在这制造阶段中，具有高浓度锗之硅/锗材料317可在该半导体层302内形成。关于迄今所描述的组件，相同的标准系适用如同之前参考该装置200所解释的。此外，保护层320系形成于该晶体管310p上且可由任何适当材料组成，例如二氧化硅、氮化硅等。当考虑二氧化硅层时，该保护层320可基于任何适当的沉积技术形成，例如使用适当前驱气体(precursor gas)(例如TEOS)的PECVD。如之前解释过的，可选取该保护层320之厚度，以便能承受后续的制程而无须实质暴露该硅/锗材料317。因此，该层320之对应厚度可根据制程需求及该层320的材料组成来适配。在其它例示的实施例中，该保护层320之厚度可根据制程需求来选取，用以于后续植入制程中在该半导体层302中形成个别延伸区域，该保护层可因此作用为偏移间隔物(offset spacer)，于其它例示的实施例中，若有需要的话可额外形成个别的侧壁间隔物。
图3b示意说明后续制程期间之该装置300，例如，根据制程及装置需求将掺质引进该半导体层302及该材料层317之植入制程330。在为该装置300制备该植入制程330的任何前述清洗制程期间，该保护层320如之前所解释的可确实避免该硅/锗材料317不当的暴露。此外，可选取该制程330之植入参数以补偿该保护层320之离子阻挡特性，且可用于将掺质自该半导体层302及材料317迁移进入该保护层320。在其它例示的实施例中，该保护层320可被设置作为高度掺杂的介电材料，以便在该装置300之进一步处理期间降低可能的掺质梯度(dopantgradient)，藉此避免于进一步的制程步骤期间不当的掺质损失，而无须在该制程330、以及任何进一步的植入制程期间增加植入剂量。再者，可选取该保护层320之厚度及材料组成使得除了实质避免该材料317之暴露外，在植入330期间也不会明显出现离子轰击之不当的横向游走(lateral straggle)。如之前解释的，用于该保护层320之适当目标厚度可基于个别测试运行来定义，其中，可立即决定最小厚度以承受包括这些制程中之一定范围的变化性的后续制程。
图3c示意说明进一步高阶制程阶段中的该半导体装置300。间隔物结构315可设置于该栅极电极之侧壁上，且个别的漏极与源极区域314可通过离子植入来形成，其中个别标准(至少考虑到植入能量)也可列入考量以取得所需横向及垂直掺质分布。由于该保护层320出现于先前的制程中，因此，该硅/锗材料317可遍及整个信道区域313而垂直地提供个别应力。进一步之处理可通过将该保护层320之暴露部分移除而继续进行(例如基于已为大家接受的选择蚀刻技术)，以及于需要的情况下形成个别的金属硅化物区域。
因此，该保护层320可由任何适当材料组成，藉此增加用于设计整个制程流程之弹性，其中能可靠地抑制该硅/锗材料317之任何材料的损失。在该进一步处理期间的额外材料可通过适配该植入参数而立即列入考量，其中当该保护层320可能不自该N型晶体管中移除时，这些适配也可执行于N型晶体管。
因此，本文中所揭露的标的提供一种增强技术，该技术在对应的选择性磊晶生长制程期间，使用具有高锗含量之硅/锗材料而不会产生明显的材料损失并且不须明显的过度沉积(over-depositon)时间，这在对应的材料损失系由额外的硅/锗材料补偿时是必要的。为了这样的目的，可能设置有效的保护层(例如，以高度自行对齐的方式或以沉积层的形式)，藉此提供相对于含有低锗浓度之晶体管组件之高度制程兼容性，同时仍然提供明显的效能增益。因此，可避免大量的硅/锗溢出(可能在习知的方法中会降低磊晶制程的生产)以及与该显著溢出相关联的明显植入调整。个别保护层的设置可明显降低任何材料损失或甚至可提供实质上齐平的组构，而不须相对于该整个制程流程作实质的改变，除了“轻微”适配该个别植入制程(若需要)以及该磊晶生长制程以外。
以上所揭露的特定实施例系仅供例示之用，本发明可被修改且可用不同却等效之方式来实行，这些方式对已受益于本文之教示之此技术领域具有通常技艺者系显而易见的。例如，以上所述的制程步骤可用不同顺序来执行。此外，本发明并不打算对本文所示之结构或设计细部作限制，除了如以下申请专利范围所述者。因此，以上所揭露之特定实施例可被改变或修改是显而易见的，且所有此种变化系被视为在本发明之范畴与精神内。因此，本文所寻求的保护系如以下申请专利范围所述者。

Claims (14)

1.一种形成集成电路的方法，包括下列步骤：
在P型晶体管(210p)的栅极电极的侧壁上与该栅极电极上方形成掩膜材料(203S、204)；
在邻近该P型晶体管(210p)的该被掩膜的栅极电极(211)所形成的凹处中，形成具有20个原子百分比或更高的锗浓度的应变硅/锗材料(217)；
在该应变硅/锗材料(217)上形成氧化保护层(220)；以及
在该氧化保护层(220)存在的情况下形成漏极与源极区域(214)，该漏极与源极区域至少部分位于该硅/锗材料(217)中。
2.如权利要求1所述的方法，其中，该氧化保护层(220)在移除形成于该被掩膜的栅极电极(211)上的该掩膜材料前形成。
3.如权利要求2所述的方法，其中，该氧化保护层(220)在氧化环境中形成。
4.如权利要求3所述的方法，其中，该氧化环境建立于气体环境中。
5.如权利要求1所述的方法，其中，该氧化保护层(220)在移除形成于该被掩膜的栅极电极(211)上的该掩膜材料后形成。
6.如权利要求5所述的方法，其中，形成该氧化保护层包括在该P型晶体管(210p)与N型晶体管(210n)上形成氧化物，以及从该N型晶体管(210n)移除该氧化物，同时在该硅/锗材料(217)上维持该氧化物的一部分。
7.如权利要求3所述的方法，其中，该硅/锗材料(217)设有相对于该P型晶体管(210p)的栅极绝缘层(212)的底部表面的额外高度(217T)，以便补偿在该氧化环境中形成该氧化保护层(220)时的材料损失。
8.如权利要求1所述的方法，其中，该氧化保护层(220)以20
Figure FSB00000447117400021
或更大的最初厚度形成在该硅/锗材料(217)上。
9.如权利要求1所述的方法，还包括在该P型晶体管(210p)的该漏极与源极区域(214)上形成金属硅化物前移除该氧化保护层(220)。
10.一种形成集成电路的方法，包括下列步骤：
在形成于P型晶体管(210p)的主动区中的硅/锗材料(217)上选择性地形成氧化保护层(220)，该硅/锗材料具有20个原子百分比或更高的锗浓度；以及
在该P型晶体管(210p)的该主动区与N型晶体管(210n)的主动区中形成漏极与源极区域(214)，同时该氧化保护层(220)选择性地覆盖该硅/锗材料(217)。
11.如权利要求10所述的方法，其中，该氧化保护层(220)通过氧化过程来形成。
12.如权利要求11所述的方法，其中，选择性地形成该氧化保护层(220)包括氧化该硅/锗材料(217)，同时维持该N型晶体管(210n)与该P型晶体管(210p)的栅极电极(211)被掩膜。
13.如权利要求11所述的方法，其中，选择性地形成该氧化保护层(220)包括在形成该硅/锗材料(217)后，将掩膜材料(203)从该N型晶体管(210n)与该P型晶体管(210p)的栅极电极(211)上方移除、将该P型晶体管(210p)与该N型晶体管(210n)暴露于氧化环境(221)、以及将该N型晶体管(210n)中的氧化物材料移除。
14.如权利要求11所述的方法，还包括在该P型晶体管(210p)的该主动区中将该硅/锗材料(217)形成具有额外高度(217T)，该额外高度(217T)在暴露于该氧化环境(221)时实质地补偿该硅/锗材料(217)的材料损失。
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