CN101253619B - 用于形成nmos与pmos晶体管中的凹陷的受应变的漏极/源极区的技术 - Google Patents

用于形成nmos与pmos晶体管中的凹陷的受应变的漏极/源极区的技术 Download PDF

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Abstract

通过在PMOS晶体管(110、210)中形成受应变的半导体层(strainedsemiconductor layer)(117、217)，可达到对应的受压缩应变的信道区(111A)，而另一方面，可松弛(relax)该NMOS晶体管(120、220)中的对应应变。由于在该NMOS晶体管中降低的硅/锗的能带间隙造成降低的接面电阻，而完成整体的效能增益，其中，特别是在部分耗尽的SOI装置中，由于该PMOS(110、210)及NMOS晶体管(120、220)中的硅/锗层(117、127、217、227)所产生的提高泄漏电流，使有害的浮体效应(floating body effect)也降低了。

Description

用于形成NMOS与PMOS晶体管中的凹陷的受应变的漏极/源极区的技术
技术领域
本发明大致是有关集成电路的形成，且详言之，是有关藉由使用，例如，硅/锗而形成不同晶体管类型的源极/漏极区以增进MOS晶体管的信道区域中的电荷载体移动性。 
背景技术
集成电路的制造必需根据指定的电路配置图在给定的芯片区域上形成大量的电路组件。一般而言，现在实施的是复数工艺技术，其中，就复杂电路而言，例如微处理器及储存芯片等，由于就操作速度及/或电源消耗及/或成本效率的观点来看的优异特性，使得CMOS技术为现今最有希望的方法。在使用CMOS技术制造复杂集成电路的期间，数百万的晶体管，亦即，N-信道晶体管与P-信道晶体管，是形成于包括结晶性半导体层的衬底(substrate)上。MOS晶体管，不论是考虑N-信道晶体管或P-信道晶体管，包含由漏极与源极区之间配置经反向掺杂的信道区的经高度掺杂的漏极与源极区界面所形成的所谓的PN接面(junction)。 
该信道区的导电性，亦即，该导电信道的驱动电流能力，是藉由在该信道区上方形成并且藉由薄绝缘层与该信道区隔开的栅极电极(gate electrode)予以控制。该信道区的导电性，在形成导电信道时，由于适当控制电压施于该栅极电极，取决于该掺杂物浓度、大多数电荷载体的移动性、及就该晶体管宽度方向的给定信道区延伸程度来说，取决于该源极与漏极区之间的距离，该距离亦称为信道长度。因此，结合凭借对该栅极电极施加控制电压而使该绝缘层下方迅速地产生导电信道的能力，该信道区的总体导电性实质上决定了该MOS晶体管的效能。由此，该信道长度的减短，及与彼相关的信道电阻率降低，使 该信道长度成为完成该等集成电路的操作速度提升的主要设计基准。 
然而，该等晶体管尺寸的持续缩小涉及复数与彼相关的议题，该等议题有必要加以处理以便不致过度抵销稳定地降低MOS晶体管的信道长度所获得的优点。在此形态中的一个主要问题为研发加强的光刻(photolitho graphy)技术及蚀刻策略以便可靠地并且再现地产生新一代装置的临界尺寸的电路组件，例如该等晶体管的栅极电极。再者，该等漏极与源极区中需要高度先进的掺杂剂外廓，在垂直方向及侧方向，以提供低片材(sheet)及接触电阻率并结合预期的信道控制性。此外，就泄漏电流控制(leakage current control)的观点来看，与该栅极绝缘层有关的PN接面的垂直位置亦代表临界的设计基准。因此，降低该信道长度也可能需要降低与该栅极绝缘层及该信道区所形成的界面有关的漏极与源极区的深度，因而需要先进的注入技术。根据其它的方法，配合与该栅极电极的指定偏移量而形成外延生长区，该等外延生长(epitaxially grown)区被称为提高的漏极与源极区，以提供该等提高的漏极与源极区提高的导电性，同时维持与该栅极绝缘层有关的浅PN接面。 
因为该等临界尺寸的持续尺寸减小，亦即，该等晶体管的栅极长度，需要顺应并且可能地有关以上界定的工艺步骤的高度复杂的工艺技术的新开发，所以已提出藉由提高给定信道长度的信道区中的电荷载体移动性而同样地增进该晶体管组件的信道导电性，藉以提供达成与朝向未来技术节点行进兼容的效能改良的潜能，同时避免或至少延后许多与装置按比例缩放有关的上述工艺顺应性。用于增加该电荷载体移动性的一个有效机制为在该信道区中的晶格结构修饰，例如藉由产生抗张(tensile)或压缩应力(compressive stress)而在该信道区中产生对应的应变，该应变分别地造成电子与电洞经改变的移动性。例如，产生该信道区中的抗张应变将提高电子的移动性，其中，取决于该抗张应变的量级及方向，可获得50％或更大的移动性增量，该移动性增量可依序地直接地转变成该导电性的对应增量。另一方面，该信道区中的压缩应变可提高电洞的移动性，藉以提供增进P-型晶体管效能的潜力。将该应力或应变工程导入集成电路制造就更进一代的装置而言是为非常有希望的方法，因为，例如，受应变的硅可视为半导体材料 的“新”类型，彼可使得快速有效力的半导体能够制造而不需昂贵的半导体材料及制造技术。 
因此，已提出将，例如，硅/锗层或硅/碳层导入该信道区中或下方以产生抗张或压缩应力，该应力可导致对应的应变。尽管该晶体管效能可藉由将应力产生层导入该信道区中或下方而增进相当多，但是必须耗费相当多的精力以便在传统及经完善验证的MOS技术中实施对应的应力层的形成。例如，必须开发额外的外延生长技术并且实施至该工艺流程中而在该信道区中或下方的适当位置处形成锗或含碳的应力层。因而，工艺复杂度是显著地提高，藉以也增加制造成本及降低生产量的潜在可能性。 
由此，在其它方法中，试图使用由例如，覆盖层及间隔组件等，所产生的外部应力而在该信道区内产生预期的应变。然而，藉由施加指定的外部应力而使该信道区中产生应变的工艺将遭遇到该外部应力非常无效率的转换成该信道区中应变，因为该信道区会牢固地黏到绝缘体上硅(SOI)装置中的埋入式绝缘层或块状(bulk)装置中的剩余块状硅。因而，尽管提供于以上讨论方法的显著优点需要在该信道区内有额外应力层，但所获得的适度低的应变使后面的方法较不具吸收力。 
在另一方法中，藉由在该等晶体管的漏极与源极区中形成受应变的硅/锗层而增进PMOS晶体管的电洞移动性，其中该受压缩应变的漏极与源极区将使相邻硅信道区中产生非轴向的应变。最后，将该PMOS晶体管的漏极与源极区选择性地置于凹部，同时罩盖该等NMOS晶体管并且后继地藉由外延生长在该PMOS晶体管中选择性地形成该硅/锗层。尽管就该PMOS晶体管并且因此整个CMOS装置的效能增益来看，此技术可提供显著的优点，但若使用能平衡该PMOS晶体管的效能增益的适当设计，而为了将该PMOS漏极与源极区置于凹部并且生长该硅/锗区同时罩盖该NMOS晶体管，需要复杂的工艺技术，则可能提高工艺的不均匀性。 
有鉴于以上说明的情况，存在一种需求能有效地提高PMOS晶体管中的电荷载体移动性，同时实质上避免或至少减少以上界定的问题的一个或更多个的改良技术。 
发明内容
以下提出本发明的简单概要以提供本发明的某些形态的基本了解。本概要并非本发明毫无遗漏的概观。其并非意欲确认本发明的关键或重要组件或叙述本发明的范围。其唯一的目的在于以简化形态提出某些概念当作以下讨论的更详细说明的开头。 
一般而言，本发明是有关能形成不同类型的晶体管(例如PMOS及NMOS晶体管)的技术，其中至少该PMOS晶体管包含受应变的漏极与源极区以便有效地提高在对应信道区中的电荷载体移动性，同时在该等晶体管组件形成的期间可提供增进的弹性及工艺均匀性。为达此目的，可对该二种类型的晶体管组件共通地(commonly)执行用于形成毗邻栅极电极的凹部的蚀刻工艺及后继外延生长工艺，藉以显著地改良工艺均匀性，同时也采取一些手段以改变该二晶体管的一者中的应变，例如在该NMOS晶体管中的应变，以便藉由利用例如提高的接面泄漏及改变的能带间隙等此等效应而同时地增进其效能。在本发明的例示性实施例中，该等晶体管可以SOI装置的形式提供，其中可显著地降低不利的效应，例如浮体效应，特别是在部分耗尽的SOI装置中。 
根据本发明之一例示性实施例，一种方法包含形成毗邻第一类型的第一晶体管的栅极电极的第一凹部，及形成毗邻第二类型的第二晶体管的栅极电极的第二凹部，其中该第二类型与该第一类型不相同。该方法复包含在该第一与第二凹部中选择性地形成受应变的半导体层，及选择性地改变该第二凹部中的该受应变的半导体层以降低其中的应变。 
根据本发明的另一例示性实施例，一种方法包含形成毗邻第一类型的第一晶体管的栅极电极的第一凹部，其中该第一晶体管的栅极电极形成在半导体的第一主体上方。再者，形成毗邻第二类型的第二晶体管的第二栅极电极的第二凹部，其中该第二类型与该第一类型不相同，而且其中该第二晶体管的栅极电极形成在半导体的第二主体上方。再者，该方法包含共通地形成在该第一凹部中的第一半导体层及在该第二凹部中的第二半导体层，其中至少该第一半导体层为受应变的半导体层。 
根据本发明又另一例示性实施例，一种半导体装置包含形成于半 导体的第一主体中及上的第一导电性类型的第一晶体管，其中该第一晶体管的延伸区及源极与漏极区中包含指定半导体材料的受应变的层。该半导体装置复包含形成于半导体的第二主体中及上的第二导电性类型的第二晶体管，其中该第二晶体管的延伸区及源极与漏极区中包含该指定半导体材料的实质上松弛的层。 
附图说明
参照以下的说明结合随附的图式就可了解本发明，其中类似的组件符号视为类似的组件，而其中： 
第1a至1g图概略地显示在根据本发明的例示性实施例的在各种不同制造阶段的期间包括PMOS与NMOS晶体管的半导体装置的截面图，其中形成该PMOS晶体管使受压缩应变的半导体层内含于该PMOS晶体管的漏极与源极区并且局部地在其延伸区，同时该NMOS晶体管的漏极/源极与延伸区中包含实质上松弛的半导体层；以及 
第2a至2c图概略地显示根据本发明另外的例示性实施例，在第二晶体管接受实质上未受应变的半导体层的情况下彼内形成受应变的半导体层的第一晶体管形成的期间的截面图。 
尽管本发明容易进行各种不同的修饰及替代性形式，但是彼等的指定实施例已藉由图式中的例子显示并且在此详细地加以说明。无论如何，应了解指定实施例在本文中的说明并非意欲将本发明限于所揭示的特定形式，相对而言，本发明意欲涵盖落在后附权利要求所界定的发明精神与范围以内的所的修饰例、等效例及替代例。 
具体实施方式
以下说明本发明的例示性实施例。为求清晰起见，本说明书中并未说明实际实施方式的所有特征。应当明白在任何此实际实施例的发展过程中，都必须做许多特定实施的决定以达到开发者的指定目标，例如遵守系统相关及商业相关的限制，彼等都将随一个个实施方式而改变。再者，应明白此开发的努力成果可能复杂并且耗时，尽管如此，也都是获得本揭示内容的助益的普通熟悉此技艺者的日常工作。 
现在本发明将参照随附的图式加以说明。该等图式中概略地描述 各种不同的结构、系统及装置仅为了达到解释的目的，而且以便不致混淆本发明与熟于此艺者众所周知的细节。尽管如此，包括随附的图形是为了说明并且解释本发明的例示性范例。本文所用的单字及词组应理解并且解释为具有与熟悉相关技艺者所理解的那些单字及词组相同的意义。本文中的术语及词组前后一致的用途意欲暗示该术语或词组没有特殊定义，亦即，与熟于此艺者所了解的普通及惯用意义不同的定义。只要是术语或片语意欲具有特殊的意义，亦即，熟于此艺者所了解以外的意义，此特殊的意义将以直接地且明确地提供该术语或词组的特殊意义的限定方式在本说明书中做明确地说明。 
大致上，本发明预期用于不同类型导电性的晶体管组件(例如，NMOS晶体管及PMOS晶体管)的制造的技术，其中藉由在该PMOS晶体管的漏极与源极区及延伸区中提供受压缩应变的半导体层而增进该PMOS晶体管中电洞的电荷载体移动性。同时，本发明提供高效率且弹性的制造程序，其中用于该漏极与源极及延伸区中形成凹部区域的蚀刻工艺，以及后继的选择性外延生长工艺，对于两种类型的晶体管均可同时地执行，因此“平缓(smoothing)”这些工艺的负载效应。此外，该NMOS晶体管中的任何应变，其可能在该PMOS晶体管中的受应变的半导体层形成的期间产生，都可适当地予以调整以降低对该电子移动性的任何不利效应，因此助于CMOS电路的总体效能。在该NMOS晶体管内的应变改变可能导致该漏极与源极区及该延伸区内实质上松弛的半导体材料，造成实质上未受应变的接触区。再者，该实质上松弛的半导体层也可能导致改变的能带间隙并且进而该NMOS晶体管中的漏极与源极及该延伸区的电阻率。因此，在电流驱动能力的方面的效能增益也可在该NMOS晶体管中获得，因此提供实质上维持顾及经常会遇到与PMOS及NMOS晶体管的电流驱动能力相关的非对称性的电路设计的潜在可能性，因为由于增进的电洞移动性造成的该PMOS晶体管的效能增益可能额外地造成降低该NMOS晶体管的源极与源极接面电阻所引致的对应或实质上对应的驱动能力的提高。因而，即使现有的设计考虑到以上说明的非对称性也可显著地提升该总体效能。 
再者，本发明可结合部分耗尽的绝缘体上硅(SOI)装置而有益地应用，因为提高的泄漏电流，其本质上可能被视为不利的效应，而且其 可能与相较于掺杂硅经改变的能带间隙的存在有关，可能造成增进的电荷载体放电及电荷能力以显著地降低该浮体效应，该效应被视为部分耗尽的SOI晶体管中最主要的关注事项。因此，可能显著地增进迟滞性质(hysteresis behavior)，也就是说，在部分耗尽的SOI晶体管中的与历史相关的讯号传送延迟，藉以提供更大的设计弹性，如在传统部分耗尽的SOI装置中经常都必须增加额外的边界以考虑到部分耗尽的SOI装置相当大的迟滞所造成延迟变化的最坏情况。然而，应明白尽管本发明与SOI装置结合是相当有益，特别是与部分耗尽的晶体管组件，但是本发明也可与其它晶体管结构结合而有益地应用，例如形成于块状硅衬底或任何其它适当载体上的晶体管。因此，本发明不得限制于SOI装置，除非此等限制在详细说明及后附的权利要求中明确地叙明。 
参照第1a至1g图及第2a至2c图，现在将更详细地说明本发明另外的例示性实施例。图1a概略地举例说明包含第一晶体管110与第二晶体管120的半导体装置100的截面图。在衬底101上面形成该第一与第二晶体管110、120，彼等可能不同于其导电性类型使得，例如，该第一晶体管110可代表PMOS晶体管而该第二晶体管120可代表NMOS晶体管。如以上的解释，该衬底101可代表彼上面形成能够形成该第一与第二晶体管110、120的实质上结晶性半导体层的任何适当衬底。在一个例示性实施例中，该衬底101可代表彼上面形成绝缘层102接着结晶性半导体层的适当载体材料，该结晶性半导体层内可能已经界定半导体第一有源区或主体111，对应于该第一晶体管组件110，及半导体第二有源区或主体121，对应于该第二晶体管120。应明白包括该绝缘层102的衬底101，其可包含二氧化硅、氮化硅或任何其它适当的绝缘材料，可代表任何SOI型衬底，其中此术语是视为至少具有绝缘部分的任何衬底的通称，该绝缘部分上面有形成适合于彼内形成晶体管组件的结晶性半导体层。 
该等有源区111及121可具有适合该等晶体管110、120的指定设计规则的厚度。在一个例示性实施例中，该等有源区111及121是设计而能形成部分耗尽的晶体管组件，同时，在其它的实施例中，该厚度可能适合于形成完全耗尽的装置。再者，可分开该等有源区111及121并且进而藉由对应的绝缘结构103相互电性绝缘，该绝缘结构103 可依浅沟槽绝缘(STI)或任何其它适当绝缘结构的形式提供。该绝缘结构103可由任何适当的材料构成，例如二氧化硅及氮化硅等。 
在图1a所示的制造阶段中，该第一与第二晶体管110、120分别地包含个别的栅极电极112及122，彼等各自藉由对应的栅极绝缘层113及123与个别的有源区111、121分别地隔开。再者，该栅极电极112上面已经形成顶盖层(capping layer)114而且相似地该栅极电极122上面已经形成顶盖层124，该等顶盖层可包含适当的材料，例如氮化硅及氧氮化硅等。再者，以高度保形的方式(highly conformal manner)在该等有源区111、121及该等栅极电极112及122上形成间隔物层104。该间隔物层104的厚度可根据装置的要求而选择，例如在大约50至300埃(
Figure 2006800313724_0
)的范围内，或毗邻该等栅极电极112、122形成的凹部偏移量所欲的任何其它适当值。 
用于形成如图1a所示的半导体装置100的典型工艺可包含下列工艺。包括该绝缘层102的衬底101，当考虑SOI结构时，可接收例如未掺杂或预掺杂的结晶性硅层的适当半导体层，其中该硅层可藉由晶圆黏合技术或用于提供SOI衬底的任何其它已被接受的技术来形成。之后，该绝缘结构103可根据已被接受的调制法形成，例如标准光刻及各向异性(anisotropic)蚀刻技术接着适当的沉积及研磨技术，同时该绝缘结构103是依沟槽绝缘的形式提供。然而，其它的技术都可用于定义该等有源区111及121。接下来，可藉由氧化法及/或沉积法接着栅极电极材料(例如多晶硅或预掺杂多晶硅)的沉积而形成适当的介电层，该栅极电极材料的沉积可藉由已被接受的低压化学气相沉积(LPCVD)技术来完成。 
之后，可在该栅极电极材料顶面上形成顶盖层，其中该顶盖层也可扮演后继执行的光刻法用的抗反射涂布(anti-reflective coating。ARC)层的角色。再者，该顶盖层可额外地或选择性地扮演该栅极电极材料后继图案化期间的硬质掩模(hard mask)。又在其它的实施例中，该顶盖层可经设计而与该栅极电极材料一起图案化以便在最终形成个别的顶盖层114、124而在前述光蚀刻微影及蚀刻工艺的期间没有任何另外的功能。 
在该等栅极电极112、122及该等栅极绝缘层113、123图案化之后，该间隔物层104可根据，例如，已被接受的电浆加强化学气相沉积(PECVD)技术沉积所需的厚度，该所需的厚度实质上决定该有源区111、121内要被形成的预期凹部偏移量以在彼内形成用于获得该等有源区111及121的一中的预期应变的适当半导体材料。在该间隔物层104的沉积之后，可对该半导体装置100进行选择性各向异性蚀刻工艺106，藉以从该装置100的水平部分移除该间隔物层。对应的适当各向异性蚀刻调制法在此技艺中已被接受而且也经常用于侧壁间隔物的形成，同样地可用于本实施方式并且进而用于晶体管组件的适当侧向掺杂剂外廓的形成。
图1b概略地显示该各向异性蚀刻工艺106完成之后的半导体装置100，藉以分别地留下该等栅极电极112及122侧壁上的间隔物组件115、125。如以上的解释，该等间隔物115、125的对应宽度115A、125A实质上一致而且实质上由该层104的厚度并且进而由用于形成该间隔物层104的对应沉积调制法决定。因此，藉由介电材料包覆该等栅极电极112、122以便在用于该晶体管110中形成嵌入的受应变的半导体层的后继蚀刻及外延生长工艺的期间实质上保护该等栅极电极112、122。 
图1c概略地显示在各向异性蚀刻工艺(如106所示)期间的半导体装置100，在该工艺的期间分别地毗邻该等栅极电极112及122形成对应的凹部116及126。该各向异性蚀刻工艺106可经设计以显示该有源区111及121的材料(例如硅)与该等间隔物115、125、该等顶盖层114、124及该绝缘结构103的材料之间的高度选择性。例如，在硅、二氧化硅及氮化硅之间具有适度选择性的高度选择性各向异性蚀刻工艺是在此技艺中已被接受。藉此，当以沟槽绝缘的形式提供时，可以像在该绝缘结构103形成的期间运用般地使用类似的蚀刻技术。然而，应明白，就给定的蚀刻化学而固定的工艺参数而言，该蚀刻工艺106在该工艺可控制的情况下可能为重要的，然而该蚀刻时间没有任何终点侦测，所以工艺不均匀性可能横跨该衬底101而直接地造成不同的凹部116、126的蚀刻深度。再者，该蚀刻工艺106可能对图案密度及图案结构显示特定的依赖性，其可能导致在传统技术中经常藉由对应的蚀刻掩模覆盖一个晶体管组件，而有降低的可控制性。因此，由于避免 蚀刻掩模就像用于覆盖该类型晶体管同时使另一类型暴露出来的传统技术中经常遇到的情况，所以可达到增进的图案均匀性并且进而达到蚀刻均匀性，藉以增进所得凹部116、126的均匀性。 
接下来，可准备该装置100以供后继外延生长工艺之用，其中可沉积适当的半导体化合物以至少在该等晶体管110、120的一中形成在个别栅极电极(例如栅极电极112)以下的受应变区域。由此，可执行适当的已被接受的清洁工艺以移除该等凹部116、126内的暴露硅表面上的任何污染物。之后，根据已被接受的调制法提供适当的沉积气氛，其中，在一个实施例中，该沉积气氛可经设计以引发硅/锗材料的沉积。可理解的是，当适当的掺杂物材料连同该半导体化合物同时地被沉积时，选择性外延生长工艺也可能遇到各种不同负载效应，彼等会改变局部的生长速率以及该局部掺杂物掺入量。相似地对该蚀刻工艺106而言，缺乏任何外延生长掩模，如同传统策略中经常提供的，可显著地增进该选择性外延生长工艺的均匀性。因此，在该外延生长的期间也可能达到增进的工艺均匀性。 
图1d概略地显示该选择性外延生长工艺完成以便使对应的外延生长半导体层117及127分别地沉积在该等凹部116及126中之后的半导体装置100。在一个例示性实施例中，该等半导体层117、127代表受压缩应变的半导体材料，例如硅/锗。例如，可将约10至20原子百分比的锗供入该硅/锗材料中，藉以在该等层117、127中形成受压缩应变的晶格，其也将引致该等个别信道区中的对应非轴向压缩应变，该等信道区以111a与121a来表示并且位在该等个别栅极电极112及122下方。应明白硅/锗的提供关于PMOS晶体管中提供压缩应变而言可能非常有益，同时附带地被改变的能带间隙可提供降低的接面电阻率，而且当对应的压缩应变至少部分地被松弛时，个别PN接面的二极管泄漏最后也可能导致NMOS晶体管的增进效能，这将在后面作说明。然而，在其它实施例中，当实质上抗张应变如预期时，就可沉积其它的半导体化合物，例如硅/碳。 
图1e概略地显示在更进一步的制造阶段中的半导体装置100，其中该等间隔物115、125及对应的顶盖层114、124都被移除。最后，当该等间隔物115、125及该等顶盖层114、124实质上包含氮化硅时， 就可执行已被接受的高度选择性蚀刻工艺，例如以热磷酸为基础。在一些实施例中，可藉由离子注入形成用于后继漏极与源极延伸区形成的适当偏移间隔物(图1e中未显示)而继续进行进一步的工艺。为了达到此目的，可形成对应的注入掩模(未显示)，例如覆盖该晶体管120同时暴露出该晶体管110。之后，可移除该注入掩模并且可形成另外的注入掩模以覆盖该晶体管110同时暴露出该晶体管120。 
图1f概略地显示具有覆盖该晶体管110的对应注入掩模108的半导体装置100。然而，应明白根据另一个例示性实施例，在此制造阶段中可能未提供任何偏移间隔物，因此该第一晶体管110中可能尚未形成任何延伸区并且在图1f中说明此情况。然而，不管是否对应的偏移间隔物已经形成并且该晶体管110中可形成对应的延伸区，都可执行离子注入107以改变形成于该晶体管120中的半导体层127的应变。在一个例示性实施例中，该注入107可包含以包含氙、碳及氟其中之一的离子物种为基础的注入步骤，其中可选择对应的注入参数，例如注入能量及剂量，以有效地改变至少在该半导体层127的有意义部分内的结晶性结构。为了达到此目的，可使用已被接受的仿真技术以决定用于在该半导体层127内产生预期松弛效应的适当注入能量值及剂量值。例如，就大约10至50奈米(nm)的范围的半导体层127的厚度而言，在大约20至200千伏特的范围的注入能量可能适合于以上指定的离子物种。在有些实施例中，可设计该离子注入107以产生复数结晶性缺陷，其最后导致显著的松弛使得该半导体层127，其可包含硅/锗，可代表实质上松弛的晶体，藉以也显著地降低在该信道区121a内的任何压缩应变，要不然可能对于彼内的电子移动性具有不利的影响。 
在另外的例示性实施例中，当尚未提供偏移间隔物时，该注入工艺107是经设计以实质上非晶化(amorphize)至少该半导体层127有意义的部分，以及该有源区121的暴露区域，如图1f所示。例如，在1015 至1016离子/平方公分范围内的高剂量配合重质离子物种，例如氙，可能导致暴露部分的实质非晶化，藉以实质上完全地移除该信道区121a内的任何压缩应变。在一个例示性实施例中，当该栅极电极122的侧壁上已经形成偏移间隔物(未显示)时，在该等注入107设计成非晶化注入之后，就可利用经预先非晶化的结晶性结构引起的显著降低信道效应非常有效地执行用于形成延伸区的对应注入。在其它的实施例中，可对如图1f所示的装置，也就是说，该第一晶体管110不需经历任何前述的间隔物形成及/或延伸注入，而进行另外的晶体管形成工艺以完成该第一与第二晶体管110、120。
图1g概略地显示更进一步的制造阶段中的半导体装置100。因此，该第一晶体管110包含漏极与源极区119及对应的延伸区119E，其至少部分地形成于该受应变的半导体层127内，藉以在信道区111a内产生非轴向的压缩应变130。再者，在该栅极电极112的侧壁上形成间隔物结构118，包含，例如，第一间隔物118A及第二间隔物118B。相似地，该晶体管120可包含漏极与源极区129及对应的延伸区129e，其实质上在实质上松弛的半导体层127内形成。因此，实质上移除该信道区121a中的任何压缩应变，例如在该晶体管110中的应变130，然而另一方面，当包含硅/锗时，该松弛的半导体层127的改变能带间隙结构可提供降低的电阻，此外，然而该PN接面可提供提高的泄漏电流，藉以促成操作期间的电荷载体放电与充电以便降低该等晶体管120与110中的不利浮体效应。 
 如图1g所示的用于形成该半导体装置100的典型工艺流程可包含下列工艺。如同以上的解释，经过该松弛或非晶化注入107之后，就可移除该掩模108并且可形成该等间隔物118A及128a，除非这些间隔物已经事先形成。为了达到此目的，可执行已被接受的间隔物形成技术，该技术包括适当材料及蚀刻阻挡层的沉积，接着适当的各向异性蚀刻工艺。之后，可执行经适当设计的注入工艺以形成该等延伸区119E及129e，其中可形成对应的注入掩模以便将P-型掺杂物导入该晶体管110并且将N-型掺杂物导入该晶体管120。之后，可藉由已被接受的技术形成一个或更多个间隔物，例如间隔物组件118B及128b，接着后继的深漏极与源极注入，其中再度地，可运用对应的罩盖制度(regime)以便一方面提供经高度P-掺杂的漏极与源极区119并且另一方面经高度N-掺杂的漏极与源极区129。之后，可执行适当的退火工艺以活化该等对应的掺杂物并且再结晶该等漏极与源极区及该等对应的延伸区。应明白，在有些实施例中，经过该注入107之后，若被设计成非晶化注入，可在用于形成该等漏极与源极区129及该等对应的延伸区129e之前，先执行对应的退火循环以便使该半导体层127重新长成实质上松弛的半导体层。在其它的具体例中，维持该层127实质上非晶化的结构并且以实质上非晶化的晶体为基础执行用于形成该等延伸区129e及该等漏极与源极区129可能是有益的，藉以允许任何信道效应所引起的增进掺杂物外廓，同时可在用于活化该等掺杂物的后继退火循环期间达到改良的再结晶效应。 
结果，该半导体装置100可包含呈PMOS晶体管形式的第一晶体管110，该PMOS晶体管内有压缩应变130形成于该信道区111a中，藉以显著地改良该电洞移动性，同时附带地在可显示提高的泄漏电流的有源区111中产生PN接面，藉以提供用于在该装置100操作期间，降低主体电位增进的有效机制。相似地，该晶体管120可包含该实质上应变松弛的信道区121a，然而，同时由于该等漏极与源极区及该等延伸区129、129e中降低的硅/锗的能带间隙而能达到显著降低的电阻，藉以也增进该晶体管120的电流驱动能力。再者，由于该等晶体管110、120提高的泄漏电流，所以能提供用于降低该不利主体电压(亦即，该浮体效应)的有效机制。依此方式，可获得该装置100的效能的显著提升，尤其是当以部分耗尽的SOI装置的形式提供的情况时。 
参照第2a至2c图，现在将更详细地说明本发明另外的例示性实施例。图2a概略地显示可类似于图1a所示的装置的半导体装置200。也就是说，该半导体装置200可包含彼上面形成绝缘层202的衬底201，该绝缘层202上方可形成半导体的第一有源区或主体211及半导体的第二有源区或第二主体221。有关该衬底201、该绝缘层202及该个别有源区211及221的特征，适用如先前参照零件101、102、111及121所解释的相同标准。再者，在该第一有源区211中及上面形成的第一晶体管210在此制造阶段中可包含藉由个别顶盖层214覆盖并且藉由栅极绝缘层213与该有源区211分开的栅极电极212。相似地，第二晶体管220可包含形成在栅极电极222上的顶盖层224并且藉由个别的栅极绝缘层223与该有源区221分开的栅极电极222。如图2a所示的半导体装置200可根据如参照图1a所示的半导体装置100所说明的实质上相同的工艺形成，除了该间隔物层104的形成以外。再者，可对该半导体装置200进行注入工艺207，其中可形成对应的注入掩模208 以便实质上防止该第一晶体管210受到对应的离子轰击(bombardment)所影响，同时该晶体管220暴露于该注入207。该注入207可以离子物种为主，例如氙、碳及氟等，并且可利用在该有源区221内提供实质上完全的非晶化的工艺参数来执行。该有源区221的对应实质上非晶化部分如221a所示，其中该实质上非晶化部分221a的垂直延伸可藉以适当地选择或改变该注入能量而调整。对应的能量参数可由已被接受的仿真计算轻易地获得。因此，该注入207可被控制以维持原始结晶性有源区221的至少一部分，其可表示成垂直距离221b，其中应明白，由于离子注入工艺的特定本质，非晶化与结晶区之间的边界可能为非陡峭的边界而且实质上可能代表连续的转变。接下来，可移除该注入掩模208并且后继地可保形地沉积间隔物层，例如层104(图1a)并且可后继地图案化以形成对应的间隔物组件。 
图2b概略地显示以上说明的工艺完成之后的半导体装置200，藉以分别地提供间隔物215及225，以便实质上包覆该等个别的栅极电极212及222。接下来，可执行各向异性蚀刻工艺，如206所示，以形成毗邻该等个别的栅极电极212及222的凹部216及226。藉此，由于事实上该有源区221的暴露部分实质上被非晶化，所以在第一晶体管210与第二晶体管220中的蚀刻速率可不相同，藉以如同在第一晶体管210中遭遇到的，相对于实质上结晶性材料经常地提供增进的蚀刻速率。因此，该凹部226相较于该凹部216可具有提高的深度。之后，可在外延选择性生长工艺的前执行任何预清洁工艺，并且之后可沉积适当的半导体化合物，例如用于形成该第一晶体管210的凹部216中的受应变层的硅/锗。因为沉积在该第二晶体管220上的半导体化合物可能遇到实质上非晶化的半导体材料，所以丧失适当的结晶性模板并且因此以实质上非晶化或多结晶的方式沉积该半导体化合物。 
在另一个实施例中，由于预先非晶化的部分221a的提高的蚀刻速率，可执行先前的非晶化注入207以便在后继的各向异性蚀刻工艺206期间实质上完全地移除实质上非晶化的部分221a以保留实质上结晶性部分，其相较于该凹部216是显著地较薄。因此，在该选择性外延生长工艺的期间，该材料可沉积在该凹部226底部的实质上结晶性材料上面，其中，相对于该凹部216，因为该凹部226剩余的厚度可能相应 地变形，所以可形成实质上松弛的半导体层，藉以当以外延方式生长的晶体实质上被松弛时，该其余的部分中将产生抗张应变。 
图2c概略地显示该外延生长工艺完成之后的半导体装置200，其中当该凹部226形成之后仍留下实质上非晶化的部分时，就在该栅极电极212之后形成受应变之半导体层217，同时在该栅极电极222之后形成实质上非晶化的半导体层227。在以上说明的其它例示性实施例中，该半导体层227可，至少部分地，包含非晶化部分邻接该信道区221的实质上松弛的半导体晶体。应明白，由于该等凹部216及226的不同深度，所以也可获得该等层217及227高度的对应差异。之后，可执行退火工艺以有效地再结晶或进一步结晶化该半导体层227，其中当该层227在先前选择性外延生长工艺的期间已经依实质上松弛层的形态产生时，该半导体层227可变成实质上松弛或可维持实质上松弛层的状态。在此例中，因为可形成在该层227底下的凹部的其余结晶性材料而显示抗张应变，所以该信道区221中也可产生一定程度的抗张应变，藉以增进彼内的电子移动性。 
之后，可依参照第1f至1g图说明的方式继续进行进一步的工艺，也就是说，可在该等晶体管210及220中形成源极与漏极区及对应的延伸区。在该半导体层227依实质上非晶化层的形态沉积的一实施例中，先前说明的退火工艺可能没执行并且可能延到直到该等晶体管210及220中形成个别的漏极与源极区及延伸区时，所以可依普通的退火工艺完成再结晶，其对于有限的热预算而言可能是有益的，同样地锗原子倾向在提高的温度下更轻易地扩散，藉以潜在地牺牲该等栅极绝缘层213及223的特性，及该信道导电性。 
因此，利用参照第2a至2c图所说明的实施例，就先前对照第1a至1g图所说明的工艺来说，可提供增进的工艺及设计弹性而不会添加任何工艺复杂度。举例来说，在该选择性外延生长工艺之前及该蚀刻工艺206之前执行该松弛或非晶化注入207，可局部地调整蚀刻速率而不会显著地影响改良的蚀刻均匀性，该改良的蚀刻均匀性是藉由避免对应的蚀刻掩模而完成。例如，从图2a所示的装置开始的类似方法中，可在该晶体管220上面形成注入掩模208以便非晶化该有源区211至指定的深度而在后继蚀刻工艺206的期间提供提高的蚀刻速率。因此， 利用减短的蚀刻时间，该凹部216可获得实质上相同的深度，然而另一方面，该对应的凹部226具有显著降低的厚度。因此，在后继的选择性外延生长工艺中，可形成具有提高高度的对应半导体层227，藉以显著地减低后继执行的松弛非晶化注入的局限，因为个别的信道区221中产生显著较小的应变因此可更有效地松弛，同时可降低任何注入引发的损害的产生。再者，藉由局部地改变该蚀刻速率，至可调整最后获得的个别半导体层217及227的高度差异的特定程度，藉以也可提供调整金属硅化物的高度的可能性，该金属硅化物经常都在该等晶体管组件210及220完成之后形成。再者，在某些例示性实施例中，该选择性外延生长工艺可按照掺入特定量的掺杂物(例如，P-型掺杂物)而执行，其中由于依实质上单独的方式，选择性地控制该蚀刻速率进而控制该等对应凹部216、226的深度的可能性，而能相应地设置清楚定义的PN接面。例如，可形成适当浅凹部226，其中适当高度的P-型掺杂不可能过度地影响该有源区211内更深处形成的对应PN接面，然而该凹部216中可配置适当高度的P-型掺杂以便可获得，至少部分地，明确的PN接面。 
结果，借着增进该PMOS晶体管中的电洞移动性同时附带地在该NMOS晶体管中提供降低的接面电阻，可达成PMOS与NMOS晶体管的增进效能。在特定的实施例中，提供部分耗尽的晶体管装置，其中在该装置操作的期间，该提高的泄漏电流额外地提供用于降低该主体电压的有效机制，藉以显著地改良部分耗尽的SOI装置的迟滞性质。 
以上所揭示的特定实施例仅为例示性，因为本发明可依获得本文教导的助益的熟于此艺者显而易见的不同但等效的方式变更。例如，以上说明的工艺步骤可依不同的顺序而执行。再者，除了以下权利要求所说明的以外，不欲限制本文所示的结构或设计的细节。因此很显然地以上所揭示的特定实施例可加以改变或修饰，而且所有此等变化都视为在本发明的范围与精神的范畴以内。因此，本文寻求保护的部分是如以下权利要求所说明。 

Claims (10)

1.一种形成受应变的半导体层的方法，包含：
形成邻近第一类型的第一晶体管(110、210)的栅极电极(112、212)的第一凹部(116、216)；
形成邻近第二类型的第二晶体管(120、220)的栅极电极(122、222)的第二凹部(126、226)，所述的第二类型与所述的第一类型不相同；
在所述的第一与第二凹部(116、216、126、226)中选择性地形成所述受应变的半导体层(117、217、127、227)；
通过执行第一离子注入工艺选择性地改变所述第二凹部(126、226)中的所述受应变的半导体层(127、227)以降低其中的应变；以及
通过执行第二离子注入工艺形成深漏极和源极区以导入N型掺杂物以及P型掺杂物中的其中一种。
2.如权利要求1所述的形成受应变的半导体层的方法，其中改变所述受应变的半导体层(127)包含通过离子注入(107)而松弛所述第二凹部(126)中的所述应变。
3.如权利要求1所述的形成受应变的半导体层的方法，其中改变所述受应变的半导体层(227)包含非晶化(207)所述的第二凹部(226)内的所述的半导体层(227)以及执行退火工艺以用于再结晶所述非晶化的半导体层(227)。
4.如权利要求1所述的形成受应变的半导体层的方法，进一步包含在绝缘层(102，202)上所形成的半导体的结晶主体(111、121、211、221)上方形成所述第一晶体管(110、210)的所述栅极电极(112、212)及所述第二晶体管(120、220)的所述栅极电极(122、222)。
5.如权利要求1所述的形成受应变的半导体层的方法，进一步包含在填充所述的第一与第二凹部(116、126)的所述的半导体层(117、127)中至少部分地形成用于所述第一与第二晶体管(110、120)的漏极与源极区(119、129)及延伸区(119E、129E)。
6.如权利要求1所述的形成受应变的半导体层的方法，进一步包含在形成所述应变的半导体层(227)之前先非晶化部分邻近所述第二栅极电极(222)的半导体主体(221A)。
7.如权利要求6所述的形成受应变的半导体层的方法，其中所述第二凹部(226)形成在所述非晶化的部分(221A)中。
8.如权利要求6所述的形成受应变的半导体层的方法，其中在形成所述第一与第二凹部(216、226)之后非晶化所述的部分。
9.如权利要求6所述的形成受应变的半导体层的方法，进一步包含执行退火工艺以再结晶所述的部分(221A)以及所述的第二半导体层(227)。
10.如权利要求1所述的形成受应变的半导体层的方法，进一步包含在形成所述的第一与第二凹部(116、126、216、226)之前先利用蚀刻阻挡层(114、115、124、125、214、215、224、225)包覆所述第一与第二晶体管的所述栅极电极(112、212、122、222)。
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