CN101213654B - 用于形成具有不同特性之接触绝缘层及硅化物区域之技术 - Google Patents

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Abstract

本发明提供一种可个别为N沟道晶管体及P沟道晶管体形成金属硅化物的技术，而同时亦为各种晶体管类型个别提供应变引发机构(strain-inducing mechanism)。以此方式，系可在P沟道晶体管(140，240)可容纳高导电性的硅化镍(150，250)时，可设置距离NMOS晶体管(120，220)之沟道区域具有缩减距离的硅化钴(130，230)，而不会影响或损害N沟道晶体管(120，220)的特性。

Description

用于形成具有不同特性之接触绝缘层及硅化物区域之技术
技术领域
本发明系大致关于集成电路之形成，且尤其关于NMOS晶体管及PMOS晶体管之个别增强效能特性的整合方案(integration scheme)。
背景技术
制造集成电路系必须根据特定电路布局在给定的芯片区域上形成大量的电路元件。一般而言，目前系实行复数个工艺技术，其中就复杂电路而言(例如微处理器、储存芯片等)，鉴于在操作速度及/或电力消耗及/或成本效益的优异特性，CMOS技术系为当前最佳方法。在使用CMOS技术制造复杂的集成电路时，数百万的互补晶体管(亦即N沟道晶体管及P沟道晶体管)系形成于含有结晶半导体层的基片上。MOS晶体管(不考虑其是否为N沟道晶体管或P沟道晶体管)包括所谓的PN接面(junction)，由于高度掺杂(highly doped)漏极和源极区域之接口所形成，在漏极区域和源极区域间具有相反掺杂(inversely doped)沟道区域。
藉由在沟道区域上方形成并由薄绝缘层将其与该沟道区域分开的栅极电极来控制该沟道区域之导电率(例如导电性沟道的驱动电流能力)。该沟道区域之导电率(依据导电性沟道之形成，由于对栅极电极施加适当控制电压)端视掺质浓度、电荷载子之移动率以及对于在晶体管宽度方向之沟道区域之给定延展部分在源极和漏极区域间之距离而定，此距离亦称为沟道长度。因此，结合当对栅极电极施加控制电压而迅速在绝缘层下产生导电性沟道的能力，该沟道区域之导电率实质上决定MOS晶体管之效能。因此，该沟道长度之缩减及其相关联之沟道电阻率的降低，使沟道长度成为提升集成电路之操作速度的主要设计标准。
然而，晶体管尺寸的缩减产生许多相关联的问题，必须解决这些问题使其不会不当地抵销藉由稳定缩减MOS晶体管之沟道长度所获得的优点。在此方面之一个主要问题系发展增强的光刻(photolithography)及蚀刻策略以对具有缩减特征尺寸的新一代器件可靠地且可再生地产生关键尺寸(critical dimension)的电路元件，例如晶体管的栅极电极。此外，在垂直方向及横向方向上，源极和漏极区域中需要高度精密的掺质分布(dopant profile)以提供低的片与接触电阻率(sheet and contact resistirity)结合期望沟道可控制性。另外，PN接面相对于栅极绝缘层的垂直位置亦代表鉴于漏电流控制的关键设计标准。因此，缩减沟道长度亦必须缩减相对于由栅极绝缘层及沟道区域所形成之接口的源极和漏极区域的深度，因而需要精密的布植(implantation)技术。
不论使用何种技术方法，精密的间隔件技术(spacer technique)必须产生极复杂的掺质分布，并以自动对准(self-aligned)的方式在栅极电极及源极和漏极区域中形成金属硅化物区域时作为掩模。由于某些金属硅化物呈现出比更高度掺杂硅增加之导电率，当由多晶硅(polysilicon)形成时金属硅化物区域系用以增进源极和漏极区域之接触电阻以及栅极电极之导电率。例如，将金属硅化物区域设置于更靠近NMOS晶体管之沟道区域系增强其效能，而使用硅化镍取代硅化钴(其系常用的材料)可增进PMOS晶体管的效能。然而，硅化镍易于形成所谓的“管道(piping)”缺点，也就是硅化物“尖突(stinger)”，其可延伸进入沟道区域，因而可能无法允许将该硅化镍如期望地设置靠近该沟道区域而不会不当地影响晶体管行为(behavior)。
由于关键尺寸(亦即晶体管之栅极长度)持续缩减，使得有关上述工艺步骤的工艺技术的适用及可能其新发展成为必需，故已提出藉由针对给定沟道长度增加在沟道区域中电荷载子之移动率以增强晶体管元件之器件效能。原则上，可使用至少两个机构，以组合或分离的方式，来增加该沟道区域中电荷载子之移动率。首先，可降低该沟道区域内之掺质浓度，因而降低电荷载子之散射情况并因此增加导电率。然而，降低该沟道区域内之掺质浓度显著地影响晶体管器件之临限电压，因而使得降低该掺质浓度的方法较不具吸引力，除非发展其它机构以调整期望的临限电压。第二，可修改该沟道区域中的晶格(lattice)结构，例如藉由产生拉伸或压缩应变，导致改变电子及电洞的移动率。例如，在该沟道区域中产生拉伸应变增加电子之移动率，其中，依据该拉伸应变之强度，可获得移动率增加达20％或以上，进而直接转变为导电率的对应增加。另一方面，在该沟道区域中的压缩应力可增加电洞之移动率，因而提供电位以增强P型晶体管之效能。于是，已提出在该沟道区域中或下导入例如硅/锗层或硅/碳层以产生拉伸或压缩应力。
另一不错的方法系在绝缘层中产生应力，该绝缘层系在晶体管元件形成后形成以掩埋晶体管并容纳金属接触件(contact)以提供电性连接至晶体管之漏极/源极区域及栅极电极。典型地，此绝缘层包括至少一层蚀刻终止层或衬(liner)以及相对于该蚀刻终止层或衬可选择地被蚀刻的另外介电层。以下，此绝缘层将称为接触层，而该对应的蚀刻终止层则称为接触衬层。为了获得有效的应力传送机构以在晶体管之沟道区域中产生应变，设置在该沟道区域附近之接触衬层必须定位于靠近该沟道区域。在需要三重间隔件方法(triple spacer approach)以达到极复杂的横向掺质分布的先进的晶体管架构中，然而该接触衬层的应力的显著量系由间隔件所“吸收”，因而使得习知三重间隔件方法(不论其比外延生长(epitaxially grown)之应力层有相对于工艺复杂性的优势)对于在先进晶体管之沟道区域中产生应变而言较不具吸引力。因为此原因，在某些方法中，系在金属硅化物形成前移除一个或更多个之该等间隔件，其中可针对PMOS及NMOS晶体管执行不同的移除工艺，视器件需要而定。
因此，已知有复数个机构，其个别可增进晶体管元件之效能，然而，其可能无法兼容于目前使用的整合方案，因为NMOS晶体管及PMOS晶体管，相对于应变沟道区域(strained channel region)、金属硅化物区域的类型和位置等，可典型地需要不同的处理。
鉴于上述情况，有需要能使增强的整合方案满足某些或所有上述所指之效能增进机构的提升技术。
发明内容
以下提出本发明之简略概要以提供本发明之某些态样的基本了解。此概要并非本发明详尽的综述，其非意于指出本发明主要或关键的元件或是描述本发明之范畴，其唯一目的系在于以简化形式提出某些概念以作为后续更详细叙述之前言。
一般而言，本发明系针对一种能形成不同类型晶体管元件(例如P沟道晶体管及N沟道晶体管)的技术，其中藉由结合个别适于特定晶体管元件以获得整体协同效应(synergetic effect)的应变产生机构及硅化物形成机构，而获得增强效能特性。
根据本发明之一例示实施例，一种方法包括形成第一晶体管元件，该第一晶体管元件包括第一栅极结构(121、221)，而该第一栅极结构(121、221)包括具有第一宽度(122A、222A)的第一侧壁间隔件结构(122、260)。该方法复包括形成第二晶体管元件，该第二晶体管元件包括第二栅极结构，而该第二栅极结构包括具有不同于该第一宽度(122A、222A)之第二宽度的第二侧壁间隔件结构。此外，第一金属硅化物系形成于该第一晶体管元件中且第二金属硅化物形成于该第二晶体管元件中，其中该第一金属化合物与该第二金属化合物在材料组成(material composition)、厚度及工艺条件之至少其中一者不同。再者，第一接触衬层(contact liner layer)系形成于该第一晶体管元件上方且第二接触衬层系形成于该第二晶体管元件上方，其中该第一接触衬层与该第二接触衬层在材料组成及内部应力(internal stress)之至少其中一者不同。
根据本发明之另一例示实施例，一种半导体器件包括第一晶体管元件，该第一晶体管元件具有第一栅极结构(121、221)，而该第一栅极结构(121、221)包括具有第一宽度(122A、222A)的第一间隔件结构；以及第二晶体管元件，该第二晶体管元件具有第二栅极结构，而该第二栅极结构包括具有不同于该第一宽度(122A、222A)之第二宽度的第二间隔件结构。该半导体器件复包括形成于该第一晶体管元件中的第一金属硅化物，其中该第一金属硅化物具有第一特性。另外，第二金属硅化物系形成于该第二晶体管元件中且具有不同于该第一特性的第二特性。该半导体器件复包括形成于该第一晶体管元件上方且具有第一内部应力的第一接触衬层，且亦包括形成于该第二晶体管元件上方且具有不同于该第一内部应力之第二内部应力的第二接触衬层。
附图说明
藉由参照下列叙述并结合随附图式系可了解本发明，其中相似元件符号系指相似元件，且其中：
图1a至图1k系示意地显示根据本发明之例示实施例在各个制造阶段期间，含有两个不同晶体管类型的半导体器件的剖面图；以及
图2a至图2c系示意地显示在各个制造阶段期间半导体器件的剖面图，其中根据本发明之例示实施例，除其它应变产生机构及硅化物形成技术外，亦形成掩埋半导体化合物以产生内部应力。
尽管本发明系容许各种修改及不同形式，藉由附图之范例已显示其特定实施例并在此详细叙述。然而，应当了解，在此提出之特定实施例的描述并非意于将本发明限制在所提出之特定形式，相反地，系意于涵盖如所申请专利范围定义之本发明之精神与范畴内所有的修饰、等效及改变。
具体实施方式
以下叙述本发明之例示实施例。为求清楚，此说明书并未描述所有实际实施的特征。当然将了解到在研发任何此类实际实施例时，必须作出许多实施特定的决定以达成研发者的特定目标(例如合乎系统有关或商业有关的限制，其将依各个实施而各有不同)。此外，将了解到此种发展努力可能是复杂且耗时的，但对单方面知悉此揭露之熟习该技术领域者而言将仍然是例行工作。
本发明现在将参照随附图式叙述。各种结构、系统及器件系示意地在图式中说明，其目的仅限于说明而非以熟习该技术领域者所熟知的细节混淆本发明。不过，包含所附图式以描述及说明本发明之例示范例。在此之用字遣词应当与熟习相关技术领域者所了解之用字遣词的含义一致。在此一致使用的用字遣词系非意指任何用字遣词的特殊定义，该特殊定义亦即不同于熟习该技术领域者所了解之普通常用的含义。在用字遣词意指具有特殊含义之范围内，亦即不同于熟习该技术领域者所了解者的含义，此种特殊含义将特别在说明书中提出，以直接而明确的定义方式提供该用字遣词之特殊定义。
一般而言，本发明对付从接触衬层(亦即从使用结合接触介电层之蚀刻终止层)有效地传送应力至个别晶体管元件之沟道区域的问题，而提供在该个别晶体管元件中形成适当金属硅化物区域时的增强工艺弹性。就此目的而言，个别金属硅化物区域相对于其与沟道区域的距离的位置及/或该金属硅化物之材料组成或其它特性(可由该金属硅化物形成期间之工艺条件所决定)，系可对个别晶体管元件作适当地修改，而实质上不会不利地影响其它类型晶体管中该金属硅化物的对应形成。因此，可在个别沟道区域中产生不同的应变，例如在N沟道晶体管之沟道区域中的拉伸应变及在P沟道晶体管之沟道区域中的压缩应变，而仍可形成个别金属硅化物，使得各种晶体管类型之整体效能可以更为增加。
参照所附图式，现将详述本发明之进一步例示实施例。图1a系示意地显示半导体器件100包括基片101，其可代表任何适合用以形成硅基(silicon-based)晶体管元件的半导体基片。因此，该基片101可代表硅主体基片(silicon bulk substrate)或绝缘层上覆硅(silicon-on-insulator，SOI)基片，在其上形成有适当的硅基结晶层以用于形成个别晶体管器件。如图1a所示之实施例，该基片101系代表SOI基片，在其上形成有第一晶体管元件120及第二晶体管元件140，可由以浅沟槽隔离形式设置的隔离结构102分开。在该第一晶体管元件120(在一例示实施例中可代表N沟道晶体管)中，栅极结构121系形成于栅极绝缘层129上，其中该栅极结构121可由高度掺杂的多晶硅构成，用以容纳稍后将提到的金属硅化物区域。应当了解到，在高度精密的应用中，该栅极结构121可具有100奈米(nm)及甚至更小的栅极长度(亦即该栅极结构121在图1a之水平尺寸)，或针对对应于90奈米技术的器件具有50奈米及更小的栅极长度。侧壁间隔件结构122系形成于该栅极结构121之侧壁上，该侧壁间隔件结构122在如图1a所示之制造阶段中，包括至少一层接触衬层123及间隔件元件124。例如，该接触衬层123可由二氧化硅构成，而该间隔元件124可由氮化硅构成。然而，亦可使用其它配置，例如该接触衬层123可由氧氮化硅或氮化硅构成，而该间隔件元件124可由氧氮化硅、二氧化硅等构成。此外，该间隔件结构122之宽度122a实质上系由该间隔件元件124之底部(foot)的横向延伸(lateral extension)所定义，且被选为特别决定相对于位在漏极和源极区域127之间的沟道区域128，在该漏极和源极区域127内将要形成之金属硅化物的横向距离。
相似地，该第二晶体管元件140可包括栅极结构141，而该栅极结构141系可由高度掺杂的多晶硅构成，并形成于栅极绝缘层149上。侧壁间隔件结构142系形成于该栅极结构141之侧壁，其中该间隔件结构142可包括至少一个形成于对应之接触衬层143上的内间隔件元件144及形成于个别之接触衬层145上的外间隔件元件146。对于该等接触衬层143，145及该等间隔件元件144，146之材料组成，适用如上对该第一晶体管元件120之间隔件元件124及接触衬层123所说明的相同标准。此外，该间隔件结构142之宽度142a(亦即该间隔件结构142之底部的横向延伸)系不同于该对应宽度122a，因为将要形成在该第二晶体管元件140中之金属硅化物区域的横向距离可能需要不同值以增强该晶体管元件140的效能，如上相对于鉴于金属硅化物之NMOS及PMOS晶体管的不同效能所说明者。
再者，该半导体器件100在此制造阶段包括蚀刻掩模104，用以覆盖该第二晶体管元件140并将该第一晶体管元件120暴露在蚀刻环境105。
如图1a所示之该半导体器件100系以下列工艺所形成。在基于众所接受的(well-established)光刻、蚀刻、沉积及研磨技术形成沟槽隔离103后，可形成栅极绝缘材料层，例如，藉由先进的氧化及/或沉积工艺，以提供如于极先进的晶体管元件中为必要的所需材料组成及厚度。例如，在先进应用中可形成厚度为1.5至5.0奈米的二氧化硅基层(silicon dioxide based layer)。然后，栅极电极材料层(例如预掺杂之多晶硅)可由所建立的工艺方法沉积，例如低压化学气相沉积(CVD)等。然后，根据众所接受的方法执行先进光刻技术，接着进行精密的蚀刻工艺，以形成具有所需栅极长度的栅极结构121及141。
然后，间隔件结构122及142可根据众所接受的工艺而形成，例如沉积对应的接触衬层并保形地(conformally)沉积间隔件材料，然后该间隔件材料被非等向性地蚀刻以获得个别的间隔件元件。在用于形成栅极结构121，141之工艺序列(sequence)期间及之后，可执行布植工艺以对漏极和源极区域127，147形成对应的掺质分布，其中间隔件结构122，142在其对应之制造阶段作为个别的布植掩模。应了解到，根据漏极和源极区域127，147中之横向掺质分布的复杂性，可使用一个、两个、三个或更多个单独的间隔件形成步骤。例如，在目前先进工艺策略中，常使用所谓的三重间隔件方法。用以形成间隔件结构122，142之工艺在某些实施例中，实质上可一样地对该第一晶体管元件120及该第二晶体管元件140执行，其中该第二晶体管元件之间隔件宽度142a系被选择以实质上符合乎在漏极和源极区域147中后续形成金属硅化物的需求。例如，实验资料似乎指示P沟道晶体管的晶体管效能可藉由提供高导电性金属硅化物(例如硅化镍)而非形成硅化钴而增强，  即使该间隔件宽度142a会因为硅化钴而减小。然而，可与硅化钴搭配使用之宽度142a的小值(small value)系由于前述说明的硅化镍之管道效应而不适合与硅化镍搭配。另一方面，从N沟道晶体管之沟道区域至金属硅化物的横向距离缩减可提供增强效能，甚至是牺牲个别金属硅化物的缩减导电率，致使例如硅化钴可有利地结合N沟道晶体管使用，因为硅化镍之形成可不允许如N沟道配置所期望之小间隔件宽度。结果，该内间隔件元件144之尺寸且因此该间隔件元件124之尺寸可被选择，使得在该布植序列期间的适当掩模效果结合期望之小宽度122a可达成。就此目的，该蚀刻掩模104(例如以阻剂掩模(resist mask)的形式)系根据众所接受的光刻技术形成，以使外间隔件元件(例如间隔件元件146及对应的接触衬层145)的选择性移除能最终获得该第一晶体管元件120之间隔件结构122。用于蚀刻工艺105之对应方法在此技术领域系众所接受的。
图1b系示意地显示在进一步先进之制造阶段的该半导体器件100。在此，蚀刻掩模106(例如以光阻掩模之形式设置)系形成于该器件100上方以暴露出位于该第一晶体管元件120上方的硬掩模(107A)层107的部分，而覆盖形成于该第二晶体管元件140上方的该硬掩模(107A)层107的部分。此外，该半导体器件100系暴露在选择性蚀刻环境107以选择性地移除该硬掩模(107A)层107之暴露部分。该硬掩模层107可基于众所接受的电浆增强CVD技术而以氮化硅层、二氧化硅层、氧氮化硅层等的形式形成。在某些实施例中，薄接触衬层(未图标)可在该硬掩模层107形成前形成，以可靠地终止该蚀刻工艺107而不实质地损害该第一晶体管元件120之敏感(sensitive)区域。例如，可沉积二氧化硅层，接着沉积氮化硅层作为该硬掩模层107后。在此情况，该蚀刻工艺107亦可包括选择性蚀刻步骤，其可作为等向性蚀刻工艺，以在蚀刻穿过该硬掩模层107后移除该接触衬层。
图1c系示意地显示在完成上述之蚀刻工艺107后并移除该蚀刻掩模106后之该半导体器件100。结果，该半导体器件100包括覆盖该第二晶体管元件140但不覆盖该第一晶体管元件120的硬掩模107a。在此状态，在该第一晶体管元件120中形成第一金属硅化物，其中该宽度122a实质地决定从沟道区域128至个别金属硅化物之横向距离。此外，可实质地执行工艺条件及任何期望金属先驱物(presursor)的选择，而不会不利地影响该硬掩模107a所覆盖的该第二晶体管元件140。
图1d系示意地显示在该第一晶体管元件120中形成第一金属硅化物后之该半导体器件100。因此，该第一晶体管元件120可包括形成于该漏极和源极区域127中及上以及于栅极结构121中及上的个别金属硅化物区域130。在一例示实施例中，至少形成于该等漏极和源极区域127中及上的金属硅化物区域130可硅化钴构成，然而，在其它实施例中，可设置其它由耐高温金属(refractory metal)(例如钛、钨、或其结合等)形成的硅化物。
以区域130形式的第一金属硅化物可藉由下列工艺步骤形成。首先，可执行清洗(cleaning)工艺以移除任何来自先前蚀刻及掩模去除工艺的污染物及材料残渣。然后，根据已建立的技术(例如溅镀沉积)，可保形地沉积具有特定厚度的耐高温金属层(例如钴层)。接着，可进行第一热处理，其中适当地选择该第一热处理的工艺温度及持续时间(duration)，以开始在栅极结构121及漏极和源极区域127内所含之钴与硅之间的化学反应。例如，可施加范围在约400至600℃的温度数秒达60秒，视所期望的区域130厚度而定。然后，形成在该硬掩模107a及其它介电区域(例如间隔件结构122及隔离结构102)上的任何不反应的耐高温金属，以及任何仍存在于栅极结构121及漏极和源极区域127上方之不反应的耐高温金属，可藉由选择性蚀刻工艺而移除，已知在该技术领域中有用于材料(例如钴、钛及钨等)之众所接受的工艺方法。
接着，可执行第二热处理，用特定较高温度及特定持续时间，以使在该第一热处理期间所形成之硅化钴转变成为含有大量二硅化钴的高导电相(highly conductive phase)。应了解到在该第一热处理及/或该第二热处理期间所使用之工艺条件，例如温度、热处理持续时间、耐高温金属层之初始厚度，可显著地影响区域130相对于其电性行为及其在进一步制造序列期间的效能之特性。在某些实施例中，可设计用于形成该第一金属硅化物(亦即区域130)的工艺条件，使得可以考虑到进一步工艺，特别是有关在该第二晶体管元件140中形成第二金属硅化物的进一步热处理。例如，假使在该第二晶体管元件140中将要形成的第二金属硅化物之形成可能需要用普通高温的热处理，在形成区域130期间该第二热处理可省略或可对应地缩短。以此方式，在形成该第二金属硅化物期间对应的热处理以及在用于形成区域130的该第一热处理之前及期间和该第二热处理(如有执行)期间之工艺序列的结合效应，则可在具有期望特性之区域130中结合建立该第一金属硅化物。
此外，在一例示实施例中，可根据各个金属硅化物形成工艺所需的温度来选择形成个别金属硅化物区域的顺序，致使需要较高退火温度的工艺可以优先执行，因而在形成第一及第二金属硅化物时提供高度的“去耦合(decoupling)”。例如，当在该第二晶体管元件140中形成第二金属硅化物可能需要相较于要在该第一晶体管元件120中形成金属硅化物更高之退火温度时，可形成该硬掩模107a以覆盖该第一晶体管元件120并暴露出该第二晶体管元件140。在其它实施例中，该第一晶体管元件120及该第二晶体管元件140可容纳由相同先驱物金属所形成的金属硅化物，其中藉由使用不同的工艺条件实质地获得第一及第二金属硅化物的不同，且因此可根据这些工艺条件选择第一及第二金属硅化物的形成顺序。藉由范例，需要较高退火温度之金属硅化物可优先形成。相似地，假使将要藉由改变退火持续时间获得工艺条件的不同，则可最后形成需要较短热处理的金属硅化物。
图1e系示意地显示在进一步先进的制造阶段的该半导体器件100。在此阶段，第一接触衬层131(亦即使用的接触衬层结合将要形成之介电层以包围该第一晶体管120及该第二晶体管140)系形成在该第一晶体管元件120及该第二晶体管元件140上方，其中该第二晶体管元件140仍被该硬掩模107a所覆盖。在一例示实施例中，接触衬层132亦形成于该第一接触衬层131上。例如，该第一接触衬层131可由任何可形成有特定内部应力的适当介电材料构成，以作为该第一晶体管元件120的应变引发层。在一例示实施例中，该第一接触衬层131可由氮化硅或氧氮化硅构成，已知有用于其之基于电浆增强CVD技术之众所接受的沉积方法，其中可藉由控制一个或更多个电浆增强CVD工艺的沉积参数(例如压力、温度、偏压功率等)适当地调整该第一接触衬层131之内部应力。例如，氮化硅可以在约1.5GPa压缩应力到约1.5GPa拉伸应力范围的内部应力保形地沉积。相似地，氧氮化硅可在宽范围的压缩应力到接伸应力内形成。视该第一接触衬层131之材料组成而定，可选择对该层131具有高蚀刻选择性的适当材料，以于在稍后阶段中用以暴露出该第二晶体管元件140之蚀刻工艺期间，充分地保护在该第一晶体管元件120上方之该第一接触衬层131。例如，当该第一接触衬层131实质上由氮化硅构成时，可选择二氧化硅作为该接触衬层132的适当材料。另一方面，假使氧氮化硅为该第一接触衬层131的材料时，可使用氮化硅作为该接触衬层132。
图1f系示意地显示在用以暴露出该第二晶体管元件140之蚀刻工艺期间的该半导体器件100。因此，在该器件100上可已形成蚀刻掩模110，其可以阻剂掩模形式设置。在蚀刻工艺109期间，该接触衬层132，如有设置(亦即其暴露部分)，可先藉由适当的蚀刻化学作用移除。然后，基于众所接受的方法，该第一接触衬层131可被移除，且最后藉由蚀刻去除该硬掩模107a。在某些实施例中，如前所述，可在形成该硬掩模107a前已设置额外的接触衬层(未图标)，其可用以在移除该硬掩模107a期间避免下面的第二晶体管元件140不当的损害。
图1g系示意地显示完成该蚀刻工艺109后并移除该蚀刻掩模110后的该半导体器件100。因此，该第一晶体管元件120包括具有第一内部应力且视需要地其上形成有接触衬层132的第一接触衬层131。另一方面，具有间隔件144，146的该第二晶体管元件140系被暴露出来并可已历经先前的清洗工艺以移除任何由先前执行的蚀刻工艺109所导致的污染物及材料残渣。
图1h系示意地显示具有在该第二晶体管元件140中以金属硅化物区域150形式形成之第二金属硅化物的该半导体器件100。至少就形成于漏极和源极区域147中的金属硅化物区域150及形成于漏极和源极区域127中的金属硅化物区域130而言，该等金属硅化物区域150可由不同于该等个别的金属硅化物区域130的材料所构成，当使用工艺策略(其中漏极和源极区域127中及栅极结构121中的金属硅化物系由分离的步骤形成)时。在某些实施例中，金属硅化物150及130厚度可不同，致使对应的漏极和源极区域127及147及/或对应的栅极结构121及141亦可以晶体管特定(transistor-specific)方式调整。在一例示实施例中，金属硅化物区域150可由硅化镍构成，其中该等区域150相对于该沟道区域148之横向距离实质上由该宽度142a决定，以鉴于硅化镍常见之管道效应而提供充足的安全余裕(margin)。在其它实施例中，金属硅化物区域150可由其它材料(例如硅化钴、硅化钛、硅化钨等)构成。然而，如前所述，形成于漏极和源极区域147中的该等区域150系与对应的金属硅化物区域130至少一项特性不同，以提供各个晶体管元件120，140个别的适用及效能增加。
可根据众所接受的工艺形成第二金属硅化物区域150，例如根据器件需要藉由沉积耐高温金属层并热处理该器件100以开始发与下面的硅的化学反应。就选择形成第二金属硅化物区域150的适当工艺条件(例如耐高温金属的初始层厚度、退火温度、退火时间等)而言，系采用如前对第一金属硅化物区域130所说明的相同标准。在一例示实施例中，硅化镍可藉由类似CVD的技术形成，其中可设置气态先驱物(例如四羰基镍(Ni(CO)4))在高温约250至400℃的沉积环境中。然后，可执行进一步的退火循环以稳定该等区域150中的金属硅化物。在其它工艺策略中，可能需要用于转变金属硅化物为高导电相的第二退火循环，视所使用材料而定。例如，当使用钴或钛时，第二退火工艺系在移除任何不反应的金属后实行，因而产生高导电性金属硅化物相。如前所述，假使不希望在金属硅化物区域130上形成第二金属硅化物区域150的工艺有太大影响，则选择相较于该第一金属硅化物需要较低退火温度的该第二金属硅化物。例如，在该例示实施例中，其中硅化镍系形成于该等区域150，约250至400℃之所需的退火温度则明显低于用于形成第一金属硅化物区域130(假使例如由硅化钴构成)的对应退火温度。
图1i系示意地显示具有形成于该第一晶体管元件120及该第二晶体管元件140上方之第二接触衬层151的该半导体器件100。该第二接触衬层151可呈现特定内部应力，其系不同于该第一接触衬层131之个别内部应力。在一例示实施中，该第二接触衬层151系以压缩应力形成，以提供该晶体管140之沟道区域148内的压缩应变。在某些例示实施例中，外间隔件元件146或间隔件元件144，146两者可在形成该第二接触衬层151前被移除，以增强应力传送效率。如前关于该第一接触衬层131所说明者，在介电层中产生内部应力的适当工艺方法系在该技术领域为众所接受的且可有效地使用于形成该第二接触衬层151。例如，该第二接触衬层151可由氮化硅及氧氮化硅等构成，其中该第一接触衬层131及该第二接触衬层151可由相似或不同材料形成，视工艺及器件需要而定。在某些实施例中，可选择该第一接触衬层131之内部应力，使得结合该第二接触衬层151而在沟道区域128中产生期望的应变。换言之，假使该层131形成为呈现拉伸应力，而该层151呈现压缩应力，则可选择该层131中之拉伸应力为够高以显著地“过度抵销(over compensate)”该层151之压缩应力，因而最终在该沟道区域128中引发所期望的应变。在其它实施例中，可修改形成于该第一晶体管元件120上方之该第二接触衬层151的部分的内部应力，以实质地抑制任何对该层131之内部应力的影响。
图1j系示意地显示根据一例示实施例的该半导体器件100，其中系有效地修改该第二接触衬层151的内部应力以降低其对该第一晶体管元件120的影响。就此目的，可形成掩模111(例如阻剂掩模)以覆盖该第二晶体管元件140而暴露出该第一晶体管元件120。该器件100可历经处理112，其在一例示实施例中可代表选择性蚀刻工艺以移除该第二接触衬层151之暴露部分，其中蚀刻前端(front)能可靠地在该接触衬层132内停止。在其它例示实施例中，该处理112可包括离子撞击(ionbombardment)，例如用适当离子种类(如氙、氩、锗等)植入于该层151之暴露部分的离子布植，因而藉由剧烈地损害该层151之结晶结构而实质地舒缓其内部应力。可基于仿真计算(simulation calculation)快速建立一组适当布植参数，以避免该第一接触衬层131的不当穿透(unduepenetration)。
图1k系示意地显示完成该处理112后之该半导体器件100，其中，在所示之实施例中，在该第一晶体管元件120上方形成的该第二接触衬层151系由于该处理112而已被移除。因此，该器件100包括该晶体管120，该晶体管120中形成有呈区域130形式的第一金属硅化物，该等区域130可由适合靠近该沟道区域128形成的金属硅化物构成，而该第二晶体管元件140包括呈区域150形式的第二金属硅化物，其系根据宽度142a而与个别的沟道区域148横向地隔离开来。在例示实施例中，该等区域130可由硅化钴构成，而该等区域150可由硅化镍构成，然而，在其它实施例中，只要个别区域130，150的特性分别适用于个别晶体管元件120，140的需求，可选择任何其它适当的组合。此外，当该晶体管120代表N沟道晶体管时，该第一接触衬层131在该沟道区域128引发期望的第一应变(例如拉伸应变)，而该第二接触衬层151则根据该晶体管140的器件需求在个别的沟道区域148中提供不同的应变。结果，可根据上述工艺策略藉由形成该等金属硅化物区域及该等个别的应变引发层而个别增加N沟道晶体管及P沟道晶体管的晶体管效能，因而亦维持高度的工艺弹性而不会有用于形成第一及第二金属硅化物之工艺的不当互相交互作用。应了解到上述之该例示实施例中，在没被覆盖的晶体管元件之个别的金属硅化物的形成期间，可使用该第一接触衬层131或该第二接触衬层151作为掩模，因而全部只需单一硬掩模以用于形成第一个之该等金属硅化物区域(亦即图1c中的该硬掩模107a)。在其它方法中，假使认为暴露该第一或第二接触衬层于形成金属硅化物之工艺条件是不恰当的，可在形成个别的金属硅化物区域的各个形成序列前形成对应的硬掩模。例如，在图1e中，该层131可被视为硬掩模层，其可然后被图案化而暴露出该第二晶体管元件140，且其可然后在形成金属硅化物区域150后被移除。然后，可执行任何工艺序列以形成受到不同应力的第一及第二接触衬层，因而提供与传统工艺策略之高度的兼容性。
参照图2a至图2c，将更详细说明本发明之进一步例示实施例，其中可并入额外的应变引发机构以更进一步加强晶体管元件的整体效能。
在图2a中，在初始制造阶段，半导体器件200包括第一晶体管元件220及第二晶体管元件240。在所示之实施例中，该第一晶体管元件220可代表N沟道晶体管，而该第二晶体管元件240可代表P沟道晶体管。该第一晶体管元件220可包括由可抛弃(disposable)间隔件260、覆盖层(cap layer)261及硬掩模262所包围的栅极结构221。相似地，该第二晶体管元件240可包括可抛弃间隔件270及覆盖层271。此外，该器件200可及经非等向性蚀刻工艺214以形成相邻于可抛弃间隔件270的凹槽273。
如图2a所示之该器件200可根据众所接受的工艺形成，包括图案化栅极结构221，241，接着为间隔件形成工艺及对应的硬掩模层的沉积，该硬掩模层然后可藉由光刻及非等向性蚀刻而图案化以获得硬掩模262。然后，可基于众所接受的蚀刻技术执行蚀刻工艺214，其中可抛弃间隔件270、覆盖层271、以及硬掩模262，作为蚀刻掩模。然后，在任何预清洗工艺后，该器件200可历经选择性外延生长工艺。
图2b系示意地显示在选择性外延生长工艺215以在凹槽273内生长半导体化合物的期间的该器件200，因而产生应变掩埋半导体区域274。在例示实施例中，当该第二晶体管240代表P沟道晶体管时，半导体化合物274可由硅和锗的混合物构成，因而形成压缩应力的区域，其导致有效产生该栅极结构241下方的压缩应变。然而，应了解到，根据器件需要，可形成其它半导体化合物(例如硅和碳等)，以在个别的沟道区域中建立期望的应变类型。适当的选择性外延生长方法系在该技术领域为众所接受的且可在该工艺215期间有效地运用。然后，可抛弃间隔件270、硬掩模262及可抛弃间隔件260可被移除，且该器件200的进一步处理可参照如图1a至图1k所述者相似地继续。换言之，可在距离个别沟道区域具有期望距离的该等第一及第二晶体管元件中形成不同的金属硅化物区域，且可额外形成不同内部应力的个别接触衬层。
图2c系示意地显示在对应的工艺序列后之该器件200，如同参照图1a至图1k所述。因此，该第一晶体管元件220可包括具有宽度222a之间隔件结构222，该宽度222a实质地定义相对于沟道区域228，第一金属硅化物区域230的横向距离。该第一金属硅化物区域230可由硅化钛、硅化钴及其它材料构成，其可允许普通小的宽度222a以增强N沟道晶体管的效能。此外，该晶体管220可包括具有特定内部应力(例如拉伸应力)的第一接触衬层231，以在该沟道区域228中产生期望的应变。相似地，该第二晶体管元件240包括具有宽度242a之间隔件结构242，该宽度242a不同于该宽度222a。在该晶体管元件240代表P沟道晶体管的例示实施例中，该宽度242a可大于该宽度222a，因而提供呈硅化镍形式的第二金属硅化物250与个别沟道区域248间充足距离，进而提供P沟道晶体管之增强效能。该金属硅化物区域250可形成在外延生长掩埋半导体区域274内，其亦在该沟道区域248中提供增强的应变。因此，在P沟道晶体管的情况中，该区域274中的硅/锗混合物可在该沟道区域248中产生额外的压缩应变。此外，可设置具有特定内部应力的第二接触衬层251，其亦可在该沟道区域248中显著地促成全部的应变。
结果，相较于具有其中形成有掩埋外延生长半导体区域之P沟道晶体管的习知CMOS器件，该器件200可呈现出增强的效能特性。此外，由于硅化镍的特性，可在该硅/锗区域274内有效地形成该等区域250，而在此同时可在该等区域230中形成硅化钴。
结果，本发明提供用以形成不同类型的应变晶体管元件之增进技术，其中相对于进一步的效能增强系额外地针对对应的金属硅化物区域作特别修改。就此目的，系提供能形成不同类型的金属硅化物的工艺策略，而仍可针对各个晶体管类型个别使用应变引发机构。在此，金属硅化物形成可包括在第一及第二晶体管类型中金属硅化物区域的不同横向位置，因而提供增强的设计弹性。例如，在金属硅化物与沟道区域间需要短距离的NMOS晶体管可与PMOS晶体管一起形成，需要金属硅化物的高导电率，其可由设置硅化镍而达成，另一方面硅化镍使金属硅化物与沟道区域间需要极大距离成为必要。
以上揭示之特定实施例仅作例示性，因为熟习该技术领域者单方面知悉本说明书之教导可以不同却等效的方式修改及实行本发明。例如能以不同顺序执行上述提出的工艺步骤。再者，除下列专利申请范围外，不以在此提出之结构或设计细节为限。因此，明白可知，以上揭示之特定实施例可作改变成修改且所有此类变化者视为在本发明之精神与范畴内。于是，于此欲保护者为如下列专利申请范围所提供者。

Claims (10)

1.一种形成半导体器件的方法，包括：
形成包括第一栅极电极结构(121、221)的第一晶体管元件(120、220)，该第一栅极电极结构包含具有第一宽度(122A、222A)的第一侧壁间隔件结构(122、260)；
形成包括第二栅极电极结构(141、241)的第二晶体管元件(140、240)，该第二栅极电极结构包含具有不同于所述第一宽度(122A、222A)的第二宽度(142A、242A)的第二侧壁间隔件结构(142、270)；
在所述第一晶体管元件(120、220)中形成第一金属硅化物(130、230)；
在所述第二晶体管元件(140、240)中形成第二金属硅化物(150、250)，所述第一金属硅化物(130、230)和所述第二金属硅化物(150、250)在材料组成、厚度及形成过程中所使用的工艺条件的至少其中一个方面不同；
在所述第一晶体管元件(120、220)上形成第一接触衬层(131、231)；以及
在所述第二晶体管元件(140、240)上形成第二接触衬层(151、251)，所述第一接触衬层(131、231)和所述第二接触衬层(151、251)在材料组成以及内部应力的至少其中一个方面不同。
2.如权利要求1所述的方法，其中，形成所述第一晶体管元件(120、220)和所述第二晶体管元件(140、240)的步骤包括：
形成所述第一栅极电极结构(121、221)和所述第二栅极电极结构(141、241)，每个所述栅极电极结构至少包括内间隔元件(124、144)和外间隔元件(146)；
选择性地移除所述第一栅极电极结构(121、221)的所述外间隔元件(146)；以及
在形成所述第二金属硅化物(150、250)后，移除所述第二侧壁间隔件结构(142、270)的所述外间隔元件(146)。 
3.如权利要求1所述的方法，其中，形成所述第一金属硅化物(130、230)的步骤包括在形成所述第二金属硅化物前，沉积钴层并开始与硅(127)的化学反应，并且其中，形成所述第二金属硅化物(150、250)的步骤包括在形成所述第一金属硅化物(130、230)后，形成硅化镍。
4.如权利要求1所述的方法，其中，形成所述第一金属硅化物(130、230)和所述第二金属硅化物(150、250)的步骤包括从难熔金属的层厚、热处理温度以及热处理持续时间中选择至少其中之一使其对于所述第一金属硅化物(130、230)和所述第二金属硅化物(150、250)不同。
5.如权利要求1所述的方法，其中，形成所述第一接触衬层(131、231)和所述第二接触衬层(151、251)的步骤包括在所述第一晶体管元件(120、220)和所述第二晶体管元件(140、240)上形成所述第一接触衬层(131、231)；选择性地移除所述第二晶体管元件(140、240)上的所述第一接触衬层(131、231)；以及在所述第一晶体管元件(120、220)和所述第二晶体管元件(140、240)上形成所述第二接触衬层(151、251)。
6.如权利要求1所述的方法，其中，形成所述第一金属硅化物、所述第一接触衬层、所述第二金属硅化物和所述第二接触衬层的步骤包括：
形成硬掩模(107A)以暴露出所述第一晶体管元件(120、220)并覆盖所述第二晶体管元件(140、240)；
形成所述第一金属硅化物(130、230)以及形成所述第一接触衬层(131、231)；
选择性地移除在所述第二晶体管元件(140、240)上的所述硬掩模(107A)以及所述第一接触衬层(131、231)；
形成所述第二金属硅化物(150、250)；
沉积所述第二接触衬层(151、251)；以及
选择性地移除在所述第一晶体管元件(120、220)上的所述第二 接触衬层(151、251)。
7.如权利要求1所述的方法，还包括在所述第一晶体管元件和所述第二晶体管元件(220、240)的至少其中之一的漏极和源极区中形成掩埋化合物半导体区(274)。
8.一种半导体器件(100、200)，包括：
第一晶体管元件(120、220)，其具有包含第一间隔件结构(122、222)的第一栅极电极结构(121、221)，该第一间隔件结构具有第一宽度(122A、222A)；
第二晶体管元件(140、240)，其具有包含第二间隔件结构(142、242)的第二栅极电极结构(141、241)，该第二间隔件结构具有不同于所述第一宽度(122A、222A)的第二宽度(142A、242A)；
第一金属硅化物(130、230)，其形成于所述第一晶体管元件(120、220)中并具有第一特性；
第二金属硅化物(150、250)，其形成于所述第二晶体管元件(140、240)中并具有不同于所述第一特性的第二特性；
第一接触衬层(131、231)，其具有第一内部应力并形成于所述第一晶体管元件(120、220)上方；以及
第二接触衬层(151、251)，其形成于所述第二晶体管元件(140、240)上方并具有不同于所述第一内部应力的第二内部应力。
9.如权利要求8所述的半导体器件(100、200)，其中，所述第一晶体管元件(120、220)代表N沟道晶体管且所述第二晶体管元件(140、240)代表P沟道晶体管。
10.如权利要求8所述的半导体器件(100、200)，还包括在所述第一晶体管元件及所述第二晶体管元件(220、240)的其中之一的漏极和源极区中的掩埋半导体化合物(274)。 
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Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200629454A (en) * 2005-02-14 2006-08-16 Powerchip Semiconductor Corp Method of detecting piping defect
US7858458B2 (en) * 2005-06-14 2010-12-28 Micron Technology, Inc. CMOS fabrication
DE102005041225B3 (de) * 2005-08-31 2007-04-26 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung vertiefter verformter Drain/Source-Gebiete in NMOS- und PMOS-Transistoren
JP4880958B2 (ja) * 2005-09-16 2012-02-22 株式会社東芝 半導体装置及びその製造方法
US8039284B2 (en) * 2006-12-18 2011-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Dual metal silicides for lowering contact resistance
DE102007004862B4 (de) 2007-01-31 2014-01-30 Globalfoundries Inc. Verfahren zur Herstellung von Si-Ge enthaltenden Drain/Source-Gebieten in Transistoren mit geringerem Si/Ge-Verlust
DE102007009916B4 (de) * 2007-02-28 2012-02-23 Advanced Micro Devices, Inc. Verfahren zum Entfernen unterschiedlicher Abstandshalter durch einen nasschemischen Ätzprozess
US20080290420A1 (en) * 2007-05-25 2008-11-27 Ming-Hua Yu SiGe or SiC layer on STI sidewalls
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US7834389B2 (en) * 2007-06-15 2010-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. Triangular space element for semiconductor device
TW200910526A (en) * 2007-07-03 2009-03-01 Renesas Tech Corp Method of manufacturing semiconductor device
DE102007041210B4 (de) * 2007-08-31 2012-02-02 Advanced Micro Devices, Inc. Verfahren zur Verspannungsübertragung in einem Zwischenschichtdielektrikum durch Vorsehen einer verspannten dielektrischen Schicht über einem verspannungsneutralen dielektrischen Material in einem Halbleiterbauelement und entsprechendes Halbleiterbauelement
US8058123B2 (en) * 2007-11-29 2011-11-15 Globalfoundries Singapore Pte. Ltd. Integrated circuit and method of fabrication thereof
DE102008011928B4 (de) * 2008-02-29 2010-06-02 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Herstellen eines Halbleiterbauelements unter Verwendung einer Ätzstoppschicht mit geringerer Dicke zum Strukturieren eines dielektrischen Materials
DE102008054075B4 (de) * 2008-10-31 2010-09-23 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement mit Abgesenktem Drain- und Sourcebereich in Verbindung mit einem Verfahren zur komplexen Silizidherstellung in Transistoren
KR101536562B1 (ko) * 2009-02-09 2015-07-14 삼성전자 주식회사 반도체 집적 회로 장치
JP5668277B2 (ja) 2009-06-12 2015-02-12 ソニー株式会社 半導体装置
US8487354B2 (en) * 2009-08-21 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method for improving selectivity of epi process
CN102201369B (zh) * 2010-03-22 2014-03-19 中芯国际集成电路制造(上海)有限公司 一种制作具有应力层的互补金属氧化物半导体器件的方法
US20120080725A1 (en) * 2010-09-30 2012-04-05 Seagate Technology Llc Vertical transistor memory array
DE102010063298B4 (de) * 2010-12-16 2012-08-16 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Strukturierung eines verspannten dielektrischen Materials in einer Kontaktebene ohne Verwendung einer verbleibenden Ätzstoppschicht
US8987104B2 (en) * 2011-05-16 2015-03-24 Globalfoundries Inc. Method of forming spacers that provide enhanced protection for gate electrode structures
US9087903B2 (en) 2013-04-26 2015-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Buffer layer omega gate
US9177810B2 (en) 2014-01-29 2015-11-03 International Business Machines Corporation Dual silicide regions and method for forming the same
US9165838B2 (en) * 2014-02-26 2015-10-20 Taiwan Semiconductor Manufacturing Company Limited Methods of forming low resistance contacts
JP6297860B2 (ja) 2014-02-28 2018-03-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR102236555B1 (ko) 2014-11-11 2021-04-06 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102282980B1 (ko) 2015-01-05 2021-07-29 삼성전자주식회사 실리사이드를 갖는 반도체 소자 및 그 형성 방법
TWI672797B (zh) * 2015-08-26 2019-09-21 聯華電子股份有限公司 半導體結構及其製造方法
US10096523B2 (en) 2015-11-30 2018-10-09 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer structure and manufacturing method thereof
US9748281B1 (en) * 2016-09-15 2017-08-29 International Business Machines Corporation Integrated gate driver
JP6783703B2 (ja) * 2017-05-29 2020-11-11 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
DE102020101906A1 (de) * 2020-01-27 2021-07-29 Röchling Automotive SE & Co. KG Kanalbauteil für ein Kraftfahrzeug mit bedarfsgerecht dimensionierten integrierten elektrischen Leitungen
CN113314536A (zh) * 2020-02-27 2021-08-27 台湾积体电路制造股份有限公司 半导体器件和制造半导体器件的方法
US11508738B2 (en) * 2020-02-27 2022-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM speed and margin optimization via spacer tuning

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5882973A (en) * 1997-01-27 1999-03-16 Advanced Micro Devices, Inc. Method for forming an integrated circuit having transistors of dissimilarly graded junction profiles
CN1518765A (zh) * 2001-06-19 2004-08-04 精工电子有限公司 半导体器件的制造方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4142004A (en) * 1976-01-22 1979-02-27 Bell Telephone Laboratories, Incorporated Method of coating semiconductor substrates
JPH07235606A (ja) * 1994-02-22 1995-09-05 Mitsubishi Electric Corp 相補型半導体装置及びその製造方法
US6391750B1 (en) 1999-08-18 2002-05-21 Advanced Micro Devices, Inc. Method of selectively controlling contact resistance by controlling impurity concentration and silicide thickness
JP4597479B2 (ja) * 2000-11-22 2010-12-15 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP2003086708A (ja) 2000-12-08 2003-03-20 Hitachi Ltd 半導体装置及びその製造方法
DE10208904B4 (de) * 2002-02-28 2007-03-01 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung unterschiedlicher Silicidbereiche auf verschiedenen Silicium enthaltenden Gebieten in einem Halbleiterelement
JP2005519468A (ja) 2002-02-28 2005-06-30 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 半導体デバイス中の異なるシリコン含有領域上に、異なるシリサイド部分を形成する方法
JP4173672B2 (ja) * 2002-03-19 2008-10-29 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US6806584B2 (en) * 2002-10-21 2004-10-19 International Business Machines Corporation Semiconductor device structure including multiple fets having different spacer widths
US7022561B2 (en) 2002-12-02 2006-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS device
US6825529B2 (en) 2002-12-12 2004-11-30 International Business Machines Corporation Stress inducing spacers
US20040262683A1 (en) * 2003-06-27 2004-12-30 Bohr Mark T. PMOS transistor strain optimization with raised junction regions
US7112483B2 (en) * 2003-08-29 2006-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming a device having multiple silicide types
US6906360B2 (en) * 2003-09-10 2005-06-14 International Business Machines Corporation Structure and method of making strained channel CMOS transistors having lattice-mismatched epitaxial extension and source and drain regions
US6869866B1 (en) * 2003-09-22 2005-03-22 International Business Machines Corporation Silicide proximity structures for CMOS device performance improvements
US7303949B2 (en) * 2003-10-20 2007-12-04 International Business Machines Corporation High performance stress-enhanced MOSFETs using Si:C and SiGe epitaxial source/drain and method of manufacture
US8008724B2 (en) 2003-10-30 2011-08-30 International Business Machines Corporation Structure and method to enhance both nFET and pFET performance using different kinds of stressed layers
JP2007528123A (ja) * 2003-10-31 2007-10-04 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 高さが異なる隆起したドレインおよびソース領域を有するトランジスタを形成するための先進技術
US7176522B2 (en) 2003-11-25 2007-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having high drive current and method of manufacturing thereof
US7064396B2 (en) * 2004-03-01 2006-06-20 Freescale Semiconductor, Inc. Integrated circuit with multiple spacer insulating region widths
US20060024879A1 (en) * 2004-07-31 2006-02-02 Taiwan Semiconductor Manufacturing Co., Ltd. Selectively strained MOSFETs to improve drive current
US20060163670A1 (en) * 2005-01-27 2006-07-27 International Business Machines Corporation Dual silicide process to improve device performance

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5882973A (en) * 1997-01-27 1999-03-16 Advanced Micro Devices, Inc. Method for forming an integrated circuit having transistors of dissimilarly graded junction profiles
CN1518765A (zh) * 2001-06-19 2004-08-04 精工电子有限公司 半导体器件的制造方法

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