TWI417992B - 用於形成具有不同特性之接觸絕緣層及矽化物區域之技術 - Google Patents

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TWI417992B
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Kai Frohberg
Matthias Lehr
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Description

用於形成具有不同特性之接觸絕緣層及矽化物區域之技術
本發明係大致關於積體電路之形成，且尤其關於NMOS電晶體及PMOS電晶體之個別增強效能特性的整合方案(integration scheme)。
製造積體電路係必須根據特定電路佈局在給定的晶片區域上形成大量的電路元件。一般而言，目前係實行複數個製程技術，其中就複雜電路而言(例如微處理器、儲存晶片等)，鑒於在操作速度及/或電力消耗及/或成本效益的優異特性，CMOS技術係為當前最佳方法。在使用CMOS技術製造複雜的積體電路時，數百萬的互補電晶體(亦即N通道電晶體及P通道電晶體)係形成於含有結晶半導體層的基板上。MOS電晶體(不考慮其是否為N通道電晶體或P通道電晶體)包括所謂的PN接面(junction)，由於高度摻雜(highly doped)汲極和源極區域之介面所形成，在汲極區域和源極區域間具有相反摻雜(inversely doped)通道區域。
藉由在通道區域上方形成並由薄絕緣層將其與該通道區域分開的閘極電極來控制該通道區域之導電率(例如導電性通道的驅動電流能力)。該通道區域之導電率(依據導電性通道之形成，由於對閘極電極施加適當控制電壓)端視摻質濃度、電荷載子之移動率以及對於在電晶體寬度方向之通道區域之給定延展部分在源極和汲極區域間之距離而定，此距離亦稱為通道長度。因此，結合當對閘極電極施加控制電壓而迅速在絕緣層下產生導電性通道的能力，該通道區域之導電率實質上決定MOS電晶體之效能。因此，該通道長度之縮減及其相關聯之通道電阻率的降低，使通道長度成為提升積體電路之操作速度的主要設計標準。
然而，電晶體尺寸的縮減產生許多相關聯的問題，必須解決這些問題使其不會不當地抵銷藉由穩定縮減MOS電晶體之通道長度所獲得的優點。在此方面之一個主要問題係發展增強的光微影(photolithography)及蝕刻策略以對具有縮減特徵尺寸的新一代裝置可靠地且可再生地產生關鍵尺寸(critical dimension)的電路元件，例如電晶體的閘極電極。此外，在垂直方向及橫向方向上，源極和汲極區域中需要高度精密的摻質分佈(dopant profile)以提供低的片與接觸電阻率(sheet and contact resistirity)結合期望通道可控制性。另外，PN接面相對於閘極絕緣層的垂直位置亦代表鑒於漏電流控制的關鍵設計標準。因此，縮減通道長度亦必須縮減相對於由閘極絕緣層及通道區域所形成之介面的源極和汲極區域的深度，因而需要精密的佈植(implantation)技術。
不論使用何種技術方法，精密的間隔件技術(spacer technique)必須產生極複雜的摻質分佈，並以自動對準(self－aligned)的方式在閘極電極及源極和汲極區域中形成金屬矽化物區域時作為遮罩。由於某些金屬矽化物呈現出比更高度摻雜矽增加之導電率，當由多晶矽(polysilicon)形成時金屬矽化物區域係用以增進源極和汲極區域之接觸電阻以及閘極電極之導電率。例如，將金屬矽化物區域設置於更靠近NMOS電晶體之通道區域係增強其效能，而使用矽化鎳取代矽化鈷(其係常用的材料)可增進PMOS電晶體的效能。然而，矽化鎳易於形成所謂的“管道(piping)”缺點，也就是矽化物“尖突(stinger)”，其可延伸進入通道區域，因而可能無法允許將該矽化鎳如期望地設置靠近該通道區域而不會不當地影響電晶體行為(behavior)。
由於關鍵尺寸(亦即電晶體之閘極長度)持續縮.減，使得有關上述製程步驟的製程技術的適用及可能其新發展成為必需，故已提出藉由針對給定通道長度增加在通道區域中電荷載子之移動率以增強電晶體元件之裝置效能。原則上，可使用至少兩個機構，以組合或分離的方式，來增加該通道區域中電荷載子之移動率。首先，可降低該通道區域內之摻質濃度，因而降低電荷載子之散射情況並因此增加導電率。然而，降低該通道區域內之摻質濃度顯著地影響電晶體裝置之臨限電壓，因而使得降低該摻質濃度的方法較不具吸引力，除非發展其他機構以調整期望的臨限電壓。第二，可修改該通道區域中的晶格(lattice)結構，例如藉由產生拉伸或壓縮應變，導致改變電子及電洞的移動率。例如，在該通道區域中產生拉伸應變增加電子之移動率，其中，依據該拉伸應變之強度，可獲得移動率增加達20%或以上，進而直接轉變為導電率的對應增加。另一方面，在該通道區域中的壓縮應力可增加電洞之移動率，因而提供電位以增強P型電晶體之效能。於是，已提出在該通道區域中或下導入例如矽/鍺層或矽/碳層以產生拉伸或壓縮應力。
另一不錯的方法係在絕緣層中產生應力，該絕緣層係在電晶體元件形成後形成以嵌入電晶體並容納金屬接觸件(contact)以提供電性連接至電晶體之汲極/源極區域及閘極電極。典型地，此絕緣層包括至少一層蝕刻終止層或襯(liner)以及相對於該蝕刻終止層或襯可選擇地被蝕刻的另外介電層。以下，此絕緣層將稱為接觸層，而該對應的蝕刻終止層則稱為接觸襯層。為了獲得有效的應力傳送機構以在電晶體之通道區域中產生應變，設置在該通道區域附近之接觸襯層必須定位於靠近該通道區域。在需要三重間隔件方法(triple Spacer approach)以達到極複雜的橫向摻質分佈的先進的電晶體架構中，然而該接觸襯層的應力的顯著量係由間隔件所“吸收”，因而使得習知三重間隔件方法(不論其比磊晶生長(epitaxially grown)之應力層有相對於製程複雜性的優勢)對於在先進電晶體之通道區域中產生應變而言較不具吸引力。因為此原因，在某些方法中，係在金屬矽化物形成前移除一個或更多個之該等間隔件，其中可針對PMOS及NMOS電晶體執行不同的移除製程，視裝置需要而定。
因此，已知有複數個機構，其個別可增進電晶體元件之效能，然而，其可能無法相容於目前使用的整合方案，因為NMOS電晶體及PMOS電晶體，相對於應變通道區域(strained channel region)、金屬矽化物區域的類型和位置等，可典型地需要不同的處理。
鑒於上述情況，有需要能使增強的整合方案滿足某些或所有上述所指之效能增進機構的提升技術。
以下提出本發明之簡略概要以提供本發明之某些態樣的基本了解。此概要並非本發明詳盡的綜述，其非意於指出本發明主要或關鍵的元件或是描述本發明之範疇，其唯一目的係在於以簡化形式提出某些概念以作為後續更詳細敘述之前言。
一般而言，本發明係針對一種能形成不同類型電晶體元件(例如P通道電晶體及N通道電晶體)的技術，其中藉由結合個別適於特定電晶體元件以獲得整體協同效應(synergetic effect)的應變產生機構及矽化物形成機構，而獲得增強效能特性。
根據本發明之一例示實施例，一種方法包括形成第一電晶體元件，該第一電晶體元件包括第一閘極電極結構，而該第一閘極電極結構包括具有第一寬度的第一側壁間隔件結構。該方法復包括形成第二電晶體元件，該第二電晶體元件包括第二閘極電極結構，而該第二閘極電極結構包括具有不同於該第一寬度之第二寬度的第二側壁間隔件結構。此外，第一金屬矽化物係形成於該第一電晶體元件中且第二金屬矽化物形成於該第二電晶體元件中，其中該第一金屬化合物與該第二金屬化合物在材料組成(material composition)、厚度及製程條件之至少其中一者不同。再者，第一接觸襯層(contactliner layer)係形成於該第一電晶體元件上方且第二接觸襯層係形成於該第二電晶體元件上方，其中該第一接觸襯層與該第二接觸襯層在材料組成及內部應力(internal stress)之至少其中一者不同。
根據本發明之另一例示實施例，一種半導體裝置包括第一電晶體元件，該第一電晶體元件具有第一閘極電極結構，而該第一閘極電極結構包括具有第一寬度的第一間隔件結構；以及第二電晶體元件，該第二電晶體元件具有第二閘極電極結構，而該第二閘極電極結構包括具有不同於該第一寬度之第二寬度的第二間隔件結構。該半導體裝置復包括形成於該第一電晶體元件中的第一金屬矽化物，其中該第一金屬矽化物具有第一特性。另外，第二金屬矽化物係形成於該第二電晶體元件中且具有不同於該第一特性的第二特性。該半導體裝置復包括形成於該第一電晶體元件上方且具有第一內部應力的第一接觸襯層，且亦包括形成於該第二電晶體元件上方且具有不同於該第一內部應力之第二內部應力的第二接觸襯層。
以下敘述本發明之例示實施例。為求清楚，此說明書並未描述所有實際實施的特徵。當然將了解到在研發任何此類實際實施例時，必須作出許多實施特定的決定以達成研發者的特定目標(例如合乎系統有關或商業有關的限制，其將依各個實施而各有不同)。此外，將了解到此種發展努力可能是複雜且耗時的，但對單方面知悉此揭露之熟習該技術領域者而言將仍然是例行工作。
本發明現在將參照隨附圖式敘述。各種結構、系統及裝置係示意地在圖式中說明，其目的僅限於說明而非以熟習該技術領域者所熟知的細節混淆本發明。不過，包含所附圖式以描述及說明本發明之例示範例。在此之用字遣詞應當與熟習相關技術領域者所了解之用字遣詞的含義一致。在此一致使用的用字遣詞係非意指任何用字遣詞的特殊定義，該特殊定義亦即不同於熟習該技術領域者所了解之普通常用的含義。在用字遣詞意指具有特殊含義之範圍內，亦即不同於熟習該技術領域者所了解者的含義，此種特殊含義將特別在說明書中提出，以直接而明確的定義方式提供該用字遣詞之特殊定義。
一般而言，本發明對付從接觸襯層(亦即從使用結合接觸介電層之蝕刻終止層)有效地傳送應力至個別電晶體元件之通道區域的問題，而提供在該個別電晶體元件中形成適當金屬矽化物區域時的增強製程彈性。就此目的而言，個別金屬矽化物區域相對於其與通道區域的距離的位置及/或該金屬矽化物之材料組成或其他特性(可由該金屬矽化物形成期間之製程條件所決定)，係可對個別電晶體元件作適當地修改，而實質上不會不利地影響其他類型電晶體中該金屬矽化物的對應形成。因此，可在個別通道區域中產生不同的應變，例如在N通道電晶體之通道區域中的拉伸應變及在P通道電晶體之通道區域中的壓縮應變，而仍可形成個別金屬矽化物，使得各種電晶體類型之整體效能可以更為增加。
參照所附圖式，現將詳述本發明之進一步例示實施例。第1a圖係示意地顯示半導體裝置100包括基板101，其可代表任何適合用以形成矽基(silicon－based)電晶體元件的半導體基板。因此，該基板101可代表矽主體基板(silicon bulk substrate)或絕緣層上覆矽(silicon－on－insulator,SOI)基板，在其上形成有適當的矽基結晶層以用於形成個別電晶體裝置。如第1a圖所示之實施例，該基板101係代表SOI基板，在其上形成有第一電晶體元件120及第二電晶體元件140，可由以淺溝槽隔離形式設置的隔離結構102分開。在該第一電晶體元件120(在一例示實施例中可代表N通道電晶體)中，閘極電極結構121係形成於閘極絕緣層129上，其中該閘極電極結構121可由高度摻雜的多晶矽構成，用以容納稍後將提到的金屬矽化物區域。應當了解到，在高度精密的應用中，該閘極電極結構121可具有100奈米(nm)及甚至更小的閘極長度(亦即該閘極電極結構121在第1a圖之水平尺寸)，或針對對應於90奈米技術的裝置具有50奈米及更小的閘極長度。側壁間隔件結構122係形成於該閘極電極結構121之側壁上，該側壁間隔件結構122在如第1a圖所示之製造階段中，包括至少一層蝕刻終止層123及間隔件元件124。例如，該蝕刻終止層123可由二氧化矽構成，而該間隔元件124可由氮化矽構成。然而，亦可使用其他配置，例如該蝕刻終止層123可由氧氮化矽或氮化矽構成，而該間隔件元件124可由氧氮化矽、二氧化矽等構成。此外，該間隔件結構122之寬度122a實質上係由該間隔件元件124之底部(foot)的橫向延伸(lateral eXtension)所定義，且被選為特別決定相對於位在汲極和源極區域127之間的通道區域128，在該汲極和源極區域127內將要形成之金屬矽化物的橫向距離。
相似地，該第二電晶體元件140可包括閘極電極結構141，而該閘極電極結構141係可由高度摻雜的多晶矽構成，並形成於閘極絕緣層149上。側壁間隔件結構142係形成於該閘極電極結構141之側壁，其中該間隔件結構142可包括至少一個形成於對應之蝕刻終止層143上的內間隔件元件144及形成於個別之蝕刻終止層145上的外間隔件元件146。對於該等蝕刻終止層143,145及該等間隔件元件144,146之材料組成，適用如上對該第一電晶體元件120之間隔件元件124及蝕刻終止層123所說明的相同標準。此外，該間隔件結構142之寬度142a(亦即該間隔件結構142之底部的橫向延伸)係不同於該對應寬度122a，因為將要形成在該第二電晶體元件140中之金屬矽化物區域的橫向距離可能需要不同值以增強該電晶體元件140的效能，如上相對於鑒於金屬矽化物之NMOS及PMOS電晶體的不同效能所說明者。
再者，該半導體裝置100在此製造階段包括蝕刻遮罩104，用以覆蓋該第二電晶體元件140並將該第一電晶體元件120暴露在蝕刻環境105。
如第1a圖所示之該半導體裝置100係以下列製程所形成。在基於眾所接受的(well－established)光微影、蝕刻、沉積及研磨技術形成溝槽隔離103後，可形成閘極絕緣材料層，例如，藉由先進的氧化及/或沉積製程，以提供如於極先進的電晶體元件中為必要的所需材料組成及厚度。例如，在先進應用中可形成厚度為1.5至5.0奈米的二氧化矽基層(silicon dioxide based layer)。然後，閘極電極材料層(例如預摻雜之多晶矽)可由所建立的製程方法沉積，例如低壓化學氣相沉積(CVD)等。然後，根據眾所接受的方法執行先進光微影技術，接著進行精密的蝕刻製程，以形成具有所需閘極長度的閘極電極結構121及141。
然後，間隔件結構122及142可根據眾所接受的製程而形成，例如沉積對應的蝕刻終止層並保形地(conformally)沉積間隔件材料，然後該間隔件材料被非等向性地蝕刻以獲得個別的間隔件元件。在用於形成閘極電極結構121,141之製程序列(sequence)期間及之後，可執行佈植製程以對汲極和源極區域127,147形成對應的摻質分佈，其中間隔件結構122,142在其對應之製造階段作為個別的佈植遮罩。應了解到，根據汲極和源極區域127,147中之橫向摻質分佈的複雜性，可使用一個、兩個、三個或更多個單獨的間隔件形成步驟。例如，在目前先進製程策略中，常使用所謂的三重間隔件方法。用以形成間隔件結構122,142之製程在某些實施例中，實質上可一樣地對該第一電晶體元件120及該第二電晶體元件140執行，其中該第二電晶體元件之間隔件寬度142a係被選擇以實質上符合乎在汲極和源極區域147中後續形成金屬矽化物的需求。例如，實驗數據似乎指示P通道電晶體的電晶體效能可藉由提供高導電性金屬矽化物(例如矽化鎳)而非形成矽化鈷而增強，即使該間隔件寬度142a會因為矽化鈷而減小。然而，可與矽化鈷搭配使用之寬度142a的小值(small value)係由於前述說明的矽化鎳之管道效應而不適合與矽化鎳搭配。另一方面，從N通道電晶體之通道區域至金屬矽化物的橫向距離縮減可提供增強效能，甚至是犧牲個別金屬矽化物的縮減導電率，致使例如矽化鈷可有利地結合N通道電晶體使用，因為矽化鎳之形成可不允許如N通道配置所期望之小間隔件寬度。結果，該內間隔件元件144之尺寸且因此該間隔件元件124之尺寸可被選擇，使得在該佈植序列期間的適當遮罩效果結合期望之小寬度122a可達成。就此目的，該蝕刻遮罩104(例如以阻劑遮罩(resist mask)的形式)係根據眾所接受的光微影技術形成，以使外間隔件元件(例如間隔件元件146及對應的蝕刻終止層145)的選擇性移除能最終獲得該第一電晶體元件120之間隔件結構122。用於蝕刻製程105之對應方法在此技術領域係眾所接受的。
第1b圖係示意地顯示在進一步先進之製造階段的該半導體裝置100。在此，蝕刻遮罩106(例如以光阻遮罩之形式設置)係形成於該裝置100上方以暴露出位於該第一電晶體元件120上方的硬遮罩層107的部分，而覆蓋形成於該第二電晶體元件140上方的該硬遮罩層107的部分。此外，該半導體裝置100係暴露在選擇性蝕刻環境107以選擇性地移除該硬遮罩層107之暴露部分。該硬遮罩層107可基於眾所接受的電漿增強CVD技術而以氮化矽層、二氧化矽層、氧氮化矽層等的形式形成。在某些實施例中，薄蝕刻終止層(未圖示)可在該硬遮罩層107形成前形成，以可靠地終止該蝕刻製程107而不實質地損害該第一電晶體元件120之敏感(sensitive)區域。例如，可沉積二氧化矽層，接著沉積氮化矽層作為該硬遮罩層107後。在此情況，該蝕刻製程107亦可包括選擇性蝕刻步驟，其可作為等向性蝕刻製程，以在蝕刻穿過該硬遮罩層107後移除該蝕刻終止層。
第1c圖係示意地顯示在完成上述之蝕刻製程107後並移除該蝕刻遮罩106後之該半導體裝置100。結果，該半導體裝置100包括覆蓋該第二電晶體元件140但不覆蓋該第一電晶體元件120的硬遮罩107a。在此狀態，在該第一電晶體元件120中形成第一金屬矽化物，其中該寬度122a實質地決定從通道區域128至個別金屬矽化物之橫向距離。此外，可實質地執行製程條件及任何期望金屬先驅物(presursor)的選擇，而不會不利地影響該硬遮罩107a所覆蓋的該第二電晶體元件140。
第1d圖係示意地顯示在該第一電晶體元件120中形成第一金屬矽化物後之該半導體裝置100。因此，該第一電晶體元件120可包括形成於該汲極和源極區域127中及上以及於閘極電極結構121中及上的個別金屬矽化物區域130。在一例示實施例中，至少形成於該等汲極和源極區域127中及上的金屬矽化物區域130可矽化鈷構成，然而，在其他實施例中，可設置其他由耐高溫金屬(refractory metal)(例如鈦、鎢、或其結合等)形成的矽化物。
以區域130形式的第一金屬矽化物可藉由下列製程步驟形成。首先，可執行清洗(cleaning)製程以移除任何來自先前蝕刻及遮罩去除製程的污染物及材料殘渣。然後，根據已建立的技術(例如濺鍍沉積)，可保形地沈積具有特定厚度的耐高溫金屬層(例如鈷層)。接著，可進行第一熱處理，其中適當地選擇該第一熱處理的製程溫度及持續時間(duration)，以開始在閘極電極結構121及汲極和源極區域127內所含之鈷與矽之間的化學反應。例如，可施加範圍在約400至600℃的溫度數秒達60秒，視所期望的區域130厚度而定。然後，形成在該硬遮罩107a及其他介電區域(例如間隔件結構122及隔離結構102)上的任何不反應的耐高溫金屬，以及任何仍存在於閘極電極結構121及汲極和源極區域127上方之不反應的耐高溫金屬，可藉由選擇性蝕刻製程而移除，已知在該技術領域中有用於材料(例如鈷、鈦及鎢等)之眾所接受的製程方法。
接著，可執行第二熱處理，用特定較高溫度及特定持續時間，以使在該第一熱處理期間所形成之矽化鈷轉變成為含有大量二矽化鈷的高導電相(highly conductive phase)。應了解到在該第一熱處理及/或該第二熱處理期間所使用之製程條件，例如溫度、熱處理持續時間、耐高溫金屬層之初始厚度，可顯著地影響區域130相對於其電性行為及其在進一步製造序列期間的效能之特性。在某些實施例中，可設計用於形成該第一金屬矽化物(亦即區域130)的製程條件，使得可以考慮到進一步製程，特別是有關在該第二電晶體元件140中形成第二金屬矽化物的進一步熱處理。例如，假使在該第二電晶體元件140中將要形成的第二金屬矽化物之形成可能需要用普通高溫的熱處理，在形成區域130期間該第二熱處理可省略或可對應地縮短。以此方式，在形成該第二金屬矽化物期間對應的熱處理以及在用於形成區域130的該第一熱處理之前及期間和該第二熱處理(如有執行)期間之製程序列的結合效應，則可在具有期望特性之區域130中結合建立該第一金屬矽化物。
此外，在一例示實施例中，可根據各個金屬矽化物形成製程所需的溫度來選擇形成個別金屬矽化物區域的順序，致使需要較高退火溫度的製程可以優先執行，因而在形成第一及第二金屬矽化物時提供高度的“去耦合(decoupling)”。例如，當在該第二電晶體元件140中形成第二金屬矽化物可能需要相較於要在該第一電晶體元件120中形成金屬矽化物更高之退火溫度時，可形成該硬遮罩107a以覆蓋該第一電晶體元件120並暴露出該第二電晶體元件140。在其他實施例中，該第一電晶體元件120及該第二電晶體元件140可容納由相同先驅物金屬所形成的金屬矽化物，其中藉由使用不同的製程條件實質地獲得第一及第二金屬矽化物的不同，且因此可根據這些製程條件選擇第一及第二金屬矽化物的形成順序。藉由範例，需要較高退火溫度之金屬矽化物可優先形成。相似地，假使將要藉由改變退火持續時間獲得製程條件的不同，則可最後形成需要較短熱處理的金屬矽化物。
第1e圖係示意地顯示在進一步先進的製造階段的該半導體裝置100。在此階段，第一接觸襯層131(亦即使用的蝕刻終止層結合將要形成之介電層以包圍該第一電晶體120及該第二電晶體140)係形成在該第一電晶體元件120及該第二電晶體元件140上方，其中該第二電晶體元件140仍被該硬遮罩107a所覆蓋。在一例示實施例中，蝕刻終止層132亦形成於該第一接觸襯層131上。例如，該第一接觸襯層131可由任何可形成有特定內部應力的適當介電材料構成，以作為該第一電晶體元件120的應變引發層。在一例示實施例中，該第一接觸襯層131可由氮化矽或氧氮化矽構成，已知有用於其之基於電漿增強CVD技術之眾所接受的沉積方法，其中可藉由控制一個或更多個電漿增強CVD製程的沉積參數(例如壓力、溫度、偏壓功率等)適當地調整該第一接觸襯層131之內部應力。例如，氮化矽可以在約1.5 GPa壓縮應力到約1.5 GPa拉伸應力範圍的內部應力保形地沉積。相似地，氧氮化矽可在寬範圍的壓縮應力到接伸應力內形成。視該第一接觸襯層131之材料組成而定，可選擇對該層131具有高蝕刻選擇性的適當材料，以於在稍後階段中用以暴露出該第二電晶體元件140之蝕刻製程期間，充分地保護在該第一電晶體元件120上方之該第一接觸襯層131。例如，當該第一接觸襯層131實質上由氮化矽構成時，可選擇二氧化矽作為該蝕刻終止層132的適當材料。另一方面，假使氧氮化矽為該第一接觸襯層131的材料時，可使用氮化矽作為該蝕刻終止層132。
第1f圖係示意地顯示在用以暴露出該第二電晶體元件140之蝕刻製程期間的該半導體裝置100。因此，在該裝置100上可已形成蝕刻遮罩110，其可以阻劑遮罩形式設置。在蝕刻製程109期間，該蝕刻終止層132，如有設置(亦即其暴露部分)，可先藉由適當的蝕刻化學作用移除。然後，基於眾所接受的方法，該第一接觸襯層131可被移除，且最後藉由蝕刻去除該硬遮罩107a。在某些實施例中，如前所述，可在形成該硬遮罩107a前已設置額外的蝕刻終止層(未圖示)，其可用以在移除該硬遮罩107a期間避免下面的第二電晶體元件140不當的損害。
第1g圖係示意地顯示完成該蝕刻製程109後並移除該蝕刻遮罩110後的該半導體裝置100。因此，該第一電晶體元件120包括具有第一內部應力且視需要地其上形成有蝕刻終止層132的第一接觸襯層131。另一方面，具有間隔件144,146的該第二電晶體元件140係被暴露出來並可已歷經先前的清洗製程以移除任何由先前執行的蝕刻製程109所導致的污染物及材料殘渣。
第1h圖係示意地顯示具有在該第二電晶體元件140中以金屬矽化物區域150形式形成之第二金屬矽化物的該半導體裝置100。至少就形成於汲極和源極區域147中的金屬矽化物區域150及形成於汲極和源極區域127中的金屬矽化物區域130而言，該等金屬矽化物區域150可由不同於該等個別的金屬矽化物區域130的材料所構成，當使用製程策略(其中汲極和源極區域127中及閘極電極結構121中的金屬矽化物係由分離的步驟形成)時。在某些實施例中，金屬矽化物150及130厚度可不同，致使對應的汲極和源極區域127及147及/或對應的閘極電極結構121及141亦可以電晶體特定(transistor－specific)方式調整。在一例示實施例中，金屬矽化物區域150可由矽化鎳構成，其中該等區域150相對於該通道區域148之橫向距離實質上由該寬度142a決定，以鑒於矽化鎳常見之管道效應而提供充足的安全餘裕(margin)。在其他實施例中，金屬矽化物區域150可由其他材料(例如矽化鈷、矽化鈦、矽化鎢等)構成。然而，如前所述，形成於汲極和源極區域147中的該等區域150係與對應的金屬矽化物區域130至少一項特性不同，以提供各個電晶體元件120，140個別的適用及效能增加。
可根據眾所接受的製程形成第二金屬矽化物區域150，例如根據裝置需要藉由沉積耐高溫金屬層並熱處理該裝置100以開始發與下面的矽的化學反應。就選擇形成第二金屬矽化物區域150的適當製程條件(例如耐高溫金屬的初始層厚度、退火溫度、退火時間等)而言，係採用如前對第一金屬矽化物區域130所說明的相同標準。在一例示實施例中，矽化鎳可藉由類似CVD的技術形成，其中可設置氣態先驅物(例如四羰基鎳(Ni(CO)4 ))在高溫約250至400℃的沉積環境中。然後，可執行進一步的退火循環以穩定該等區域150中的金屬矽化物。在其他製程策略中，可能需要用於轉變金屬矽化物為高導電相的第二退火循環，視所使用材料而定。例如，當使用鈷或鈦時，第二退火製程係在移除任何不反應的金屬後實行，因而產生高導電性金屬矽化物相。如前所述，假使不希望在金屬矽化物區域130上形成第二金屬矽化物區域150的製程有太大影響，則選擇相較於該第一金屬矽化物需要較低退火溫度的該第二金屬矽化物。例如，在該例示實施例中，其中矽化鎳係形成於該等區域150，約250至400℃之所需的退火溫度則明顯低於用於形成第一金屬矽化物區域130(假使例如由矽化鈷構成)的對應退火溫度。
第1i圖係示意地顯示具有形成於該第一電晶體元件120及該第二電晶體元件140上方之第二接觸襯層151的該半導體裝置100。該第二接觸襯層151可呈現特定內部應力，其係不同於該第一接觸襯層131之個別內部應力。在一例示實施中，該第二接觸襯層151係以壓縮應力形成，以提供該電晶體140之通道區域148內的壓縮應變。在某些例示實施例中，外間隔件元件146或間隔件元件144,146兩者可在形成該第二接觸襯層151前被移除，以增強應力傳送效率。如前關於該第一接觸襯層131所說明者，在介電層中產生內部應力的適當製程方法係在該技術領域為眾所接受的且可有效地使用於形成該第二接觸襯層151。例如，該第二接觸襯層151可由氮化矽及氧氮化矽等構成，其中該第一接觸襯層131及該第二接觸襯層151可由相似或不同材料形成，視製程及裝置需要而定。在某些實施例中，可選擇該第一接觸襯層131之內部應力，使得結合該第二接觸襯層151而在通道區域128中產生期望的應變。換言之，假使該層131形成為呈現拉伸應力，而該層151呈現壓縮應力，則可選擇該層131中之拉伸應力為夠高以顯著地“過度抵銷(over compensate)”該層151之壓縮應力，因而最終在該通道區域128中引發所期望的應變。在其他實施例中，可修改形成於該第一電晶體元件120上方之該第二接觸襯層151的部分的內部應力，以實質地抑制任何對該層131之內部應力的影響。
第1j圖係示意地顯示根據一例示實施例的該半導體裝置100，其中係有效地修改該第二接觸襯層151的內部應力以降低其對該第一電晶體元件120的影響。就此目的，可形成遮罩111(例如阻劑遮罩)以覆蓋該第二電晶體元件140而暴露出該第一電晶體元件120。該裝置100可歷經處理112，其在一例示實施例中可代表選擇性蝕刻製程以移除該第二接觸襯層151之暴露部分，其中蝕刻前端(front)能可靠地在該蝕刻終止層132內停止。在其他例示實施例中，該處理112可包括離子撞擊(ion bombardment)，例如用適當離子種類(如氙、氬、鍺等)植入於該層151之暴露部分的離子佈植，因而藉由劇烈地損害該層151之結晶結構而實質地舒緩其內部應力。可基於模擬計算(simulation calculation)快速建立一組適當佈植參數，以避免該第一接觸襯層131的不當穿透(undue penetration)。
第1k圖係示意地顯示完成該處理112後之該半導體裝置100，其中，在所示之實施例中，在該第一電晶體元件120上方形成的該第二接觸襯層151係由於該處理112而已被移除。因此，該裝置100包括該電晶體120，該電晶體120中形成有呈區域130形式的第一金屬矽化物，該等區域130可由適合靠近該通道區域128形成的金屬矽化物構成，而該第二電晶體元件140包括呈區域150形式的第二金屬矽化物，其係根據寬度142a而與個別的通道區域148橫向地隔離開來。在例示實施例中，該等區域130可由矽化鈷構成，而該等區域150可由矽化鎳構成，然而，在其他實施例中，只要個別區域130,150的特性分別適用於個別電晶體元件120，140的需求，可選擇任何其他適當的組合。此外，當該電晶體120代表N通道電晶體時，該第一接觸襯層131在該通道區域128引發期望的第一應變(例如拉伸應變)，而該第二接觸襯層151則根據該電晶體140的裝置需求在個別的通道區域148中提供不同的應變。結果，可根據上述製程策略藉由形成該等金屬矽化物區域及該等個別的應變引發層而個別增加N通道電晶體及P通道電晶體的電晶體效能，因而亦維持高度的製程彈性而不會有用於形成第一及第二金屬矽化物之製程的不當互相交互作用。應了解到上述之該例示實施例中，在沒被覆蓋的電晶體元件之個別的金屬矽化物的形成期間，可使用該第一接觸襯層131或該第二接觸襯層151作為遮罩，因而全部只需單一硬遮罩以用於形成第一個之該等金屬矽化物區域(亦即第1c圖中的該硬遮罩107a)。在其他方法中，假使認為暴露該第一或第二接觸襯層於形成金屬矽化物之製程條件是不恰當的，可在形成個別的金屬矽化物區域的各個形成序列前形成對應的硬遮罩。例如，在第1e圖中，該層131可被視為硬遮罩層，其可然後被圖案化而暴露出該第二電晶體元件140，且其可然後在形成金屬矽化物區域150後被移除。然後，可執行任何製程序列以形成受到不同應力的第一及第二接觸襯層，因而提供與傳統製程策略之高度的相容性。
參照第2a圖至第2c圖，將更詳細說明本發明之進一步例示實施例，其中可併入額外的應變引發機構以更進一步加強電晶體元件的整體效能。
在第2a圖中，在初始製造階段，半導體裝置200包括第一電晶體元件220及第二電晶體元件240。在所示之實施例中，該第一電晶體元件220可代表N通道電晶體，而該第二電晶體元件240可代表P通道電晶體。該第一電晶體元件220可包括由可拋棄(disposable)間隔件260、覆蓋層(cap layer)261及硬遮罩262所包圍的閘極電極結構221。相似地，該第二電晶體元件240可包括可拋棄間隔件270及覆蓋層271。此外，該裝置200可及經非等向性蝕刻製程214以形成相鄰於可拋棄間隔件270的凹槽273。
如第2a圖所示之該裝置200可根據眾所接受的製程形成，包括圖案化閘極電極結構221,241，接著為間隔件形成製程及對應的硬遮罩層的沉積，該硬遮罩層然後可藉由光微影及非等向性蝕刻而圖案化以獲得硬遮罩262。然後，可基於眾所接受的蝕刻技術執行蝕刻製程214，其中可拋棄間隔件270、覆蓋層271、以及硬遮罩262，作為蝕刻遮罩。然後，在任何預清洗製程後，該裝置200可歷經選擇性磊晶生長製程。
第2b圖係示意地顯示在選擇性磊晶生長製程215以在凹槽273內生長半導體化合物的期間的該裝置200，因而產生應變嵌入半導體化合物區域274。在例示實施例中，當該第二電晶體240代表P通道電晶體時，半導體化合物274可由矽和鍺的混合物構成，因而形成壓縮應力的區域，其導致有效產生該閘極電極結構241下方的壓縮應變。然而，應了解到，根據裝置需要，可形成其他半導體化合物(例如矽和碳等)，以在個別的通道區域中建立期望的應變類型。適當的選擇性磊晶生長方法係在該技術領域為眾所接受的且可在該製程215期間有效地運用。然後，可拋棄間隔件270、硬遮罩262及可拋棄間隔件260可被移除，且 該裝置200的進一步處理可參照如第1a圖至第1k圖所述者相似地繼續。換言之，可在距離個別通道區域具有期望距離的該等第一及第二電晶體元件中形成不同的金屬矽化物區域，且可額外形成不同內部應力的個別接觸襯層。
第2c圖係示意地顯示在對應的製程序列後之該裝置200，如同參照第1a圖至第1k圖所述。因此，該第一電晶體元件220可包括具有寬度222a之間隔件結構222，該寬度222a實質地定義相對於通道區域228，第一金屬矽化物區域230的橫向距離。該第一金屬矽化物區域230可由矽化鈦、矽化鈷及其他材料構成，其可允許普通小的寬度222a以增強N通道電晶體的效能。此外，該電晶體220可包括具有特定內部應力(例如拉伸應力)的第一接觸襯層231，以在該通道區域228中產生期望的應變。相似地，該第二電晶體元件240包括具有寬度242a之間隔件結構242，該寬度242a不同於該寬度222a。在該電晶體元件240代表P通道電晶體的例示實施例中，該寬度242a可大於該寬度222a，因而提供呈矽化鎳形式的第二金屬矽化物250與個別通道區域248間充足距離，進而提供P通道電晶體之增強效能。該金屬矽化物區域250可形成在磊晶生長嵌入半導體化合物區域274內，其亦在該通道區域248中提供增強的應變。因此，在P通道電晶體的情況中，該區域274中的矽/鍺混合物可在該通道區域248中產生額外的壓縮應變。此外，可設置具有特定內部應力的第二接觸襯層251，其亦可在該通道區域248中顯著地促成全部的應變。
結果，相較於具有其中形成有嵌入磊晶生長半導體區域之P通道電晶體的習知CMOS裝置，該裝置200可呈現出增強的效能特性。此外，由於矽化鎳的特性，可在該矽/鍺區域274內有效地形成該等區域250，而在此同時可在該等區域230中形成矽化鈷。
結果，本發明提供用以形成不同類型的應變電晶體元件之增進技術，其中相對於進一步的效能增強係額外地針對對應的金屬矽化物區域作特別修改。就此目的，係提供能形成不同類型的金屬矽化物的製程策略，而仍可針對各個電晶體類型個別使用應變引發機構。在此，金屬矽化物形成可包括在第一及第二電晶體類型中金屬矽化物區域的不同橫向位置，因而提供增強的設計彈性。例如，在金屬矽化物與通道區域間需要短距離的NMOS電晶體可與PMOS電晶體一起形成，需要金屬矽化物的高導電率，其可由設置矽化鎳而達成，另一方面矽化鎳使金屬矽化物與通道區域間需要極大距離成為必要。
以上揭示之特定實施例僅作例示性，因為熟習該技術領域者單方面知悉本說明書之教導可以不同卻等效的方式修改及實行本發明。例如能以不同順序執行上述提出的製程步驟。再者，除下列專利申請範圍外，不以在此提出之結構或設計細節為限。因此，明白可知，以上揭示之特定實施例可作改變成修改且所有此類變化者視為在本發明之精神與範疇內。於是，於此欲保護者為如下列專利申請範圍所提供者。
100、200．．．半導體裝置
101、201．．．基板
103．．．溝槽
104、106．．．蝕刻遮罩
105、214．．．蝕刻環境/蝕刻製程
107．．．硬遮罩層/蝕刻環境
107a、262．．．硬遮罩
120、220．．．第一電晶體元件
121、141、221、241．．．閘極電極結構
122、142．．．側壁間隔件結構/間隔件結構
123、132、143、145‧‧‧蝕刻終止層
124、144‧‧‧間隔件元件
127、147‧‧‧汲極和源極區域
128、148、228、248‧‧‧通道區域
129、149‧‧‧閘極絕緣層
130、150、230、250‧‧‧金屬矽化物區域
131、231‧‧‧第一接觸襯層
122a、142a、222a、242a‧‧‧寬度
140、240‧‧‧第二電晶體元件
146‧‧‧外間隔件元件
151、251‧‧‧第二接觸襯層
215‧‧‧磊晶生長製程
260、270‧‧‧可拋棄間隔件
261、271‧‧‧覆蓋層
273‧‧‧凹槽
274‧‧‧應變嵌入半導體化合物區域
藉由參照下列敘述並結合隨附圖式係可了解本發明，其中相似元件符號係指相似元件，且其中：第1a圖至第1k圖係示意地顯示根據本發明之例示實施例在各個製造階段期間，含有兩個不同電晶體類型的半導體裝置的剖面圖；以及第2a圖至第2c圖係示意地顯示在各個製造階段期間半導體裝置的剖面圖，其中根據本發明之例示實施例，除其他應變產生機構及矽化物形成技術外，亦形成嵌入半導體化合物以產生內部應力。
儘管本發明係容許各種修改及不同形式，藉由附圖之範例已顯示其特定實施例並在此詳細敘述。然而，應當了解，在此提出之特定實施例的描述並非意於將本發明限制在所提出之特定形式，相反地，係意於涵蓋如所申請專利範圍定義之本發明之精神與範疇內所有的修飾、等效及改變。
100．．．半導體裝置
101．．．基板
103．．．溝槽
120．．．第一電晶體元件
121、141．．．閘極電極結構
122a、142a．．．寬度
124、144．．．間隔件元件
127、147．．．汲極和源極區域
128、148．．．通道區域
129、149．．．閘極絕緣層
130、150．．．金屬矽化物區域
131．．．第一接觸襯層
140．．．第二電晶體元件
151．．．第二接觸襯層

Claims (15)

  1. 一種形成積體電路之方法，包括：形成第一電晶體元件，該第一電晶體元件包括含有第一側壁間隔件結構的第一閘極電極結構，該第一側壁間隔件結構具有第一寬度；形成第二電晶體元件，該第二電晶體元件包括含有第二側壁間隔件結構的第二閘極電極結構，該第二側壁間隔件結構具有不同於該第一寬度的第二寬度；在該第一電晶體元件中形成第一金屬矽化物；在該第二電晶體元件中形成第二金屬矽化物，該第一金屬矽化物及該第二金屬矽化物在材料組成、厚度及形成期間所使用之製程條件之至少其中一者不同；在該第一電晶體元件上方形成第一接觸襯層；以及在該第二電晶體元件上方形成第二接觸襯層，該第一接觸襯層及該第二接觸襯層在材料組成及內部應力之至少其中一者不同，其中形成該第一電晶體元件及該第二電晶體元件包括形成該第一閘極電極結構及該第二閘極電極結構，各個該第一閘極電極結構及該第二閘極電極結構包括至少內間隔件元件及外間隔件元件，以及選擇性地移除該第一閘極電極結構之該外間隔件元件，以及其中該方法復包括在形成該第二金屬矽化物後，移除該第二側壁間隔件結構之該外間隔件元件。
  2. 如申請專利範圍第1項之方法，其中形成該第一金屬矽 化物包括在形成該第二金屬矽化物前，沉積鈷層以及開始與矽的化學反應。
  3. 如申請專利範圍第2項之方法，其中形成該第二金屬矽化物包括在形成該第一金屬矽化物後，形成矽化鎳。
  4. 如申請專利範圍第1項之方法，其中形成該第一金屬矽化物及該第二金屬矽化物包括對該第一金屬矽化物及該第二金屬矽化物選擇耐高溫金屬之層厚度、熱處理溫度及熱處理持續時間之至少其中一者不同。
  5. 一種形成積體電路之方法，包括：形成第一電晶體元件，該第一電晶體元件包括含有第一側壁間隔件結構的第一閘極電極結構，該第一側壁間隔件結構具有第一寬度；形成第二電晶體元件，該第二電晶體元件包括含有第二側壁間隔件結構的第二閘極電極結構，該第二側壁間隔件結構具有不同於該第一寬度的第二寬度；在該第一電晶體元件中形成第一金屬矽化物；在該第二電晶體元件中形成第二金屬矽化物，該第一金屬矽化物及該第二金屬矽化物在材料組成、厚度及形成期間所使用之製程條件之至少其中一者不同；在該第一電晶體元件上方形成第一接觸襯層；以及在該第二電晶體元件上方形成第二接觸襯層，該第一接觸襯層及該第二接觸襯層在材料組成及內部應力之至少其中一者不同，其中形成該第一接觸襯層及該第二接觸襯層包括 在該第一電晶體元件及該第二電晶體元件上方形成該第一接觸襯層，選擇性地移除在該第二電晶體元件上方的該第一接觸襯層，以及在該第一電晶體元件及該第二電晶體元件上方形成該第二接觸襯層，其中形成該第一金屬矽化物包括形成硬遮罩以暴露出該第一電晶體元件並覆蓋該第二電晶體元件，形成該第一金屬矽化物，以及形成該第一接觸襯層。
  6. 如申請專利範圍第5項之方法，復包括選擇性地移除該硬遮罩及在該第二電晶體元件上方的該第一接觸襯層，形成該第二金屬矽化物，以及沉積該第二接觸襯層。
  7. 如申請專利範圍第6項之方法，復包括在沉積該第二接觸襯層前，形成蝕刻終止層。
  8. 如申請專利範圍第7項之方法，復包括選擇性地移除在該第一電晶體元件上方的該第二接觸襯層。
  9. 如申請專利範圍第1或5項之方法，復包括在該第一電晶體元件及該第二電晶體元件之至少其中一者之汲極和源極區域中形成嵌入半導體化合物區域。
  10. 一種半導體裝置，包括：第一電晶體元件，代表N通道電晶體且具有含有第一間隔件結構的第一閘極電極結構，該第一間隔件結構具有第一寬度；第二電晶體元件，代表P通道電晶體且具有含有第二間隔件結構的第二閘極電極結構，該第二間隔件結構具有不同於該第一寬度的第二寬度； 第一金屬矽化物，包括形成於該第一電晶體元件中的鈷；第二金屬矽化物，包括形成於該第二電晶體元件中的鎳；第一接觸襯層，具有第一內部應力且形成於該第一電晶體元件上方；以及第二接觸襯層，形成於該第二電晶體元件上方且具有不同於該第一內部應力的第二內部應力。
  11. 如申請專利範圍第10項之半導體裝置，其中該第一寬度小於該第二寬度。
  12. 如申請專利範圍第10項之半導體裝置，其中該第一接觸襯層之材料組成不同於該第二接觸襯層之材料組成。
  13. 如申請專利範圍第10項之半導體裝置，復包括在該第一電晶體元件及該第二電晶體元件之其中一者之汲極和源極區域中的嵌入半導體化合物。
  14. 如申請專利範圍第13項之半導體裝置，其中該嵌入半導體化合物係設置於該第二電晶體元件中。
  15. 如申請專利範圍第14項之半導體裝置，其中該嵌入半導體化合物包括矽/鍺混合物。
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