JPH07235606A - 相補型半導体装置及びその製造方法 - Google Patents
相補型半導体装置及びその製造方法Info
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- JPH07235606A JPH07235606A JP6024447A JP2444794A JPH07235606A JP H07235606 A JPH07235606 A JP H07235606A JP 6024447 A JP6024447 A JP 6024447A JP 2444794 A JP2444794 A JP 2444794A JP H07235606 A JPH07235606 A JP H07235606A
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- impurity diffusion
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Abstract
(57)【要約】
【目的】 ｐ＋拡散層、ｎ＋拡散層の両方についてシリ
サイド層−拡散層の抵抗を小さくし、高速動作可能な半
導体装置を得る。 【構成】 Ｐチャネルトランジスタのｐ＋拡散層５の第
１のシリサイド層１３をある金属材料（Ｎｉ）を用いて
形成（ＮｉＳｉ）するとともに、Ｎチャネルトランジス
タのｎ＋拡散層６の第２のシリサイド層１４を上記金属
材料と異なる金属材料（Ｍｏ）を用いて形成（ＭｏＳｉ
2）する。ＮｉＳｉは正孔に対するショットキバリアハ
イトが最小になり、ＭｏＳｉ2は電子に対するショット
キバリアハイトが最小になるから、それぞれの拡散層と
シリサイド層との抵抗は最小になる。
サイド層−拡散層の抵抗を小さくし、高速動作可能な半
導体装置を得る。 【構成】 Ｐチャネルトランジスタのｐ＋拡散層５の第
１のシリサイド層１３をある金属材料（Ｎｉ）を用いて
形成（ＮｉＳｉ）するとともに、Ｎチャネルトランジス
タのｎ＋拡散層６の第２のシリサイド層１４を上記金属
材料と異なる金属材料（Ｍｏ）を用いて形成（ＭｏＳｉ
2）する。ＮｉＳｉは正孔に対するショットキバリアハ
イトが最小になり、ＭｏＳｉ2は電子に対するショット
キバリアハイトが最小になるから、それぞれの拡散層と
シリサイド層との抵抗は最小になる。
Description
【０００１】
【産業上の利用分野】この発明は、シリサイド層を備え
た相補型半導体装置及びその製造方法に関するものであ
る。
た相補型半導体装置及びその製造方法に関するものであ
る。
【０００２】
【従来の技術】相補型半導体装置において、トランジス
タの出力電極（ソース、ドレイン）を形成する不純物拡
散層（ｐ＋拡散層またはｎ＋拡散層）に、金属とシリコ
ンとの化合物であるシリサイド層を形成することが行わ
れる。このようなシリサイド層は通常の拡散層よりもシ
ート抵抗が非常に低く、非常に高速な動作が可能とな
る。
タの出力電極（ソース、ドレイン）を形成する不純物拡
散層（ｐ＋拡散層またはｎ＋拡散層）に、金属とシリコ
ンとの化合物であるシリサイド層を形成することが行わ
れる。このようなシリサイド層は通常の拡散層よりもシ
ート抵抗が非常に低く、非常に高速な動作が可能とな
る。
【０００３】図８は例えば、文献（June 25-26,1985 V-
MIC Conf.Proceeding）に記載されているシリサイド層
を備える従来の相補型半導体装置の断面図である。同図
において、１はトランジスタを形成するための活性領域
を分離するＬＯＣＯＳ（Local Oxidation of Silicon）
分離膜、２は層間絶縁膜、３はｐチャネルトランジスタ
が形成されるｎウェル、４はｎチャネルトランジスタが
形成されるｐウェル、５はｎウェル３に形成されたｐ＋
拡散層、６はｐウェル４に形成されたｎ＋拡散層、７
ａ、７ｂはｐ＋拡散層５及びｎ＋拡散層６に形成された
シリサイド層、８ａ、８ｂはｐチャネルトランジスタ及
びｎチャネルトランジスタのゲート電極、９ａ〜９ｄは
ゲート電極８ａ、８ｂのサイドウォール、１０ａ、１０
ｂはゲート酸化膜、１１ａ、１１ｂはシリサイド層７
ａ、７ｂに接続される金属配線層、１２はｎウェル３、
ｐウェル４が形成される基板、２１はゲート電極シリサ
イド層である。図７はｎ型トランジスタとｐ型トランジ
スタとからなる相補型半導体装置を構成している。
MIC Conf.Proceeding）に記載されているシリサイド層
を備える従来の相補型半導体装置の断面図である。同図
において、１はトランジスタを形成するための活性領域
を分離するＬＯＣＯＳ（Local Oxidation of Silicon）
分離膜、２は層間絶縁膜、３はｐチャネルトランジスタ
が形成されるｎウェル、４はｎチャネルトランジスタが
形成されるｐウェル、５はｎウェル３に形成されたｐ＋
拡散層、６はｐウェル４に形成されたｎ＋拡散層、７
ａ、７ｂはｐ＋拡散層５及びｎ＋拡散層６に形成された
シリサイド層、８ａ、８ｂはｐチャネルトランジスタ及
びｎチャネルトランジスタのゲート電極、９ａ〜９ｄは
ゲート電極８ａ、８ｂのサイドウォール、１０ａ、１０
ｂはゲート酸化膜、１１ａ、１１ｂはシリサイド層７
ａ、７ｂに接続される金属配線層、１２はｎウェル３、
ｐウェル４が形成される基板、２１はゲート電極シリサ
イド層である。図７はｎ型トランジスタとｐ型トランジ
スタとからなる相補型半導体装置を構成している。
【０００４】また、図９は図８のトランジスタのうちｎ
チャネルトランジスタの部分について示したこの相補型
半導体装置の製造工程を説明するための図である。図９
は相補型半導体装置のｎチャネルトランジスタの部分の
断面を示している。以下、製造工程を示す図９に基づき
プロセスフローを説明する。
チャネルトランジスタの部分について示したこの相補型
半導体装置の製造工程を説明するための図である。図９
は相補型半導体装置のｎチャネルトランジスタの部分の
断面を示している。以下、製造工程を示す図９に基づき
プロセスフローを説明する。
【０００５】従来の一般的なトランジスタの形成方法に
より、図９（ａ）に示すように、半導体基板１２にｐウ
ェル４を形成し、ＬＯＣＯＳ分離膜１及びｎ＋拡散層６
を形成し、さらにゲート電極となるポリシリコン３１を
形成する。図９（ａ）の状態の表面に図示しない酸化膜
を堆積し、その後、その酸化膜をエッチングすること
で、図９（ｂ）に示すようなサイドウォール９ｃ、９ｄ
を形成する。次に、シリサイド反応させるためのＴｉ、
Ｃｏ、Ｐｔ、Ｐｄ、Ｎｉ、Ｍｏ、Ｎｂ等の金属のうちの
いずれかの金属３２を全面に堆積し、ＲＴＡ（Rapid Th
ermal Annealing）等でｎ＋拡散層６及びゲート電極８
ｂの表面と金属３２とをシリサイド化反応させ、図９
（ｃ）に示すようなシリサイド層７ｂ、ゲート電極シリ
サイド層２１を形成する。
より、図９（ａ）に示すように、半導体基板１２にｐウ
ェル４を形成し、ＬＯＣＯＳ分離膜１及びｎ＋拡散層６
を形成し、さらにゲート電極となるポリシリコン３１を
形成する。図９（ａ）の状態の表面に図示しない酸化膜
を堆積し、その後、その酸化膜をエッチングすること
で、図９（ｂ）に示すようなサイドウォール９ｃ、９ｄ
を形成する。次に、シリサイド反応させるためのＴｉ、
Ｃｏ、Ｐｔ、Ｐｄ、Ｎｉ、Ｍｏ、Ｎｂ等の金属のうちの
いずれかの金属３２を全面に堆積し、ＲＴＡ（Rapid Th
ermal Annealing）等でｎ＋拡散層６及びゲート電極８
ｂの表面と金属３２とをシリサイド化反応させ、図９
（ｃ）に示すようなシリサイド層７ｂ、ゲート電極シリ
サイド層２１を形成する。
【０００６】次に、シリサイド化されず未反応の金属３
２をエッチングにより除去する（図９（ｄ））。そして
最後に、層間絶縁膜２を堆積した後、層間絶縁膜２にコ
ンタクトホールの形成し、金属配線層１１ｂを堆積する
ことにより、図９（ｅ）に示す断面の相補型半導体装置
が得られる。なおｐチャネルトランジスタについても同
様である。
２をエッチングにより除去する（図９（ｄ））。そして
最後に、層間絶縁膜２を堆積した後、層間絶縁膜２にコ
ンタクトホールの形成し、金属配線層１１ｂを堆積する
ことにより、図９（ｅ）に示す断面の相補型半導体装置
が得られる。なおｐチャネルトランジスタについても同
様である。
【０００７】先に述べたように、シリサイド層は通常の
拡散層よりもシート抵抗が非常に低い。すなわち、通常
の拡散層の抵抗は、その厚みにもよるが、数十Ω程度で
あるのに対し、シリサイド層のシート抵抗は数Ω程度で
ある。トランジスタの動作速度は、種々の要因により決
まるが、シート抵抗が小さくなればなるほど速くなる傾
向がある（理想的にはシート抵抗値に反比例する）。こ
のことにより、図９（ｅ）のようにソース電極、ドレイ
ン電極の表面にシリサイド層７ｂを、そしてゲート電極
の表面にゲート電極シリサイド層２１をそれぞれ形成し
たトランジスタは、通常の拡散層のシート抵抗とシリサ
イド層のシート抵抗との比に対応して、通常のトランジ
スタよりも高速な動作が可能となる。
拡散層よりもシート抵抗が非常に低い。すなわち、通常
の拡散層の抵抗は、その厚みにもよるが、数十Ω程度で
あるのに対し、シリサイド層のシート抵抗は数Ω程度で
ある。トランジスタの動作速度は、種々の要因により決
まるが、シート抵抗が小さくなればなるほど速くなる傾
向がある（理想的にはシート抵抗値に反比例する）。こ
のことにより、図９（ｅ）のようにソース電極、ドレイ
ン電極の表面にシリサイド層７ｂを、そしてゲート電極
の表面にゲート電極シリサイド層２１をそれぞれ形成し
たトランジスタは、通常の拡散層のシート抵抗とシリサ
イド層のシート抵抗との比に対応して、通常のトランジ
スタよりも高速な動作が可能となる。
【０００８】
【発明が解決しようとする課題】従来の相補型半導体装
置は、図９のようなプロセスフローで形成され、図８の
ような断面をもつ。つまり、ｐチャネルトランジスタに
おけるｐ＋拡散層５及びｎチャネルトランジスタにおけ
るｎ＋拡散層６のいずれに対してもＴｉ等の同一種類の
金属３２を堆積し、この金属３２とシリコンとを化合さ
せシリサイド層を形成していた。しかし、文献（IEDM91
-653 Proceeding 25.5.1）によれば、シリサイド層７
ａ、７ｂとｐ＋拡散層５、ｎ＋拡散層６との間のショッ
トキー接触におけるショットキーバリアハイトは、同じ
金属を用いた場合でも表１に示すようにｐ＋拡散層５に
おける正孔に対する値とｎ＋拡散層６における電子に対
する値とでは異なる。さらに、シリサイド化の金属材料
が違ってもショットキバリアハイトは異なる。その結
果、シリサイド層７ａとシリサイド層７ｂとでショット
キー接触の部分の抵抗値が異なる。
置は、図９のようなプロセスフローで形成され、図８の
ような断面をもつ。つまり、ｐチャネルトランジスタに
おけるｐ＋拡散層５及びｎチャネルトランジスタにおけ
るｎ＋拡散層６のいずれに対してもＴｉ等の同一種類の
金属３２を堆積し、この金属３２とシリコンとを化合さ
せシリサイド層を形成していた。しかし、文献（IEDM91
-653 Proceeding 25.5.1）によれば、シリサイド層７
ａ、７ｂとｐ＋拡散層５、ｎ＋拡散層６との間のショッ
トキー接触におけるショットキーバリアハイトは、同じ
金属を用いた場合でも表１に示すようにｐ＋拡散層５に
おける正孔に対する値とｎ＋拡散層６における電子に対
する値とでは異なる。さらに、シリサイド化の金属材料
が違ってもショットキバリアハイトは異なる。その結
果、シリサイド層７ａとシリサイド層７ｂとでショット
キー接触の部分の抵抗値が異なる。
【０００９】
【表１】
【００１０】例えば、シリサイド化するための金属材料
としてＮｉを用いた場合において、上記文献によるとｐ
＋拡散層５についての正孔のショットキーバリアハイト
は0.43eVであり、他の材料（Ｃｏ，Ｔｉ，Ｍｏ）を用い
る場合より低く、これに対応してｐ＋拡散層５表面のシ
リサイド層７ａとｐ＋拡散層５との間の抵抗値は低くな
る傾向があり、ｐチャネルトランジスタは高速動作が可
能になる。
としてＮｉを用いた場合において、上記文献によるとｐ
＋拡散層５についての正孔のショットキーバリアハイト
は0.43eVであり、他の材料（Ｃｏ，Ｔｉ，Ｍｏ）を用い
る場合より低く、これに対応してｐ＋拡散層５表面のシ
リサイド層７ａとｐ＋拡散層５との間の抵抗値は低くな
る傾向があり、ｐチャネルトランジスタは高速動作が可
能になる。
【００１１】しかし、同じくＮｉを用いた場合、ｎ＋拡
散層６についての電子のショットキーバリアハイトは0.
67eVであり、他の材料を用いる場合より高い。これに対
応して、ｎ＋拡散層６表面でのシリサイド層７ｂとｎ＋
拡散層６との間の抵抗は高くなり、ｎチャネルトランジ
スタの動作は遅くなる。
散層６についての電子のショットキーバリアハイトは0.
67eVであり、他の材料を用いる場合より高い。これに対
応して、ｎ＋拡散層６表面でのシリサイド層７ｂとｎ＋
拡散層６との間の抵抗は高くなり、ｎチャネルトランジ
スタの動作は遅くなる。
【００１２】他方、Ｍｏを用いてシリサイド層を形成す
ると、上記の場合と逆に、シリサイド層７ｂとｎ＋拡散
層６との抵抗は相対的に低くなり、ｎチャネルトランジ
スタの動作は速くなるが、逆にシリサイド層７ａとｐ＋
拡散層５との間の抵抗値は相対的に高くなり、ｐチャネ
ルトランジスタの動作は遅くなる。
ると、上記の場合と逆に、シリサイド層７ｂとｎ＋拡散
層６との抵抗は相対的に低くなり、ｎチャネルトランジ
スタの動作は速くなるが、逆にシリサイド層７ａとｐ＋
拡散層５との間の抵抗値は相対的に高くなり、ｐチャネ
ルトランジスタの動作は遅くなる。
【００１３】上記のように、従来の相補型半導体装置で
は、同じ金属材料を用いてｐ＋拡散層５とｎ＋拡散層６
のシリサイド化を行っていたので、ｐ＋拡散層５に対す
るシリサイド層−拡散層間抵抗を低くできるが、他方の
抵抗は高くなってしまい、ｐチャネル、ｎチャネルトラ
ンジスタいずれについても同じように高速動作させるこ
とができないという欠点があった。
は、同じ金属材料を用いてｐ＋拡散層５とｎ＋拡散層６
のシリサイド化を行っていたので、ｐ＋拡散層５に対す
るシリサイド層−拡散層間抵抗を低くできるが、他方の
抵抗は高くなってしまい、ｐチャネル、ｎチャネルトラ
ンジスタいずれについても同じように高速動作させるこ
とができないという欠点があった。
【００１４】この発明は上記の問題点を解消するために
なされたもので、ｐ＋拡散層およびｎ＋拡散層いずれに
ついてもシリサイド層−拡散層の抵抗を低くでき、高速
動作可能な相補型半導体装置及びその製造方法を得るこ
とを目的とする。
なされたもので、ｐ＋拡散層およびｎ＋拡散層いずれに
ついてもシリサイド層−拡散層の抵抗を低くでき、高速
動作可能な相補型半導体装置及びその製造方法を得るこ
とを目的とする。
【００１５】
【課題を解決するための手段】請求項１に係る相補型半
導体装置は、半導体基板上の第１導電型の第１の半導体
領域に形成された第２導電型の第１の不純物拡散層と、
上記第１の不純物拡散層に第１の金属を用いて形成され
た第１のシリサイド層と、上記第１の不純物拡散層の間
に形成された第１のゲート電極とからなる第１のトラン
ジスタと、上記半導体基板上の第２導電型の第２の半導
体領域に形成された第１導電型の第２の不純物拡散層
と、上記第２の不純物拡散層に第２の金属を用いて形成
された第２のシリサイド層と、上記第２の不純物拡散層
の間に形成された第２のゲート電極とからなる第２のト
ランジスタとを備えるものである。
導体装置は、半導体基板上の第１導電型の第１の半導体
領域に形成された第２導電型の第１の不純物拡散層と、
上記第１の不純物拡散層に第１の金属を用いて形成され
た第１のシリサイド層と、上記第１の不純物拡散層の間
に形成された第１のゲート電極とからなる第１のトラン
ジスタと、上記半導体基板上の第２導電型の第２の半導
体領域に形成された第１導電型の第２の不純物拡散層
と、上記第２の不純物拡散層に第２の金属を用いて形成
された第２のシリサイド層と、上記第２の不純物拡散層
の間に形成された第２のゲート電極とからなる第２のト
ランジスタとを備えるものである。
【００１６】請求項２に係る相補型半導体装置は、半導
体基板上の第１導電型の第１の半導体領域に形成された
第２導電型の第１の不純物拡散層と、上記第１の不純物
拡散層に第１の金属を用いて形成されたシリサイド層
と、上記第１の不純物拡散層の間に形成された第１のゲ
ート電極とからなる第１のトランジスタと、上記半導体
基板上の第２導電型の第２の半導体領域に形成された第
１導電型の第２の不純物拡散層と、上記第２の不純物拡
散層に形成された第２の金属のシリサイド混晶層と、上
記第２の不純物拡散層の間に形成された第２のゲート電
極とからなる第２のトランジスタとを備えるものであ
る。
体基板上の第１導電型の第１の半導体領域に形成された
第２導電型の第１の不純物拡散層と、上記第１の不純物
拡散層に第１の金属を用いて形成されたシリサイド層
と、上記第１の不純物拡散層の間に形成された第１のゲ
ート電極とからなる第１のトランジスタと、上記半導体
基板上の第２導電型の第２の半導体領域に形成された第
１導電型の第２の不純物拡散層と、上記第２の不純物拡
散層に形成された第２の金属のシリサイド混晶層と、上
記第２の不純物拡散層の間に形成された第２のゲート電
極とからなる第２のトランジスタとを備えるものであ
る。
【００１７】請求項３に係る相補型半導体装置の製造方
法は、半導体基板上の第１導電型の第１の半導体領域に
第２導電型の第１の不純物拡散層を形成するとともに、
上記半導体基板上の第２導電型の第２の半導体領域に第
１導電型の第２の不純物拡散層を形成する第１の工程
と、上記第１の不純物拡散層の間に第１のトランジスタ
の第１のゲート電極を形成するとともに、上記第２の不
純物拡散層の間に第２のトランジスタの第２のゲート電
極を形成する第２の工程と、上記第１の不純物拡散層及
び上記第２の不純物拡散層に重ねて第１のマスク層を形
成する第３の工程と、上記第１の半導体領域上に第１の
レジスト膜を形成する第４の工程と、エッチングにより
上記第２の半導体領域上の上記第１のマスク層を除去す
る第５の工程と、上記第１のレジスト膜を除去する第６
の工程と、第２の金属層を堆積し、上記第２の不純物拡
散層に第２のシリサイド層を形成する第７の工程と、上
記第１のマスク層及び未反応の上記第２の金属層を除去
する第８の工程と、上記第１の不純物拡散層及び上記第
２の不純物拡散層に重ねて第２のマスク層を形成する第
９の工程と、上記第２の半導体領域上に第２のレジスト
膜を形成する第１０の工程と、エッチングにより上記第
１の半導体領域の上記第２のマスク層を除去する第１１
の工程と、上記第２のレジスト膜を除去する第１２の工
程と、第１の金属層を堆積し、上記第１の不純物拡散層
に第１のシリサイド層を形成する第１３の工程と、上記
第２のマスク層及び未反応の上記第１の金属層を除去す
る第１４の工程とを備えるものである。
法は、半導体基板上の第１導電型の第１の半導体領域に
第２導電型の第１の不純物拡散層を形成するとともに、
上記半導体基板上の第２導電型の第２の半導体領域に第
１導電型の第２の不純物拡散層を形成する第１の工程
と、上記第１の不純物拡散層の間に第１のトランジスタ
の第１のゲート電極を形成するとともに、上記第２の不
純物拡散層の間に第２のトランジスタの第２のゲート電
極を形成する第２の工程と、上記第１の不純物拡散層及
び上記第２の不純物拡散層に重ねて第１のマスク層を形
成する第３の工程と、上記第１の半導体領域上に第１の
レジスト膜を形成する第４の工程と、エッチングにより
上記第２の半導体領域上の上記第１のマスク層を除去す
る第５の工程と、上記第１のレジスト膜を除去する第６
の工程と、第２の金属層を堆積し、上記第２の不純物拡
散層に第２のシリサイド層を形成する第７の工程と、上
記第１のマスク層及び未反応の上記第２の金属層を除去
する第８の工程と、上記第１の不純物拡散層及び上記第
２の不純物拡散層に重ねて第２のマスク層を形成する第
９の工程と、上記第２の半導体領域上に第２のレジスト
膜を形成する第１０の工程と、エッチングにより上記第
１の半導体領域の上記第２のマスク層を除去する第１１
の工程と、上記第２のレジスト膜を除去する第１２の工
程と、第１の金属層を堆積し、上記第１の不純物拡散層
に第１のシリサイド層を形成する第１３の工程と、上記
第２のマスク層及び未反応の上記第１の金属層を除去す
る第１４の工程とを備えるものである。
【００１８】請求項４に係る相補型半導体装置の製造方
法は、半導体基板上の第１導電型の第１の半導体領域に
第２導電型の第１の不純物拡散層を形成するとともに、
上記半導体基板上の第２導電型の第２の半導体領域に第
１導電型の第２の不純物拡散層を形成する第１の工程
と、上記第１の不純物拡散層の間に第１のトランジスタ
の第１のゲート電極を形成するとともに、上記第２の不
純物拡散層の間に第２のトランジスタの第２のゲート電
極を形成する第２の工程と、上記第１の不純物拡散層及
び上記第２の不純物拡散層に重ねて第１の金属層を堆積
し、上記第１の不純物拡散層及び上記第２の不純物拡散
層にシリサイド層を形成する第３の工程と、未反応の上
記第１の金属層を除去する第４の工程と、上記第１の半
導体領域及び上記第２の半導体領域を覆うとともに、上
記第２の不純物拡散層の部分に開口部を有するマスク層
を形成する第５の工程と、第２の金属のイオンを注入し
上記第２の不純物拡散層にシリサイド混晶層を形成する
第６の工程とを備えるものである。
法は、半導体基板上の第１導電型の第１の半導体領域に
第２導電型の第１の不純物拡散層を形成するとともに、
上記半導体基板上の第２導電型の第２の半導体領域に第
１導電型の第２の不純物拡散層を形成する第１の工程
と、上記第１の不純物拡散層の間に第１のトランジスタ
の第１のゲート電極を形成するとともに、上記第２の不
純物拡散層の間に第２のトランジスタの第２のゲート電
極を形成する第２の工程と、上記第１の不純物拡散層及
び上記第２の不純物拡散層に重ねて第１の金属層を堆積
し、上記第１の不純物拡散層及び上記第２の不純物拡散
層にシリサイド層を形成する第３の工程と、未反応の上
記第１の金属層を除去する第４の工程と、上記第１の半
導体領域及び上記第２の半導体領域を覆うとともに、上
記第２の不純物拡散層の部分に開口部を有するマスク層
を形成する第５の工程と、第２の金属のイオンを注入し
上記第２の不純物拡散層にシリサイド混晶層を形成する
第６の工程とを備えるものである。
【００１９】
【作用】請求項１の発明においては、第１のトランジス
タの第１の不純物拡散層と第１のシリサイド層との間の
ショットキーバリアハイトが低く、この間の抵抗が小さ
くなるとともに、第２のトランジスタの第２の不純物拡
散層と第２のシリサイド層との間のショットキーバリア
ハイトが低く、この間の抵抗が小さくなる。
タの第１の不純物拡散層と第１のシリサイド層との間の
ショットキーバリアハイトが低く、この間の抵抗が小さ
くなるとともに、第２のトランジスタの第２の不純物拡
散層と第２のシリサイド層との間のショットキーバリア
ハイトが低く、この間の抵抗が小さくなる。
【００２０】請求項２の発明においては、第２のトラン
ジスタの第２の不純物拡散層とシリサイド混晶層との間
のショットキーバリアハイトが第１の金属によるシリサ
イド層の場合より低くなり、この間の抵抗が小さくな
る。
ジスタの第２の不純物拡散層とシリサイド混晶層との間
のショットキーバリアハイトが第１の金属によるシリサ
イド層の場合より低くなり、この間の抵抗が小さくな
る。
【００２１】請求項３の発明においては、ショットキー
バリアハイトが低くなる第２の金属層を堆積して第２の
トランジスタの第２の不純物拡散層に第２のシリサイド
層を形成し、抵抗を小さくするとともに、ショットキー
バリアハイトが低くなる第１の金属層を堆積して第１の
トランジスタの第１の不純物拡散層に第１のシリサイド
層を形成し、抵抗を小さくする。
バリアハイトが低くなる第２の金属層を堆積して第２の
トランジスタの第２の不純物拡散層に第２のシリサイド
層を形成し、抵抗を小さくするとともに、ショットキー
バリアハイトが低くなる第１の金属層を堆積して第１の
トランジスタの第１の不純物拡散層に第１のシリサイド
層を形成し、抵抗を小さくする。
【００２２】請求項４の発明においては、第１の金属層
を堆積して第１のトランジスタの第１の不純物拡散層及
び第２のトランジスタの第２の不純物拡散層にシリサイ
ド層を形成するとともに、第２のトランジスタの第２の
不純物拡散層に対しショットキーバリアハイトを低くす
る第２の金属のイオンを注入してシリサイド混晶層を形
成し、抵抗を小さくする。
を堆積して第１のトランジスタの第１の不純物拡散層及
び第２のトランジスタの第２の不純物拡散層にシリサイ
ド層を形成するとともに、第２のトランジスタの第２の
不純物拡散層に対しショットキーバリアハイトを低くす
る第２の金属のイオンを注入してシリサイド混晶層を形
成し、抵抗を小さくする。
【００２３】
実施例１．以下、この発明の一実施例を図について説明
する。図１は実施例１の相補型半導体装置の断面を示す
図である。この図で第１導電型の半導体はｎ型半導体、
第２導電型の半導体はｐ型半導体に相当する。同図にお
いて、１はトランジスタを形成するための活性領域を分
離するＬＯＣＯＳ（Local Oxidation of Silicon）分離
膜、２はトランジスタと配線層との間を絶縁する層間絶
縁膜、３はｐチャネルトランジスタが形成されるｎウェ
ル、４はｎチャネルトランジスタが形成されるｐウェ
ル、５はｎウェル３に形成されたｐ＋拡散層、６はｐウ
ェル４に形成されたｎ＋拡散層、８ａ、８ｂはｐチャネ
ルトランジスタ及びｎチャネルトランジスタのゲート電
極、９ａ〜９ｄはゲート電極８ａ、８ｂのサイドウォー
ル、１０ａ、１０ｂはゲート酸化膜、１１ａ、１１ｂは
第１のシリサイド層１３、第２のシリサイド層１４に接
続される金属配線、１２はｎウェル３、ｐウェル４が形
成される基板、２１ａ、２１ｂはゲート電極シリサイド
層である。これらは従来の相補型半導体装置のものと同
じものである。１３はｐ＋拡散層５に形成された第１の
シリサイド層、１４はｎ＋拡散層６に形成され、第１の
シリサイド層１３と異なる金属による第２のシリサイド
層である。図７はｎ型トランジスタとｐ型トランジスタ
とからなる相補型半導体装置を構成している。
する。図１は実施例１の相補型半導体装置の断面を示す
図である。この図で第１導電型の半導体はｎ型半導体、
第２導電型の半導体はｐ型半導体に相当する。同図にお
いて、１はトランジスタを形成するための活性領域を分
離するＬＯＣＯＳ（Local Oxidation of Silicon）分離
膜、２はトランジスタと配線層との間を絶縁する層間絶
縁膜、３はｐチャネルトランジスタが形成されるｎウェ
ル、４はｎチャネルトランジスタが形成されるｐウェ
ル、５はｎウェル３に形成されたｐ＋拡散層、６はｐウ
ェル４に形成されたｎ＋拡散層、８ａ、８ｂはｐチャネ
ルトランジスタ及びｎチャネルトランジスタのゲート電
極、９ａ〜９ｄはゲート電極８ａ、８ｂのサイドウォー
ル、１０ａ、１０ｂはゲート酸化膜、１１ａ、１１ｂは
第１のシリサイド層１３、第２のシリサイド層１４に接
続される金属配線、１２はｎウェル３、ｐウェル４が形
成される基板、２１ａ、２１ｂはゲート電極シリサイド
層である。これらは従来の相補型半導体装置のものと同
じものである。１３はｐ＋拡散層５に形成された第１の
シリサイド層、１４はｎ＋拡散層６に形成され、第１の
シリサイド層１３と異なる金属による第２のシリサイド
層である。図７はｎ型トランジスタとｐ型トランジスタ
とからなる相補型半導体装置を構成している。
【００２４】この実施例１の相補型半導体装置が従来例
のものと異なるのは、ｐ＋拡散層５上の第１のシリサイ
ド層１３を形成する金属とｎ＋拡散層６の第２のシリサ
イド層１４を形成する金属とが異なる点である。
のものと異なるのは、ｐ＋拡散層５上の第１のシリサイ
ド層１３を形成する金属とｎ＋拡散層６の第２のシリサ
イド層１４を形成する金属とが異なる点である。
【００２５】すなわち、第１のシリサイド層１３を形成
する金属材料として、正孔に対するショットキーバリア
ハイトが最も低くなるもの、例えば表１に示すＮｉを用
いてシリサイドＮｉＳｉを形成するとともに、第２のシ
リサイド層１４を形成する金属材料として、電子に対す
るショットキーバリアハイトが最も低くなるもの、例え
ば表１に示すＭｏを用いてシリサイドＭｏＳｉ2を形成
する。このように第１のシリサイド層１３及び第２のシ
リサイド層１４とを形成することにより、ｐ＋拡散層５
およびｎ＋拡散層６いずれについてもシリサイド層−拡
散層の抵抗を低くでき、高速動作が可能になる。
する金属材料として、正孔に対するショットキーバリア
ハイトが最も低くなるもの、例えば表１に示すＮｉを用
いてシリサイドＮｉＳｉを形成するとともに、第２のシ
リサイド層１４を形成する金属材料として、電子に対す
るショットキーバリアハイトが最も低くなるもの、例え
ば表１に示すＭｏを用いてシリサイドＭｏＳｉ2を形成
する。このように第１のシリサイド層１３及び第２のシ
リサイド層１４とを形成することにより、ｐ＋拡散層５
およびｎ＋拡散層６いずれについてもシリサイド層−拡
散層の抵抗を低くでき、高速動作が可能になる。
【００２６】次に、この実施例１の相補型半導体装置を
形成する工程を図２乃至図４を用いて説明する。図２乃
至図４は、便宜上、一連の製造工程を３つの図面で表し
たもので、これらは連続した工程を示している。以下に
示す工程（ａ）〜（ｄ）については図２を、工程（ｅ）
〜（ｈ）については図３を、工程（ｉ）〜（ｋ）につい
ては図４をそれぞれ参照しながら説明する。
形成する工程を図２乃至図４を用いて説明する。図２乃
至図４は、便宜上、一連の製造工程を３つの図面で表し
たもので、これらは連続した工程を示している。以下に
示す工程（ａ）〜（ｄ）については図２を、工程（ｅ）
〜（ｈ）については図３を、工程（ｉ）〜（ｋ）につい
ては図４をそれぞれ参照しながら説明する。
【００２７】工程（ａ） 従来の一般的なトランジスタの形成方法により、図２
（ａ）に示すように半導体基板１２にｎウェル３及びｐ
ウェル４とを形成するとともに、ｐ＋拡散層５及びｎ＋
拡散層６そしてＬＯＣＯＳ分離膜１を形成し、さらにゲ
ート電極となるポリシリコン３１を酸化膜上に形成す
る。
（ａ）に示すように半導体基板１２にｎウェル３及びｐ
ウェル４とを形成するとともに、ｐ＋拡散層５及びｎ＋
拡散層６そしてＬＯＣＯＳ分離膜１を形成し、さらにゲ
ート電極となるポリシリコン３１を酸化膜上に形成す
る。
【００２８】工程（ｂ） 図２（ａ）の状態の表面に図示しない酸化膜を堆積し、
その後、その酸化膜をエッチングすることで、図２
（ｂ）に示すようなサイドウォール９ａ〜９ｄを形成す
る。
その後、その酸化膜をエッチングすることで、図２
（ｂ）に示すようなサイドウォール９ａ〜９ｄを形成す
る。
【００２９】工程（ｃ） 次に、全面に、シリサイド化反応のマスクとするための
ＴｉＮ層１５ａを堆積する（図２（ｃ））。
ＴｉＮ層１５ａを堆積する（図２（ｃ））。
【００３０】工程（ｄ） 次に、全面にフォトレジストを塗布した後、フォトリソ
グラフィーによりｐチャネルトランジスタ形成領域１７
にのみ、図２（ｄ）に示すようにフォトレジスト１６を
残すほか、他をエッチングにより除去する。
グラフィーによりｐチャネルトランジスタ形成領域１７
にのみ、図２（ｄ）に示すようにフォトレジスト１６を
残すほか、他をエッチングにより除去する。
【００３１】工程（ｅ） 次に、ｎチャネルトランジスタ形成領域１８のＴｉＮ層
１５ａをエッチングにより除去し、その後にフォトレジ
スト１６を除去する（図３（ｅ））。
１５ａをエッチングにより除去し、その後にフォトレジ
スト１６を除去する（図３（ｅ））。
【００３２】工程（ｆ） 次に、全面に第２のシリサイド層１４を形成するための
ｎ＋不純物層用金属層１９を堆積する。このｎ＋不純物
層用金属層１９の材料には、電子に対するショットキー
バリアハイトが低い材料、例えば表１にあるＭｏを用い
る。もっともこの条件を満たせば他の材料であってもよ
い。
ｎ＋不純物層用金属層１９を堆積する。このｎ＋不純物
層用金属層１９の材料には、電子に対するショットキー
バリアハイトが低い材料、例えば表１にあるＭｏを用い
る。もっともこの条件を満たせば他の材料であってもよ
い。
【００３３】工程（ｇ） 次に、ＲＴＡ（Rapid Thermal Annealing）等によっ
て、ＴｉＮ層１５ａに覆われていないｎチャネルトラン
ジスタ形成領域１８のｎ＋不純物層６及びポリシリコン
３１の表面だけをシリサイド化した後、未反応のまま残
っているｎ＋不純物層用金属層１９とＴｉＮ層１５ａを
除去する（図３（ｇ））。
て、ＴｉＮ層１５ａに覆われていないｎチャネルトラン
ジスタ形成領域１８のｎ＋不純物層６及びポリシリコン
３１の表面だけをシリサイド化した後、未反応のまま残
っているｎ＋不純物層用金属層１９とＴｉＮ層１５ａを
除去する（図３（ｇ））。
【００３４】工程（ｈ） 工程（ｃ）〜（ｅ）と同様の工程により、ｎチャネルト
ランジスタ形成領域１８にのみＴｉＮ層１５ｂを形成す
る。
ランジスタ形成領域１８にのみＴｉＮ層１５ｂを形成す
る。
【００３５】工程（ｉ） 次に、第１のシリサイド層１３を形成するために全面に
ｐ＋不純物層用金属層２０を堆積する。このｐ＋不純物
層用金属層２０の材料には、正孔に対するショットキー
バリアハイトが低い材料、例えば表１にあるＮｉを用い
る。もっともこの条件を満たせば他の材料であってもよ
い。
ｐ＋不純物層用金属層２０を堆積する。このｐ＋不純物
層用金属層２０の材料には、正孔に対するショットキー
バリアハイトが低い材料、例えば表１にあるＮｉを用い
る。もっともこの条件を満たせば他の材料であってもよ
い。
【００３６】工程（ｊ） 次に、ＲＴＡ等によって、ＴｉＮ層１５ｂに覆われてい
ないｐチャネルトランジスタ形成領域１７のｐ＋不純物
層５及びポリシリコン３１の表面だけをシリサイド化し
た後、未反応のまま残っているｐ＋不純物層用金属層２
０とＴｉＮ層１５ｂを除去する（図４（ｊ））。
ないｐチャネルトランジスタ形成領域１７のｐ＋不純物
層５及びポリシリコン３１の表面だけをシリサイド化し
た後、未反応のまま残っているｐ＋不純物層用金属層２
０とＴｉＮ層１５ｂを除去する（図４（ｊ））。
【００３７】工程（ｋ） そして層間絶縁膜２を形成した後、ｐ＋拡散層５及びｎ
＋拡散層６を配線するためのコンタクトホールを設け、
金属配線層１１ａ、１１ｂを形成することによりこの実
施例１の相補型半導体装置が得られる（図４（ｋ））。
＋拡散層６を配線するためのコンタクトホールを設け、
金属配線層１１ａ、１１ｂを形成することによりこの実
施例１の相補型半導体装置が得られる（図４（ｋ））。
【００３８】この実施例１の相補型半導体装置では、ｐ
＋拡散層５と第１のシリサイド層１３間の抵抗、ｎ＋拡
散層６と第２のシリサイド層１４間の抵抗がそれぞれ最
も低くなるように、それぞれに対して最良の金属材料を
用いて形成するので、相補型半導体装置の高速な動作が
可能になる。
＋拡散層５と第１のシリサイド層１３間の抵抗、ｎ＋拡
散層６と第２のシリサイド層１４間の抵抗がそれぞれ最
も低くなるように、それぞれに対して最良の金属材料を
用いて形成するので、相補型半導体装置の高速な動作が
可能になる。
【００３９】実施例２．上記実施例１では、ｐ＋拡散層
５とｎ＋拡散層６のそれぞれについてシリサイド層を形
成する際に異なる金属を用い、それぞれ別工程により単
一の金属によるシリサイド層を形成していたが、複数の
金属によるシリサイドの混晶を形成するようにしてもよ
い。
５とｎ＋拡散層６のそれぞれについてシリサイド層を形
成する際に異なる金属を用い、それぞれ別工程により単
一の金属によるシリサイド層を形成していたが、複数の
金属によるシリサイドの混晶を形成するようにしてもよ
い。
【００４０】図５は実施例２の相補型半導体装置の断面
を示す図であり、同図におけるＬＯＣＯＳ分離膜１、層
間絶縁膜２、ｎウェル３、ｐウェル４、ｐ＋拡散層５、
ｎ＋拡散層６、ゲート電極８ａ、８ｂ、サイドウォール
９ａ〜９ｄ、ゲート酸化膜１０ａ、１０ｂ、金属配線１
１ａ、１１ｂ、基板１２は実施例１の相補型半導体装置
のものと同じものである。またシリサイド層７ａ、７ｂ
は従来例の相補型半導体装置のものと同じものである。
を示す図であり、同図におけるＬＯＣＯＳ分離膜１、層
間絶縁膜２、ｎウェル３、ｐウェル４、ｐ＋拡散層５、
ｎ＋拡散層６、ゲート電極８ａ、８ｂ、サイドウォール
９ａ〜９ｄ、ゲート酸化膜１０ａ、１０ｂ、金属配線１
１ａ、１１ｂ、基板１２は実施例１の相補型半導体装置
のものと同じものである。またシリサイド層７ａ、７ｂ
は従来例の相補型半導体装置のものと同じものである。
【００４１】この実施例２の相補型半導体装置が実施例
１のものと異なるのは、ｐ＋拡散層５及びｎ＋拡散層６
に同じ金属によるシリサイド層７ａ、７ｂが形成され、
さらに、ｎ＋拡散層６のシリサイド層７ｂに、２種類の
金属、例えばＮｉとＭｏとからなるシリサイド混晶層２
２が形成され、これに金属配線１１ｂが接続されている
点である。
１のものと異なるのは、ｐ＋拡散層５及びｎ＋拡散層６
に同じ金属によるシリサイド層７ａ、７ｂが形成され、
さらに、ｎ＋拡散層６のシリサイド層７ｂに、２種類の
金属、例えばＮｉとＭｏとからなるシリサイド混晶層２
２が形成され、これに金属配線１１ｂが接続されている
点である。
【００４２】このようなシリサイド混晶層２２を用いれ
ばショットキーバリアハイトを低くすることができる。
これは以下に示す理由による。一般にショットキーバリ
アハイトに関しては、表１に示すように、それを高くす
る金属と低くする金属とがあるが、それら金属の混晶に
よるシリサイド層を形成すると、その混晶のショットキ
ーバリアハイトはそれぞれの金属の場合の値の中間の値
を取ることが知られている。よって、例えば、最初に全
面にｐ＋拡散層５に対してショットキーバリアハイトが
低くなるＮｉを堆積し、ｐ＋拡散層５、ｎ＋拡散層６、
図示しないポリシリコン配線等全てをシリサイド化して
おき、その後にｎ＋拡散層６に対してのみ、その部分の
ショットキーバリアハイトを下げるように、例えばＭｏ
イオンをｎ＋拡散層６にイオン注入しシリサイド混晶層
２２を形成すれば、シリサイド層７ａのショットキーバ
リアハイトは最適化（最小）されるとともに、シリサイ
ド層７ｂのショットキーバリアハイトを従来例の場合よ
り下げることができる。
ばショットキーバリアハイトを低くすることができる。
これは以下に示す理由による。一般にショットキーバリ
アハイトに関しては、表１に示すように、それを高くす
る金属と低くする金属とがあるが、それら金属の混晶に
よるシリサイド層を形成すると、その混晶のショットキ
ーバリアハイトはそれぞれの金属の場合の値の中間の値
を取ることが知られている。よって、例えば、最初に全
面にｐ＋拡散層５に対してショットキーバリアハイトが
低くなるＮｉを堆積し、ｐ＋拡散層５、ｎ＋拡散層６、
図示しないポリシリコン配線等全てをシリサイド化して
おき、その後にｎ＋拡散層６に対してのみ、その部分の
ショットキーバリアハイトを下げるように、例えばＭｏ
イオンをｎ＋拡散層６にイオン注入しシリサイド混晶層
２２を形成すれば、シリサイド層７ａのショットキーバ
リアハイトは最適化（最小）されるとともに、シリサイ
ド層７ｂのショットキーバリアハイトを従来例の場合よ
り下げることができる。
【００４３】次に、この実施例２の相補型半導体装置を
形成する工程を図６、図７を用いて説明する。図６、図
７は、便宜上、一連の製造工程を２つの図面で表したも
ので、これらは連続した工程を示している。以下に示す
工程（ａ）〜（ｄ）については図６を、工程（ｅ）〜
（ｈ）については図７をそれぞれ参照しながら説明す
る。
形成する工程を図６、図７を用いて説明する。図６、図
７は、便宜上、一連の製造工程を２つの図面で表したも
ので、これらは連続した工程を示している。以下に示す
工程（ａ）〜（ｄ）については図６を、工程（ｅ）〜
（ｈ）については図７をそれぞれ参照しながら説明す
る。
【００４４】工程（ａ） 従来の一般的なＬＤＤ（Lightly Doped Drain）構造ト
ランジスタの形成方法により、図６（ａ）に示すよう
に、半導体基板１２にｎウェル３及びｐウェル４を形成
し、ｐ＋拡散層５及びｎ＋拡散層６、そしてＬＯＣＯＳ
分離膜１を形成し、さらにゲート電極となるポリシリコ
ン３１を酸化膜上に形成する。
ランジスタの形成方法により、図６（ａ）に示すよう
に、半導体基板１２にｎウェル３及びｐウェル４を形成
し、ｐ＋拡散層５及びｎ＋拡散層６、そしてＬＯＣＯＳ
分離膜１を形成し、さらにゲート電極となるポリシリコ
ン３１を酸化膜上に形成する。
【００４５】工程（ｂ） 図６（ａ）の状態の表面に図示しない酸化膜を堆積し、
その後、その酸化膜をエッチングすることで、図６
（ｂ）に示すようなサイドウォール９ａ〜９ｄを形成す
る。
その後、その酸化膜をエッチングすることで、図６
（ｂ）に示すようなサイドウォール９ａ〜９ｄを形成す
る。
【００４６】工程（ｃ） 次に、図６（ｃ）に示すように全面にシリサイド層７を
形成するための金属層３２を堆積する。この金属層３２
の材料には、正孔に対するショットキーバリアハイトが
低い材料、例えば表１にあるＮｉを用いる。もっともこ
の条件を満たせば他の材料であってもよい。
形成するための金属層３２を堆積する。この金属層３２
の材料には、正孔に対するショットキーバリアハイトが
低い材料、例えば表１にあるＮｉを用いる。もっともこ
の条件を満たせば他の材料であってもよい。
【００４７】工程（ｄ） 次に、ＲＴＡ等によってｐ＋拡散層５、ｎ＋拡散層６及
びポリシリコン３１の表面をシリサイド化した後、未反
応のまま残っている金属層３２を除去する（図６
（ｄ））。
びポリシリコン３１の表面をシリサイド化した後、未反
応のまま残っている金属層３２を除去する（図６
（ｄ））。
【００４８】工程（ｅ） 次に、層間絶縁膜２を全面に厚く堆積する（図７
（ｅ））。
（ｅ））。
【００４９】工程（ｆ） 次に、層間絶縁膜２に、ｐ＋拡散層５、ｎ＋拡散層６と
金属配線とを接続するためのコンタクトホール２３ａ〜
２３ｄを設ける（図７（ｆ））。
金属配線とを接続するためのコンタクトホール２３ａ〜
２３ｄを設ける（図７（ｆ））。
【００５０】工程（ｇ） 次に、ｐチャネルトランジスタ領域１７にのみフォトレ
ジスト２４を形成する。このフォトレジスト２４によ
り、コンタクトホール２３ａ、２３ｂは埋め尽くされる
（図７（ｇ））。他方、ｎチャネルトランジスタ領域の
コンタクトホール２３ｃ、２３ｄはもとのままであり、
ｎ＋拡散層６のシリサイド層７ｂは露出している。
ジスト２４を形成する。このフォトレジスト２４によ
り、コンタクトホール２３ａ、２３ｂは埋め尽くされる
（図７（ｇ））。他方、ｎチャネルトランジスタ領域の
コンタクトホール２３ｃ、２３ｄはもとのままであり、
ｎ＋拡散層６のシリサイド層７ｂは露出している。
【００５１】工程（ｈ） 図７（ｇ）の状態でＭｏイオン２５を注入すると、シリ
サイド層７ｂに２種類の金属Ｎｉ、Ｍｏによるシリサイ
ド混晶層２２が形成される（図７（ｈ））。そしてフォ
トレジスト２４を除去した後、金属配線層１１を形成す
ることにより図６の相補型半導体装置が得られる。
サイド層７ｂに２種類の金属Ｎｉ、Ｍｏによるシリサイ
ド混晶層２２が形成される（図７（ｈ））。そしてフォ
トレジスト２４を除去した後、金属配線層１１を形成す
ることにより図６の相補型半導体装置が得られる。
【００５２】実施例２の製造工程において、実施例１の
保護膜であるＴｉＮ層１５を形成する工程が不要になる
とともに、レジスト層を形成する工程が半分ですむた
め、製造工程が少なくなり、実施例１の場合と比較して
製造が容易である。また工程（ｈ）におけるイオン注入
のマスクに層間絶縁膜２を用いているため、イオン注入
用マスクを作る工程を必要としない。
保護膜であるＴｉＮ層１５を形成する工程が不要になる
とともに、レジスト層を形成する工程が半分ですむた
め、製造工程が少なくなり、実施例１の場合と比較して
製造が容易である。また工程（ｈ）におけるイオン注入
のマスクに層間絶縁膜２を用いているため、イオン注入
用マスクを作る工程を必要としない。
【００５３】この実施例２の相補型半導体装置では、Ｍ
ｏイオン注入によりｎ＋拡散層６にシリサイド混晶層２
２を形成し、ｎ＋拡散層６との抵抗を小さくすることが
でき、相補型半導体装置の高速な動作が可能になるとと
もに、製造工程が少なくてすみ、生産性が向上する。
ｏイオン注入によりｎ＋拡散層６にシリサイド混晶層２
２を形成し、ｎ＋拡散層６との抵抗を小さくすることが
でき、相補型半導体装置の高速な動作が可能になるとと
もに、製造工程が少なくてすみ、生産性が向上する。
【００５４】なお、上記実施例２において、層間絶縁膜
２を形成した後、コンタクトホール２３を開孔した時に
イオン注入を行っているが、シリサイド層７を形成した
後すぐに行っても良い。いずれにしても、ｎチャネルト
ランジスタ形成領域１８のみにイオン注入を行う。
２を形成した後、コンタクトホール２３を開孔した時に
イオン注入を行っているが、シリサイド層７を形成した
後すぐに行っても良い。いずれにしても、ｎチャネルト
ランジスタ形成領域１８のみにイオン注入を行う。
【００５５】なお、上記実施例１及び実施例２におい
て、シリサイド層とシリサイド混晶層を形成する金属と
してＮｉ、Ｍｏを用いたが、これに限らずｐ＋拡散層、
ｎ＋拡散層それぞれに対するショットキーバリアハイト
が小さくできる金属であればよく、表１に示す金属、あ
るいは表１以外の金属を用いても良いのはいうまでもな
い。なお、第１導電型の半導体をｐ型半導体、第２導電
型の半導体をｎ型半導体としてもよいことはもちろんで
ある。
て、シリサイド層とシリサイド混晶層を形成する金属と
してＮｉ、Ｍｏを用いたが、これに限らずｐ＋拡散層、
ｎ＋拡散層それぞれに対するショットキーバリアハイト
が小さくできる金属であればよく、表１に示す金属、あ
るいは表１以外の金属を用いても良いのはいうまでもな
い。なお、第１導電型の半導体をｐ型半導体、第２導電
型の半導体をｎ型半導体としてもよいことはもちろんで
ある。
【００５６】
【発明の効果】以上のように、請求項１及び請求項３の
発明によれば、ショットキーバリアハイトを小さくする
第２の金属を用いて第２の不純物拡散層に第２のシリサ
イド層を形成したので、第１のトランジスタの第１の不
純物拡散層と第１のシリサイド層との抵抗、及び第２の
トランジスタの第２の不純物拡散層と第２のシリサイド
層との抵抗を少なくすることができ、相補型半導体装置
の高速な動作が可能になる。
発明によれば、ショットキーバリアハイトを小さくする
第２の金属を用いて第２の不純物拡散層に第２のシリサ
イド層を形成したので、第１のトランジスタの第１の不
純物拡散層と第１のシリサイド層との抵抗、及び第２の
トランジスタの第２の不純物拡散層と第２のシリサイド
層との抵抗を少なくすることができ、相補型半導体装置
の高速な動作が可能になる。
【００５７】また、請求項２及び請求項４の発明によれ
ば、第１の金属とショットキーバリアハイトを小さくす
る第２の金属とを混在させて形成したシリサイド混晶層
を第２の不純物拡散層を備えたので、第１のトランジス
タの第１の不純物拡散層とシリサイド層との抵抗、及び
第２のトランジスタの第２の不純物拡散層とシリサイド
混晶層との抵抗を少なくすることができ、相補型半導体
装置の高速な動作が可能になるとともに、製造工程が少
なくてすみ、生産性が向上する。
ば、第１の金属とショットキーバリアハイトを小さくす
る第２の金属とを混在させて形成したシリサイド混晶層
を第２の不純物拡散層を備えたので、第１のトランジス
タの第１の不純物拡散層とシリサイド層との抵抗、及び
第２のトランジスタの第２の不純物拡散層とシリサイド
混晶層との抵抗を少なくすることができ、相補型半導体
装置の高速な動作が可能になるとともに、製造工程が少
なくてすみ、生産性が向上する。
【図１】この発明の実施例１の相補型半導体装置の断面
を示す図である。
を示す図である。
【図２】この発明の実施例１の相補型半導体装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図３】この発明の実施例１の相補型半導体装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図４】この発明の実施例１の相補型半導体装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図５】この発明の実施例２の相補型半導体装置の断面
を示す図である。
を示す図である。
【図６】この発明の実施例２の相補型半導体装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図７】この発明の実施例２の相補型半導体装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図８】従来の相補型半導体装置の断面を示す図であ
る。
る。
【図９】従来の相補型半導体装置の製造工程を示す断面
図である。
図である。
１ ＬＯＣＯＳ分離膜 ２ 層間絶縁膜 ３ ｎウェル ４ ｐウェル ５ ｐ＋拡散層 ６ ｎ＋拡散層 ７ シリサイド層 ８ ゲート電極 ９ サイドウォール １０ ゲート酸化膜 １１ 金属配線層 １２ 基板 １３ 第１のシリサイド層 １４ 第２のシリサイド層 １５ ＴｉＮ層 １６ フォトレジスト １７ ｐチャネルトランジスタ形成領域 １８ ｎチャネルトランジスタ形成領域 １９ ｎ＋不純物層用金属層 ２０ ｐ＋不純物層用金属層 ２２ シリサイド混晶層 ２３ コンタクトホール ２４ フォトレジスト ２５ Ｍｏイオン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 21/336 7514−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｐ
Claims (4)
- 【請求項１】 半導体基板上の第１導電型の第１の半導
体領域に形成された第２導電型の第１の不純物拡散層
と、上記第１の不純物拡散層に第１の金属を用いて形成
された第１のシリサイド層と、上記第１の不純物拡散層
の間に形成された第１のゲート電極とからなる第１のト
ランジスタと、上記半導体基板上の第２導電型の第２の
半導体領域に形成された第１導電型の第２の不純物拡散
層と、上記第２の不純物拡散層に第２の金属を用いて形
成された第２のシリサイド層と、上記第２の不純物拡散
層の間に形成された第２のゲート電極とからなる第２の
トランジスタとを備える相補型半導体装置。 - 【請求項２】 半導体基板上の第１導電型の第１の半導
体領域に形成された第２導電型の第１の不純物拡散層
と、上記第１の不純物拡散層に第１の金属を用いて形成
されたシリサイド層と、上記第１の不純物拡散層の間に
形成された第１のゲート電極とからなる第１のトランジ
スタと、上記半導体基板上の第２導電型の第２の半導体
領域に形成された第１導電型の第２の不純物拡散層と、
上記第２の不純物拡散層に形成された第２の金属のシリ
サイド混晶層と、上記第２の不純物拡散層の間に形成さ
れた第２のゲート電極とからなる第２のトランジスタと
を備える相補型半導体装置。 - 【請求項３】 半導体基板上の第１導電型の第１の半導
体領域に第２導電型の第１の不純物拡散層を形成すると
ともに、上記半導体基板上の第２導電型の第２の半導体
領域に第１導電型の第２の不純物拡散層を形成する第１
の工程と、上記第１の不純物拡散層の間に第１のトラン
ジスタの第１のゲート電極を形成するとともに、上記第
２の不純物拡散層の間に第２のトランジスタの第２のゲ
ート電極を形成する第２の工程と、上記第１の不純物拡
散層及び上記第２の不純物拡散層に重ねて第１のマスク
層を形成する第３の工程と、上記第１の半導体領域上に
第１のレジスト膜を形成する第４の工程と、エッチング
により上記第２の半導体領域上の上記第１のマスク層を
除去する第５の工程と、上記第１のレジスト膜を除去す
る第６の工程と、第２の金属層を堆積し、上記第２の不
純物拡散層に第２のシリサイド層を形成する第７の工程
と、上記第１のマスク層及び未反応の上記第２の金属層
を除去する第８の工程と、上記第１の不純物拡散層及び
上記第２の不純物拡散層に重ねて第２のマスク層を形成
する第９の工程と、上記第２の半導体領域上に第２のレ
ジスト膜を形成する第１０の工程と、エッチングにより
上記第１の半導体領域の上記第２のマスク層を除去する
第１１の工程と、上記第２のレジスト膜を除去する第１
２の工程と、第１の金属層を堆積し、上記第１の不純物
拡散層に第１のシリサイド層を形成する第１３の工程
と、上記第２のマスク層及び未反応の上記第１の金属層
を除去する第１４の工程とを備える相補型半導体装置の
製造方法。 - 【請求項４】 半導体基板上の第１導電型の第１の半導
体領域に第２導電型の第１の不純物拡散層を形成すると
ともに、上記半導体基板上の第２導電型の第２の半導体
領域に第１導電型の第２の不純物拡散層を形成する第１
の工程と、上記第１の不純物拡散層の間に第１のトラン
ジスタの第１のゲート電極を形成するとともに、上記第
２の不純物拡散層の間に第２のトランジスタの第２のゲ
ート電極を形成する第２の工程と、上記第１の不純物拡
散層及び上記第２の不純物拡散層に重ねて第１の金属層
を堆積し、上記第１の不純物拡散層及び上記第２の不純
物拡散層にシリサイド層を形成する第３の工程と、未反
応の上記第１の金属層を除去する第４の工程と、上記第
１の半導体領域及び上記第２の半導体領域を覆うととも
に、上記第２の不純物拡散層の部分に開口部を有するマ
スク層を形成する第５の工程と、第２の金属のイオンを
注入し上記第２の不純物拡散層にシリサイド混晶層を形
成する第６の工程とを備える相補型半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6024447A JPH07235606A (ja) | 1994-02-22 | 1994-02-22 | 相補型半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6024447A JPH07235606A (ja) | 1994-02-22 | 1994-02-22 | 相補型半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07235606A true JPH07235606A (ja) | 1995-09-05 |
Family
ID=12138415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6024447A Pending JPH07235606A (ja) | 1994-02-22 | 1994-02-22 | 相補型半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07235606A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6607964B2 (en) | 2001-02-06 | 2003-08-19 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device |
| JP2005520341A (ja) * | 2002-02-28 | 2005-07-07 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 異なる金属シリサイド部分を有する半導体デバイスを製造する方法 |
| JP2007288082A (ja) * | 2006-04-20 | 2007-11-01 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2009500823A (ja) * | 2005-06-30 | 2009-01-08 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | コンタクト絶縁層および異なる特性を有するシリサイド領域を形成するための技法 |
| JP2009043760A (ja) * | 2007-08-06 | 2009-02-26 | Toshiba Corp | 半導体装置 |
| JP2009540603A (ja) * | 2006-06-15 | 2009-11-19 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 低接触抵抗ｃｍｏｓ回路およびその製造方法 |
| KR101252262B1 (ko) * | 2005-06-30 | 2013-04-08 | 어드밴스드 마이크로 디바이시즈, 인코포레이티드 | 서로 다른 특성들을 갖는 콘택 절연층 실리사이드 영역을형성하는 기술 |
-
1994
- 1994-02-22 JP JP6024447A patent/JPH07235606A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6607964B2 (en) | 2001-02-06 | 2003-08-19 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device |
| JP2005520341A (ja) * | 2002-02-28 | 2005-07-07 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 異なる金属シリサイド部分を有する半導体デバイスを製造する方法 |
| JP2009500823A (ja) * | 2005-06-30 | 2009-01-08 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | コンタクト絶縁層および異なる特性を有するシリサイド領域を形成するための技法 |
| KR101252262B1 (ko) * | 2005-06-30 | 2013-04-08 | 어드밴스드 마이크로 디바이시즈, 인코포레이티드 | 서로 다른 특성들을 갖는 콘택 절연층 실리사이드 영역을형성하는 기술 |
| JP2007288082A (ja) * | 2006-04-20 | 2007-11-01 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2009540603A (ja) * | 2006-06-15 | 2009-11-19 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 低接触抵抗ｃｍｏｓ回路およびその製造方法 |
| KR101319982B1 (ko) * | 2006-06-15 | 2013-10-17 | 어드밴스드 마이크로 디바이시즈, 인코포레이티드 | 낮은 접촉저항을 갖는 ｃｍｏｓ 회로 및 그 제조를 위한 방법 |
| JP2009043760A (ja) * | 2007-08-06 | 2009-02-26 | Toshiba Corp | 半導体装置 |
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