JP2005520341A - 異なる金属シリサイド部分を有する半導体デバイスを製造する方法 - Google Patents
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Abstract
Description
しかしながら、加工寸法(パターン寸法)(feature size)をシュリンクすることは、縮小した加工寸法によって得られる利点を部分的に相殺し得る、ある問題を必然的に伴う。
一般に、例えばトランジスタ素子の加工寸法を縮小することは、トランジスタ素子中のチャネル抵抗を下げることとなり、より電流が流れやすくなると共に、トランジスタのスイッチング速度を上げることになる。
しかしながら、これらのトランジスタ素子の加工寸法を縮小する際には、加工寸法の縮小に伴って電気配線および接触領域の断面積が減少するので、これらの電気配線および接触領域、すなわちトランジスタ素子の周りに電気的接触を提供する領域の、電気抵抗が増加することが主要な問題になる。
しかしながら断面積は、電気配線および接触領域に含まれる物質の特性と共に、それぞれの配線または接触領域の抵抗を決定する。
一般的にチャネル長と呼ばれる、チャネルのこの拡張部を縮小することは、ゲート電極とチャネルの間のキャパシタンスがより小さくなることにより、および、より短いチャネルの抵抗の低下により、トランジスタ素子の立ち下がりおよび立ち上がり時間に関するデバイスの性能を、著しく改善し得る。
しかしながら、チャネル長をシュリンクすることは、一般にポリシリコン、およびトランジスタのドレインおよびソース領域への電気的接触を許容する接触領域から作られる電界効果トランジスタのゲート電極のような、任意の電気配線のサイズを縮小することをさらに要し、従って、電荷キャリア移動(charge carrier transportation)に利用できる断面積を減少する。
その結果、減少した断面積が、配線および接触領域を形成する物質の電気的特性を改善することにより補償されなければ、ゲート電極やドレインおよびソース接触領域のような電気配線や接触領域は、より高い抵抗を示す。
例えば、現在の集積回路において、電界効果トランジスタ、コンデンサその他これに類するもののような個々の半導体デバイスは、主としてシリコンをベースとしており、個々のデバイスはシリコン配線および金属配線によって接続される。
金属配線の抵抗率は、一般に使用されているアルミニウムを例えば銅に置換することによって改善し得るが、シリコンを含む半導体配線および半導体接触領域の電気的特性の改良が必要とされる場合、プロセスエンジニアは困難な課題に直面する。
第1半導体素子110は、図1aに示されるように、nチャネルトランジスタのような第1の導電型の電界効果トランジスタを表わすと共に、第2半導体素子130は、pチャネルトランジスタのような第2の導電型の電界効果トランジスタを表わしてもよい。
第1半導体素子110は、二酸化ケイ素のような絶縁材料から作られ、基板101中に活性領域112を定義するシャロー・トレンチ分離(STI)113を含む。
ゲート電極115は、活性領域112からゲート電極115を分離するゲート絶縁層118上に形成される。
例えば二酸化ケイ素または窒化ケイ素で作られたスペーサ素子116は、ゲート電極115の側壁(サイドウォール)に配置される。
活性領域112にはソース領域とドレイン領域114が形成され、ソース領域とドレイン領域114は、第1半導体素子110のオペレーションの間にドレイン領域およびソース領域間に形成される導通チャネルに接続するのに必要とされる、適切なドーパント分布(dopant profile)を示す。
前述したように、第2半導体素子130は、例えば、導電型、すなわち、活性領域112および132中で提供されるドーパントの種類および濃度、ゲート長としても呼ばれるゲート電極の横方向の拡張部、断面積およびこれに類するものにおいて、第1半導体素子110と異なる。
さらに、図1aおよび図1b中の第1半導体素子110および第2半導体素子130はトランジスタ素子として記載されるが、第1半導体素子110および第2半導体素子130は、電荷キャリア移動に使用されるシリコン含有領域を表わし得ることは、注目されるべきである。
例えば、比較的長いポリシリコン配線は、シングルチップ領域の異なる位置上の半導体素子を接続し、これらのポリシリコン配線は、第1半導体素子110、第2半導体素子130と考えられ、これらの電気的特性は、信号の伝播遅延に関するデバイスの性能を上げるように、改善されるべきである。
周知のフォトリゾグラフィ技術によってシャロー・トレンチ分離113、133を形成した後、活性領域112、132中に必要なドーパント濃度を生成すべく、注入ステップが実行される。
続いて、設計要件に従ってゲート絶縁層118、138を形成する。
その後、ゲート電極115、135を、パターニングにより形成する。例えば、精巧なフォトリゾグラフィおよびトリム・エッチング方法によって、ポリシリコン層を形成する。
その後、いわゆるソースおよびドレイン領域114、134内にソースおよびドレイン拡張部を形成するさらなる注入ステップが実行されると共に、たい積および異方性エッチング技術によってスペーサ素子116、126を形成する。
スペーサ素子116、126は、これらの領域で必要とされる高濃度ドーパントを生成するためにソース領域およびドレイン領域114、134中にドーパント粒子を注入する後の注入ステップにおいて、注入マスクとして使用される。
ドーパント濃度は、図1aの鉛直方向(以下、深さ方向とする。)と同様に、図1aの水平方向、すなわちゲート電極115、135の長さ方向において、異なる。
ソース領域およびドレイン領域114、134のドーパント分布は、はっきりした境界を有する領域として記載されているが、ドーパント分布は実際には、打込原子を活性化すると共に注入ステップによって引き起こされた結晶の損傷を直すために実行される、注入プロセスおよび後のアニーリング・ステップの性質(nature)により、連続的に変化する。
通常、第1半導体素子110および第2半導体素子130の他のパラメータと一致するようにドーパント分布を選択する必要がある。
例えば、短いゲート長、および、それゆえ短いチャネル長は、いわゆる「短チャネル効果」を回避すべく、「浅い(shallow)」ドーパント分布を必要とする。
したがって、深さ方向の濃度のピークは、ドレイン領域およびソース領域114、134の表面の数百ナノメータ下に位置し得る。
さらにpチャネルトランジスタは、nチャネルトランジスタ素子とは異なるドーパント分布を必要とし得る。
一般にこれらのデバイス領域は、結晶、多結晶およびアモルファス構造中のシリコンのような半導体材料を主として含んでいるので、これらの領域は通常ドーパントを含んでいるが、例えば金属配線と比較してかなり高い抵抗値を示す。
したがってこれらの領域は、これらの領域の導電性を高めるように処理され、これによってデバイスの全面的な性能が改善される。
典型的に金属層140は、チタン、コバルトまたはその他の耐火金属を含む。
その後、例えば、急速熱アニーリング(rapid thermal annealing)のような第1熱処理が、ソース領域およびドレイン領域114、134、ゲート電極115、135中のシリコンと、金属層140中に含まれる金属との間の化学反応を起こす(initiate)べく、実行される。
例えば、金属層140が実質的にコバルトを含む場合、第1熱処理の平均温度は、比較的高い抵抗率を示す準安定の(meta-stable)コバルト・シリコン化合物を生成すべく、約400℃に設定され得る。
スペーサ素子116、136、シャロー・トレンチ分離113、133に含まれるシリコンは、二酸化物または窒化物の形態で化学結合しているので、金属層140の金属は、スペーサ素子115、136およびシャロー・トレンチ分離113、133の物質と実質的に反応しない。
第1熱処理の後、下にある物質と反応していない金属層140の物質は、例えば選択的なウェットエッチング・プロセスによって除去される。
その後、準安定のメタルシリコン化合物をメタル・シリサイドに変換すべく、例えば、第1アニーリング・ステップよりも高い温度で実行される第2急速熱アニーリング・ステップのような第2熱処理が実行される。
上述した例においてコバルトが使用される場合、コバルト二ケイ化物が第2アニーリング・ステップにおいて形成される。
メタル・シリサイドは、約5から10倍も、ドープされたポリシリコンのシート抵抗よりも著しく低い抵抗を示すと共に、準安定のメタルシリコン化合物よりも著しく低い抵抗を示す。
さらに、予め定義された第1の厚みの第1金属層が基板上にたい積され、この第1レジストマスクは除去される。
さらに本方法は、第1導電シリコン含有領域を被覆すると共に、第2導電シリコン含有領域を露出する第2レジストマスクを形成するステップを含む。
その後、予め定義された第2の厚みの第2金属層が基板上にたい積され、その後第2レジストマスクは除去される。
加えて本方法は、第1導電シリコン含有領域中に、第1シリサイド部分を形成すると共に、第2導電シリコン含有領域中に、第2シリサイド部分を形成すべく、基板を熱処理するステップを含む。
さらにその後、複数の導電シリコン含有領域のそれぞれが実質的に単一の金属層によって被覆されるように、複数の異なる金属層がたい積マスクを使用して続いて基板上にたい積される。この金属層は、材料の種類および(または)層の厚みによって互いに異なっている。
本方法はさらに、導電シリコン含有領域の各領域上に金属シリサイド化合物を形成すべく、第1タイム・インターバルの間、第1平均温度で基板をアニーリングするステップと、余分な金属を基板から選択的に除去するステップと、を含む。
加えて、本方法は、金属シリコン化合物を金属シリサイド部分に変換すべく、第2タイム・インターバルの間、第2平均温度で基板をアニーリングするステップを含む。第1平均温度と第2平均温度および第1タイム・インターバルと第2タイム・インターバルのうち少なくとも1つは、金属シリサイド部分の厚みを調整すべく制御される。
さらに、この半導体デバイスは、第1導電シリコン含有領域上に形成される第1金属シリサイド部分と、第2導電シリコン含有領域上に形成される第2金属シリサイド部分と、を含む。これらの金属シリサイド部分の少なくとも1つは、貴金属を含む。
本発明は、様々な変形および代替形態をとることが可能であるが、この中の特定の実施例を図面に記載した例で示し、詳細に説明する。
しかしながら、本図面および詳細な説明は、発明を開示された特定の形式に制限するものではない。それどころか、添付の請求項によって定義されるような本発明の趣旨およびその範囲内にある修正例、均等物および代替物に及ぶ。
明確化のために、実製品のすべての特徴点が、この明細書に記述されるとは限らない。
このような実製品の開発では、開発者の特別の目的を達成するために、実施の度に変化する、システムおよびビジネスに関連するような制限に応じて、実施に特有の多数の決定を下さなければならない。
さらに、そのような開発努力は、複雑で時間を消費する可能性があるが、それにも拘わらず、この開示から利益を受ける技術分野における当業者にとってはそれが定例のことである。
例えば、2つの異なるダイ領域を接続する長いシリコン配線(一方のシリコン配線の断面積が他方のシリコン配線の断面積よりも大きい)について同様の信号の伝播遅延を得ることが必要な場合、本発明に従って、全面的な特性を改善すると共に異なる断面積を実質的に補うべく、異なるシリサイド部分がこれらのシリコン配線上に形成される。
これと同じことが、通常、ドーパント分布、およびシリサイド部分とドープされたシリコン含有領域の間の界面において電荷キャリアが生じる異なるバリア高さを有する、nチャネルトランジスタおよびpチャネルトランジスタのような異なる種類のトランジスタ素子に適用される。
この場合、本発明はまた、個別にデバイスの性能を最適化すべく、対応するシリサイド部分をデバイス中に適切に形成することを可能にする。
同様に、一般に短チャネルデバイスは長チャネルデバイスと異なる種類のシリサイド部分を必要とする。これは、例えば、長チャネルデバイスでは、比較的浅い接合が必要とされる短チャネルデバイスよりも、ドーパント濃度のピークがドレインおよびソース領域の深いところに位置しているためである。
本発明は、特に金属シリサイドのバリアの高さが、トランジスタ・デバイスの活性領域に存在しているドーパントの型と一致するように選択されている場合、ドーパント濃度のピークが電荷キャリアについて最小の境界抵抗(transition resistance)を得るように配置された深さに達するように、シリサイドされた部分を個々に調節することを可能にする。
したがって、以下の詳細な説明では、第1半導体素子および第2半導体素子は、対となる相補形トランジスタを表わすものとして参照されるが、本発明は、個々の半導体領域の性能を改善するか、または半導体デバイスの全面的な性能を改善すべく、それぞれ適するシリサイド部分を得るためにシリコン含有領域が要求されることをすべて扱う。
基板201においては、第1半導体素子210は、シャロー・トレンチ分離213によって定義された活性領域212を含む。
ゲート電極215は、ゲート絶縁層218によって活性領域212から分離される。
二酸化ケイ素または窒化ケイ素のような絶縁材料からなるスペーサ素子216は、ゲート電極215の側壁の隣接して形成される。
活性領域212においては、ソースおよびドレイン領域214が形成される。
したがって、210番代か230番代かの違いはあるが、対応する部分は一桁部分において同じ符号によって表示される。
第1半導体素子210および第2半導体素子230は全く同様のものとして記載したが、第1半導体素子210および第2半導体素子230は、互いに上記に指摘したような点で異なることを認識すべきである。
さらに、第2半導体素子230上には、レジストマスク250が形成される。
レジストマスク250は、従来のフォトリゾグラフィ技術によって形成することができる。しかしながら、この技術においては、シャロー・トレンチ分離233上のレジストマスク250の位置を寸分違わないようにすることは重要ではないので、被覆について考慮することは、あまり重要ではない。
第1金属層240は、シリコン含有領域214、215において形成されるべき金属シリサイドに必要とされる特性を提供するのに適した、どのような耐火金属または金属の合成物を含んでいてもよい。
適切な金属には、コバルト、チタン、ニッケル、タングステンおよびこれらの任意の組み合わせが含まれる。
ある特定の実施形態の1つにおいては、第1金属層240は、プラチナ、パラジウム、金およびこれに類するもののような貴金属を含んでいてもよい。
後のアニーリング・ステップにおいて、シリコンと金属原子の相互拡散が起こるように、第1金属層240の厚みおよびその構成が選択される。また、金属シリサイド部分は、電荷キャリアについての境界抵抗を最小にするために必要とされる浸透深さ(すなわち、必要とされる厚み)およびバリア高さを有するように形成することができる。
例えばコバルト層は、30から80nmの厚みでたい積することができる。
図2bにおいて、レジストマスク250の表面は、第1金属層240により被覆されるが、レジストマスク250の側壁部分252は実質的に被覆されない。
この目的のために、側壁部分252が金属で被覆されることを最小限にするたい積技術が使用されてもよい。
例えば、スパッタリング蒸着のような物理蒸着法(PVD)技術が使用されてもよく、そのプロセス・パラメータは、ターゲットに付着する原子およびイオンを実質的に半導体構造200に垂直に打ち込む(スパッタリングする)(hit)ように調整される。
したがって、側壁部分252における第1金属層240のたい積は、最小限のものとなる。
半導体構造200に実質的に垂直に打ち込むように、基板201に近づくイオンおよび原子を「ガイド」すべく、基板201の付近におけるスパッタリング蒸着・チャンバ中でコリメータを使用してもよい。
入ってくるイオンおよび原子に必要とされる方向性はまた、段差被覆性を最小にすべく、スパッタリング・チャンバ内の磁場および電界を調整することによって得ることができる。
レジストマスク250、したがって第2半導体素子230上にある第1金属層240の一部分の除去は、第1金属層240のエッチング速度よりもレジストマスク250のエッチング速度が著しく速いエッチャント(chemical agent)を使用する選択的なウェットエッチング・プロセスによって達成することができる。
第1金属層240の金属で側壁部分252が被覆される程度に基づいて、最初にたい積される第1金属層240の予め定義される厚みは、後のエッチング・プロセスにおいて、第1半導体素子210上の第1金属層240の厚みが、必要最低限の厚みを下回らないように、選択される。
例えば、レジストマスク250の除去に約60秒必要とし、第1金属層240のエッチング速度が毎分およそ10nmである場合、最初の層の厚みは、少なくとも、設計要件を満たす金属シリサイドを形成するのに必要とされる厚みよりも約10nm厚いように選択される。
側壁部分252からレジストマスク250を「アンダーエッチング」することによって、レジストマスク250の表面上の第1金属層240の機械的一体性(mechanical integrity)が損なわれる。また、第1金属層240と分離した各部分は、エッチング・プロセスの間に除去される。
側壁部分における金属層の厚みは基板201の実質的に水平な表面部分における第1金属層240の厚みよりもずっと薄いので、エッチング時間を延長する必要はあるものの、側壁部分252が金属によってわずかに被覆されたとしても、レジストマスク250は除去することができる。
典型的には、側壁部分252の金属層の厚みは、水平な表面部分の約10%を超過しないものとされる。
このように、第1半導体素子210は、形成されるべきシリサイド部分に必要な特性を備えるように形成される第1金属層240を有する。
第2フォトレジスト・マスク255の形成については、フォトレジスト・マスク250に関して指摘されるように、同じ基準がここでも当てはまる。
第1金属層242を形成するたい積方法について、同じことがいえる。
さらに、この場合、第2フォトレジスト・マスク255の側壁部分257は実質的に露出する。または、少なくとも、側壁部分257が金属によって被覆される度合いが半導体基板200の表面部分に比してずっと少ないようになっている。
第2金属層242の構成および厚みに関して、上述したような同様の基準がこの場合に当てはまる。
例えば、レジストマスク250、255に加えて、さらなるレジストマスク(図示しない)が提供されてもよく、このレジストマスク250、255およびこのさらなるレジストマスクは、第3金属層が、第3半導体素子(図示しない)上にたい積されるように設計されていてもよい。
このマスキング・シーケンスは、これらの半導体素子において必要とされるシリサイド部分を提供するようにそれぞれ最適化された対応する複数の異なる型の半導体素子の上に異なる金属層をたい積できるように、適切に設計されたマスクで繰り返されてもよい。
第1金属層240および第2金属層242は、金属シリサイドに変容(transform)される際に第1半導体素子210および第2半導体素子230の特性を最適化する、ある物質を含むと共にある厚みを示している。
特に、第1金属層240および(または)第2金属層242は、少なくとも1つの貴金属を含んでいてもよい。
ある実施形態の1つにおいては、第1タイム・インターバルの間、第1温度で行われる第1急速熱アニーリング・ステップの後、シリコンおよび金属間の連続的な反応を維持するように、領域214、234、215、235の原子および第1金属層240および第2金属層242の原子が拡散される。
その拡散の程度、すなわちメタルシリコン化合物は、材料の種類、温度およびアニーリング・プロセスの所要時間による。
一般に、より高い融解温度を有する金属は、より低い拡散度(diffusion activity)を呈す傾向がある。
したがって、メタルシリコン化合物の厚みは、第1平均温度および第1タイム・インターバルを制御することによって、部分的に調節することができる。
その後、半導体構造200の表面から余分な金属が除去され、第2急速熱アニーリング・ステップが、第2タイム・インターバルの間、第2温度で実行されてもよい。
典型的には、この第2平均温度は、比較的低い電気的抵抗を有する安定した金属シリサイドを得るべく、第1温度よりも高い。
この第2平均温度および第2タイム・インターバルは、領域214、215、234、235の各々に必要とされるシート抵抗を得るように制御されてもよい。
第1金属層240および第2金属層242は、互いに異なっているが、第1半導体素子210および第2半導体要素230中のシート抵抗は、ある共通する熱処理(第1金属層240および第2金属層242に含まれる物質の反応特性はよく知られており、所望のシート抵抗を生成するのに選択され得るので)においてそれぞれ調整することができることに注意すべきである。
第1急速熱アニーリング・ステップおよび第2急速熱アニーリング・ステップの間、第1金属層240および第2金属層242の余分な金属は、選択的なエッチング・プロセスによって除去することができる。この選択的なエッチング・プロセスにおいては、金属および金属間化合物がお互いに関して選択的に除去可能である必要はなく、有利である。
したがって、第1金属層240および第2金属層242の反応していない金属は、一般的なエッチング・プロセスにおいて除去することができる。
さらに、上述した従来の処理と比較した付加的な熱処理は不要であり、したがって、「サーマルバジェット(thermal budget)」は生じない。
同様に、第2半導体素子230は、第2半導体素子230に必要とされる特定の要件を満たすようにされた、第2シリサイド部分243を含む。
前述のように、第1シリサイド部分241および(または)第2シリサイド部分243は、コバルト、チタン、ジルコニウム、タングステンおよびこれに類するもののような耐火金属と共に、プラチナ、パラジウム、金およびこれに類するもののような貴金属を含んでいてもよい。
さらに、第1シリサイド部分241および第2シリサイド部分243の厚み、すなわち、領域214、215、234および235中への深さ方向におけるシリサイドの「浸透」の度合いは、必要とされるシート抵抗を得るように調整される。
例えば、第1半導体素子がp型ドーパントの濃度のピークがおよそ200nmの深さにあるpチャネルトランジスタを示す場合、シリサイド部分の厚み、すなわち浸透は、約180から220nmに調整することができる。
同じことが、nチャネルトランジスタにも当てはまり、これは一般に浅いドーパント分布を示す。
更に、添付の請求項に記載されている他は、ここに示された構造または設計の詳細に本発明を制限するものではない。
したがって、上述の特定の具体例は、代替または修正をすることができ、このような全ての変形例は、発明の要旨及び範囲内のものとして考えられる。
よって、本願で要求する保護は、添付の特許請求の範囲に記載される。
Claims (14)
- その上に形成された第1導電シリコン含有領域および第2導電シリコン含有領域を有する基板(201)を提供するステップと、
前記第2導電シリコン含有領域を被覆すると共に、前記第1導電シリコン含有領域を露出する第1レジストマスク(250)を形成するステップと、
前記基板(201)上に、予め定義された第1の厚みの第1金属層(240)をたい積するステップと、
前記第1レジストマスク(250)を除去するステップと、
前記第1導電シリコン含有領域を被覆すると共に、前記第2導電シリコン含有領域を露出する第2レジストマスク(255)を形成するステップと、
前記基板(201)上に、予め定義された第2の厚みの第2金属層(242)をたい積するステップと、
前記第2レジストマスク(255)を除去するステップと、
前記第1導電シリコン含有領域中に、第1シリサイド部分(241)を形成すると共に、前記第2導電シリコン含有領域中に、第2シリサイド部分(243)を形成すべく、前記基板(201)を熱処理するステップと、
を含む、半導体デバイスを形成する方法。 - 前記第1金属層(240)をたい積するステップは、前記第1レジストマスク(250)のステップ・カバレッジが最小となるように、前記金属のたい積を制御するステップを含む、請求項1記載の方法。
- 前記ステップ・カバレッジは、金属粒子を前記基板(201)に実質的に垂直に打ち込む蒸着技術を使用することによって最小となる、請求項2記載の方法。
- 前記基板(201)に打ち込まれる金属粒子の方向性を調整すべく、コリメータが使用される、請求項3記載の方法。
- 実質的に前記基板の表面に垂直となるように前記金属粒子の方向性を制御する一方で、前記ステップ・カバレッジは、前記第1金属層(240)をスパッタリング蒸着(sputter depositing)することによって最小となる、請求項2記載の方法。
- 前記第2金属層(242)をたい積するステップは、前記第2レジストマスク(255)の前記ステップ・カバレッジが最小となるように、前記金属のたい積を制御するステップを含む、請求項1記載の方法。
- 前記ステップ・カバレッジは、金属粒子を前記基板(201)に実質的に垂直に打ち込む蒸着技術を使用することによって最小となる、請求項6記載の方法。
- 前記ステップ・カバレッジは、前記基板(201)の近くに、コリメータを含んだ物理蒸着技術を使用することによって最小となる、請求項6記載の方法。
- 実質的に前記基板(201)の表面に垂直となるように前記金属粒子の方向性を制御する一方で、前記ステップ・カバレッジは、前記第2金属層(242)をスパッタリング蒸着(sputter depositing)することによって最小となる、請求項6記載の方法。
- 前記基板(201)は、少なくとも1つの第3導電シリコン含有領域を含んでおり、
さらに、前記第1金属層および第2金属層を被覆すると共に、前記第3導電シリコン含有領域を露出すべく、第3レジストマスクを形成するステップと、
第3金属層をたい積するステップと、
前記第3レジストマスクを除去するステップであって、前記熱処理中に、前記第3導電シリコン含有領域中に前記第3シリサイド部分が形成されるステップと、を含む、請求項1記載の方法。 - 前記第1金属層(240)および第2金属層(242)の金属の種類および層厚みの少なくとも1つにおいて、
前記熱処理の温度および所要時間は、その第1シート抵抗および第2シート抵抗がそれぞれ予め定められた範囲内にあるように、前記第1シリサイド部分(241)および第2シリサイド部分(243)におけるシート抵抗を得るように選択される、請求項1記載の方法。 - 前記第1金属層(240)および第2金属層(242)の少なくとも1つは、少なくとも、コバルト、チタン、タンタル、ジルコニウム、ニッケル、タングステンおよびこれらの組み合わせのうちの少なくとも1つを含む、請求項1記載の方法。
- 前記第1金属層(240)および第2金属層(242)の少なくとも1つは、プラチナ、パラジウムおよび金のうちの1つを含む、請求項1記載の方法。
- 基板(201)上に、複数の導電シリコン含有領域を形成するステップと、
続いて、前記複数の導電シリコン含有領域のそれぞれが、材料の種類および層の厚みの少なくとも1つによって互いに異なる複数の金属層(240)、(242)のうちの1つによって実質的に被覆されるように、前記基板(201)上に複数のたい積マスク(250)、(255)を使用して前記複数の異なる金属層(240)、(242)をたい積するステップと、
前記複数の導電シリコン含有領域の各領域上に、金属シリサイド部分を形成すべく、第1タイム・インターバルの間、第1平均温度で前記基板(201)をアニーリングするステップと、
その下にある物質と反応しなかった余分な金属を除去するステップと、
第2タイム・インターバルの間、第2平均温度で前記基板(201)をアニーリングするステップであって、前記第1平均温度と第2平均温度および前記第1タイム・インターバルと第2タイム・インターバルのうち少なくとも1つは、前記金属シリサイド部分の厚みを調整すべく制御されるステップと、
を含む、半導体デバイスを形成する方法。
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