JPH0438877A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は各種電子機器に搭載されるメモリー光電変換装
置、信号処理装置等の半導体集積回路装置およびその製
造方法に関し、特にそのトランジスタ構造に関するもの
である。

［従来の技術］ 近年高集積化への努力としてゲート長がサブミクロンオ
ーダーのＭＯＳトランジスタの開発等、微細加工された
機能素子の実用化が望まれている。

第１４図ないし第１６図は従来のＭＯＳ　トランジスタ
の構造を示す模式的断面図である。第１４図はゲート２
０１．酸化膜２０２．ソース２０３およびドレイン２０
４を有するシングルドレイン構造のＮ−ＭＯＳ　トラン
ジスタで最も簡単な構造で、製造プロセスも簡単である
。しかし、微細化が進み、ゲート長が約１．２μｍ以下
になるとホットキャリヤによるＭＯＳトランジスタの動
作の劣化が生じる。第１５図はそれを防ぐためにソース
・ドレイン間の電界を緩和させる低濃度領域２０５およ
び２０６を設けたもので、ＬＤＤ（ｌｉｇｈｔｌｙ　ｄ
ｏｐｅｄ　ｄｒａｉｎ）構造と呼ばれる。

さらに微細化が最も進んでいるＤＲＡＭ用のＬＳＩとし
て、第１７図に示すような薄型トランジスタセル（ＴＴ
Ｃ）が提案されている。　ＴＴＣは、半導体基板２１１
に溝を設け、トランジスタとキャパシタを同時に形成し
たものである。すなわち、溝内にゲート酸化膜２１３を
有し、チャネル部２１４はゲート酸化膜２１３の側面に
ある。ゲート２１２の下部の溝内には多結晶５ｉ２１５
が充填堆積され、言己憶用キャパシタの電極となり、そ
の表面は酸化され、キャパシタ用の誘電体膜２１６を構
成する。埋込みソース２１７は多結晶５ｉ２１６の上部
に形成されている。さらに多結晶Ｓｉによるワード線２
１８．ドレインおよびビット線としてのｎ４拡散層２１
９を具え、隣接するセルとは分離駿化膿２２０によって
電気的に分離されている。絶縁膜２２１１層間絶縁膜２
２２上には、それぞれ配線パターン２２３および２２４
が形成されている。このＴＴＣはＭＯＳ　トランジスタ
とキャパシタが上下方向に形成されているので面積が小
さく、かつａ線の影響による誤動作が生じにく（、さら
に奇生トランジスタがないなどの利点を有している。

［発明が解決しようとする課萌］ しかしながら、上述した溝型トランジスタセルにも、な
お以下に述べる点において改善の余地がある。

１）　　トランジスタ部のみをとってみても、アスペク
ト比（溝深さ／開孔径）が約２程度あり、そのためＳｉ
エツチングで生ずる欠陥により歩留まりを低下させ、さ
らに溝中に良質な絶縁膜の均一な形成が困難で信頼性上
の問題がある。

２）　さらにＴＴＣで一般に用いられる制御電極部材で
ある多結晶シリコンは、不純物を最大限拡散させても抵
抗率は約１ｍΩｃｍ以下にはできず、トランジスタのス
ピードを決定する伝播、遅延時間を小さくすることはで
きなかった。多結晶シリコンにかえシリサイド化（ＳＬ
金属合金）を用いても、抵抗率は約１００〜２００μΩ
ｃｍであり高速、高歩留まりかつ高信頼性のトランジス
タを得ることはできなかった。

３）　さらに一般に制御電極は半導体装置表面に一様に
堆積するため制御電極の表面は溝の凹凸そのものを反映
し、平坦化とは逆行するものである。つまり、この制御
電極の上に、堆積する配線の高信頼性を維持するために
は制御電極上の絶縁膜を厚（つけ、エッチバックという
手法で平坦化しなければならない。

この手法は凹部にのみレジストを厚く残し、ｒｆプラズ
マ中においてレジスト凹部の絶縁膜を同時に削る方法で
あり、ＭＯＳ　トランジスタへｒｆの及ぼす影響はきわ
めて大きいので歩留まり、信頼性を損う危険があった。

本発明はこの様な技術課題を解決し、小面積でかつ表面
の平坦な半導体装置を提供することを目的とする。

［課題を解決するための手段］ このような目的を達成するために、本発明による半導体
装置は半導体からなるソースおよびドレイン領域と、ゲ
ート絶縁膜と、ゲート電極領域と、を有するトランジス
タを含む半導体装置において、前記ソースおよびトレイ
ン領域と、前記ゲート絶縁膜と、前記ゲート電極領域と
、が基体の主面に沿う方向に並置されて少なくともそれ
らの一部が該基体に埋込まれていることを特徴とする。

本発明による製造方法は半導体からなるソースおよびド
レイン領域と、ゲート絶縁膜と、ゲート電極領域とを有
するトランジスタを含む半導体装置の製造方法において
、前記ソースおよびドレイン領域、ゲート絶縁膜および
ゲート電極の少なくとも一部を半導体基体に埋め込む工
程と、前記ソースおよびドレイン領域および前記ゲート
電極領域を前記基体の主面に沿う方向に配設する工程と
を有することを特徴とする。

［作　用］ 本発明によれば制御電極が半導体基体の表面から下部へ
埋めこまれているので、小面積でかつ表面が平坦なＭＯ
Ｓ　トランジスタが実現でき、従って高速でかつ信頼性
の高いＭＯＳ　トランジスタを得ることができる。

［実施例］ 以下本発明について説明するが、本発明は以下に述べる
実施例に限定することなく５本発明の目的が達成できる
構成であればよい。

第１図は本発明の好ましい実施態様を説明する断面図で
ある０本発明はＭＯＳトランジスタの制御電極７の一部
あるいは全部を半導体基体ｌの表面より埋設させて形成
し、ＭＯＳ　トランジスタのトランジスタ動作を行なう
チャネル部分６の一部あるいは全部を該表面の下部に形
成するものである。

さらに、本発明は該制御電極の一部あ６るいは全部を選
択性を有する化学気相反応により選択的に堆積を行ない
、該半導体装置の表面を平坦に形成するものである。

第１図に示した実施態様例にはソース（ドレイン）５．
絶縁膜２，２′および配線層８が示されているが、本発
明がこのような構造に限定されないことは先に述べたと
おりである。

溝中に制御電極を形成し、かつ半導体装置表面の平坦性
を達成するためにはＡρ等の金属系膜選択堆積法が有効
である。

＜　１−ＣＶＤ法の説明〉 以下１−ＣＶＤ法について開孔内への堆積を中心に説明
するが、これは適宜本発明の技術思想に応じて適用可能
であり、ここでは本方法により形成される膜質が良いこ
とを理解するのに役立つであろう。

（成膜方法） 本発明による電極の形成に好適な成膜方法について以下
に説明す°る。

この方法は、上述した構成の電極を形成する為に開孔へ
導電材料を埋め込むのに適した成膜方法である。

本発明に好適な成膜方法とは、アルキルアルミニウムハ
イドライドのガスと水素ガスとを用いて、電子供与性の
基体上に表面反応により堆積膜を形成するものである（
以下１−ＣＶＤ法と称する）。

特に、原料ガスとしてモノメチルアルミニウムハイドラ
イド（ＭＭＡＨ）またはジメチルアルミニウムハイドラ
イド（ＤＭＡＨ）を用い、反応ガスとしてＨ２ガスを用
い、これらの混合ガスの下で基体表面を加熱すれば良質
のＡＱ膜を堆積することが出来る。ここで、１選択堆積
の際には直接加熱または間接加熱により基体の表面温度
をアルキルアルミニウムハイドライドの分解温度以上４
５０℃未満に保持することが好ましく、より好ましくは
２６０℃以上４４０℃以下がよい。

基体を上記温度範囲になるべく加熱する方法としては直
接加熱と間接加熱とがあるが、特に直接加熱により基体
を上記温度に保持すれば高堆積速度で良質のＡｌ２膜を
形成することができる。例えば、ｌ膜形成時の基体表面
温度をより好ましい温度範囲である２６０℃〜４４０℃
とした時、３００人〜５０００人／分という抵抗加熱の
場合よりも高い堆積速度で良質な膜が得られるのである
。このような直接加熱（加熱手段からのエネルギーが直
接基体に伝達されて基体自体を加熱する）の方法として
は、例えば、ハロゲンランプ、キセノンランプ等による
ランプ加熱があげられる。また、間接加熱の方法として
は抵抗加熱があり、堆積膜を形成すべき基体を支持する
ための堆積膜形成用の空間に配設された基体支持部材に
設けられた発熱体等を用いて行うことが出来る。

この方法により電子供与性の表面部分と非電子供与性の
表面部分とが共存する基体にＣＶＤ法を適用すれば電子
供与性の基体表面部分にのみ良好な選択性のもとにＡＱ
の単結晶が形成される。このＡＱは電極／配線材料とし
て望まれるあらゆる特性に優れたものとなる。即ち、ヒ
ルロックの発生確率の低減、アロイスパイク発生確率の
低減が達成されるのである。

これは、電子供与性の表面としての半導体や導電体から
なる表面上に良質のＡＱを選択的に形成でき、且つその
、ｌが結晶性に優れているが故に下地のシリコン等との
共晶反応によるアロイスパイクの形成等がほとんどみら
れないか極めて少ないものと考えらる。そして、半導体
装置の電極として採用した場合には従来考えられてきた
ｌ電極の概念を越えた従来技術では予想だにしなかった
効果が得られるのである。

以上のように電子供与性の表面例えば絶縁膜に形成され
半導体基体表面が露出した開孔内に堆積されたｌは単結
晶構造となることを説明したが、この人ρ−ＣＶＤ法に
よれば以下のよりなｌを主成分とする金属膜をも選択的
に堆積でき、その膜質も優れた特性を示すのである。

たとえば、アルキルアルミニウムハイドライドのガスと
水素とに加えて ＳｉＨ＜、５ｉＪａ　、　５ｉｓＨｓ　、　５Ｌ（ＣＨ
ｓ）＜、５ｉＣｊ２４．５ｉＨｓＣＩ２＊　、　５ｉ）
ＩＣε１等のＳＬ原子を含むガスや、ＴｉＣＪ２４　、
　ＴｉＢｒ４．　Ｔｉ（ＣＨｓ）４等のＴｉ原子を含む
ガスや、 ビスアセチルアセトナト銅Ｃｕ　（Ｃ−８７０２）、ビ
スジピバロイルメタナイト銅Ｃｕ（Ｃ＋＋Ｈ＋ｅＯ□）
２、ビスヘキサフルオロアセチルアセトナト銅Ｃｕ（Ｃ
ｓＨＦａＯａ）ｉ等のＣｕ原子を含むガス を適宜組み合わせて導入して混合ガス雰囲気として、例
えばＡＮ−５ｊ、Ａｌ２−Ｔｉ、ＡＱ　−ＣｕＡｊｌ！
　−５ｉ−Ｔｉ、　　ＡＡ　−５ｉ−Ｃｕ等の導電材料
を選択的に堆積させて電極を形成してもよい。

また、上記Ａｌ−ＣＶＤ法は、選択性に優れた成膜方法
であり且堆積した膜の表面性が良好であるために、次の
堆積工程に非選択性の成膜方法を適用して、上述の選択
堆積したへρ膜および絶縁膜としてのＳｉＯ□等の上に
もＡＱ又はＡＱを主成分とする金属膜を形成することに
より、半導体装置の配線として汎用性の高い好適な金Ｒ
膜を得ることができる。

このような金属膜とは、具体的には以下のとおりである
０選択堆積したＡＱ、ＡＱ−３１、Ａｌ２−Ｔｉ　、Ａ
ｌ２−　Ｃｕ、　　Ａｌ２−３ｉ−Ｔｉ、Ａ（２−Ｓｉ
−Ｃｕと非選択的に堆積したＡｌ２　、Ａｌ２−Ｓｉ、
Ａｌ２−Ｔｉ、Ａｌ２−Ｃｕ、Ａｌ２−５ｉ−Ｔｉ、Ａ
ｆｆ−Ｓｉ−Ｃｕとの組み合わせ等である。

非選択堆積のための成膜方法としては上述したへ〇−Ｃ
ＶＤ法以外のＣＶＤ法やスパッタリング法等がある。

（成膜装置） 次に、本発明による電極を形成するに好適な成膜装置に
ついて説明する。

第２ないし４図に上述した成膜方法を適用するに好適な
金属膜連続形成装置を模式的に示す。

この金属膜連続形成装置は、第２図に示すように、ゲー
トバルブ３１０ａ〜３１０ｆによって互いに外気遮断下
で連通可能に連接されているロードロック室３１１、第
１の成膜室としてのＣＶＤ反応室３１２、Ｒｆエツチン
グ室３１３、第２の成膜室としてのスパッタ室３１４、
ロードロック室３１５とから構成されており、各室はそ
れぞれ排気系３１６ａ〜３１６ｅによって排気され減圧
可能に構成されている。ここで前記ロードロック室３１
１は、スルーブツト性を向上させるために堆積処理前の
基体雰囲気を排気後にＨ２雰囲気に置き換える為の室で
ある。次のＣＶＤ反応室３１２は基体上に常圧または減
圧下で上述したＡｌ−ＣＶＤ法による選択堆積を行う室
であり、成膜すべき基体表面を少なくとも２００℃〜４
５０℃の範囲で加熱可能な発熱抵抗体３１７を有する基
体ホルダ３１ｇが内部に設けられるとともに、ＣＶＤ用
原料ガス導入ライン３１９によって室内にバブラー３１
９−１で水素によりバブリングされ気化されたアルキル
アルミニウムハイドライド等の原料ガスが導入され、ま
たガスライン３１９°より反応ガスとしての水素ガスが
導入されるように構成されている。次のＲｆエツチング
室３１３は選択堆積後の基体表面のクリーニング（エツ
チング）をＡｒ雰囲気下で行う為の室であり、内部には
基体を少な（とも１００℃〜２５０℃の範囲で加熱可能
な基体ホルダ３２０とＲｆエツチング用電極ライン３２
１　とが設けられるとともに、Ａｒガス供給ライン３２
２が接続されている０次のスパッタ室３１４は基体表面
にＡｒ雰囲気下でスパッタリングにより金属膜を非選択
的に堆積する室であり、内部に少なくとも２００℃〜２
５０℃の範囲で加熱される基体ホルダ３２３とスパッタ
ターゲツト材３２４ａを取りつけるターゲット電極３２
４とが設けられるとともに、Ａｒガス供給ライン３２５
が接続されている。最後のロードロック室３１５は金属
膜堆積完了後の基体を外気中に出す前の調整室であり、
雰囲気をＮ２に置換するように構成されている。

第３図は上述した成膜方法を適用するに好適な金属膜連
続形成装置の他の構成例を示しており、前述の第２図と
同じ部分については同一符号とする。第３図の装置が第
２図の装置と異なる点は、直接加熱手段としてハロゲン
ランプ３３０が設けられており基体表面を直接加熱出来
る点であり、そのために、基体ホルダ３１２には基体を
浮かした状態で保持するツメ３３１が配設されているこ
とである。

このよう構成により基体表面を直接加熱することで前述
した様に堆積速度をより一層向上させることが可能であ
る。

上記構成の金属膜連続形成装置は、実際的には、第４図
に示すように、搬送室３２６を中継室として前記ロード
ロック室３１１　、　ＣＶＤ反応室３１２、Ｒｆエツチ
ング室３１３、スパッタ室３１４、ロードロック室３１
５が相互に連結された構造のものと実質的に等価である
。この構成ではロードロック室３１１はロードロック室
３１５を兼ねている。前記搬送室３２６には、図に示す
ように、ＡＡ力方向正逆回転可能かつＢＢ力方向伸縮可
能な搬送手段としてのアーム３２７が設けられており、
このアーム３２７によって、第５図中に矢印で示すよう
に、基体を工程に従って順次ロードロツタ室３１１から
ＣＶＤ室３１２　、　Ｒｆエツチング室３１３、スパッ
タ室３１４、ロードロック室３１５へと、外気にさらす
ことなく連続的に移動させることができるようになって
いる。

（成膜手順） 本発明による電極および配線を形成する為の成膜手順に
ついて説明する。

第６図は本発明による電極および配線を形成する為の成
膜手順を説明する為の模式的斜視図である。

始めに概略を説明する。絶縁膜に開孔の形成された半導
体基体を用意し、この基体を成膜室に配しその表面を例
えば２６０℃〜４５０℃に保持して、アルキルアルミニ
ウムハイドライドとしてＤＭＡＨのガスと水素ガスとの
混合雰囲気での熱ＣＶＤ法により開孔内の半導体が露出
した部分に選択的にＡｌ２を堆積させる。もちろん前述
したようにＳｉ原子等を含むガスを導入してＡｌ２−３
ｉ等のＡρを主成分とする金属膜を選択的に堆積させて
もよい０次にスパッタリング法により選択的に堆積した
ｌおよび絶縁膜上にＡβ又はＡｌ２を主成分とする金属
膜を非選択的に形成する。その後、所望の配線形状に非
選択的に堆積した金属膜をバターニングすれば電極およ
び配線を形成することが出来る。

次に、第３図及び第６図を参照しながら具体的に説明す
る。まず基体の用意をする。基体としては、例えば単結
晶Ｓｉウェハ上に各口径の開孔の設けられた絶縁膜が形
成されたものを用意する。

第６図（Ａ）はこの基体の一部分を示す模式図である。

ここで、４０１は伝導性基体としての単結晶シリコン基
体、４０２は絶縁膜（層）としての熱酸化シリコン膜で
ある。４０３および４０４は開孔（露出部）であり、そ
れぞれ口径が異なる。４１０は溝である。

基体上への第１配線層としての電極となる１２成膜の手
順は第３図をもってすれば次の通りである。

まず、上述した基体をロードロック室３１１に配置する
。このロードロック室３１１に前記したように水素を導
入して水素雰囲気としておく。そして、排気系３１６ｂ
により反応室３１２内をほぼ１ｘ１０−”Ｔｏｒｒに排
気する。ただし反応室３１２内の真空度はＩ　Ｘ　１０
−”Ｔｏｒｒより悪くてもＡρは成膜出来る。

そして、ガスライン３１９からバブリングされたＤＭＡ
Ｈのガスを供給する。ＤＭＡＨラインのキャリアガスに
はＨ２を用いる。

第２のガスライン３１９゛は反応ガスとしてのＨ２用で
あり、この第２のガスライン３１９°からＨ２を流し、
不図示のスローリークバルブの開度を調整して反応室３
１２内の圧力を所定の値にする。この場合の典型的圧力
は略々１．５Ｔｏｒｒがよい。ＤＭＡＨラインよりＤＭ
ＡＨを反応管内へ導入する。全圧を略々１．５Ｔｏｒｒ
　、　ＤＭＡＨ分圧を略々５．ＯＸ　１０−”Ｔｏｒｒ
とする。その後ハロゲンランプ３３０に通電しウェハな
直接加熱する。このようにしてＩｆを選択的に堆積させ
る。

所定の堆積時間が経過した後、ＤＭＡ）Ｉの供給を一端
停止する。この過程で堆積されるＡｌ２膜の所定の堆積
時間とは、ＳＬ（単結晶シリコン基体１）上のへ氾膜の
厚さが、５ｉｎｓ　（熱酸化シリコン膜２）の膜厚と等
しくなるまでの時間であり、実験によりあらかじめ求め
ることが出来る。

このときの直接加熱による基体表面の温度は２７０℃程
度とする。ここまでの工程によれば第６図（Ｂ）に示す
ように開孔内および溝内に選択的にへβ膜４０５が堆積
するのである。

以上をコンタクトホール内に電極を形成する為の第１成
膜工程と称する。

上記第１成膜工程後、ＣＶＤ反応室３１２を排気系３１
６ｂにより５　Ｘ　１０−”Ｔｏｒｒ以下の真空度に到
達するまで排気する。同時に、Ｒｆエツチング室３１３
を５　Ｘ　１０−’Ｔｏｒｒ以下に排気する。画室が上
記真空度に到達したことを確認した後、ゲートバルブ３
１０Ｃが開き、基体を搬送手段によりＣＶＤ反応室３１
２からＲｆエツチング室３１３へ移動し、ゲートバルブ
３１０ｃを閉じる。基体をＲｆエツチング室３１３に搬
送し、排気系３１６ｃによりＲｆエツチング室３１３を
１Ｏ−６Ｔｏｒｒ以下の真空度に達するまで排気する。

その後Ｒｆエツチング用アルゴン供紀ライン３２２によ
りアルゴンを供給し、Ｒｆエツチング室３１３を１０−
１〜１０−”Ｔｏｒｒのアルゴン雰囲気に保つ、　Ｒｆ
エツチング用基体ホルダー３２０を２００℃程に保ち、
Ｒｆエツチング用電極３２１へ１００ｗのＲｆパワーを
６０秒間程供給し、Ｒｆエツチング室３１３内でアルゴ
ンの放電を生起させる。このようにすれば、基体の表面
をアルゴンイオンによりエツチングし、ＣＶＤ堆積膜の
不要な表面層をとり除くことができる。この場合のエツ
チング深さは酸化物相当で約１００金属度とする。なお
、ここでは、Ｒｆエツチング室でＣＶＤ堆積膜の表面エ
ツチングを行ったが、真空中を搬送されろ基体のＣＶＤ
膜の表面層は大気中の酸素等を含んでいないため、Ｒｆ
エツチングを行わなくてもかなわない。その場合、Ｒｆ
エツチング室３１３は、ＣＶＤ反応室１２とスパッタ室
３１４の温度差が大きく異なる場合、温度変化を短時間
で行なうための温度変更室として機能する。

Ｒｆエツチング室３１３において、Ｒｆエツチングが終
了した後、アルゴンの流入を停止し、Ｒｆエツチング室
３１３内のアルゴンを排気する。Ｒｆエツチング室３１
３を５　Ｘ　１０−’Ｔｏｒｒまで排気し、かつスパッ
タ室３１４を５　Ｘ　１０−’Ｔｏｒｒ以下に排気した
後、ゲートバルブ３１０ｄを開く。その後、基体を搬送
手段を用いてＲｆエツチング室３１３からスパッタ室３
１４へ移動させゲートバルブ３１０ｄを閉じる。

基体をスパッタ室３１４に搬送してから、スパッタ室３
１４をＲｆエツチング室３１３と同様に１０−１〜ｌＯ
−Ｔｏｒｒのアルゴン雰囲気となし、基体を載置する基
体ホルダー３２３の温度を２００〜２５０℃程に設定す
る。そして、５〜１０ｋｗのＤＣパワーでアルゴンの放
電を行い、Ａ［やＡρ−Ｓｉ　　（Ｓｉ：０．５％）等
のターゲツト材をアルゴンイオンで削り　ＡρやＡρ−
Ｓｉ等の金属を基体上に１００００人／分程の堆積速度
で成膜を行う、この工程は非選択的堆積工程である。こ
れを電極と接続する配線を形成する為の第２成膜工程と
称する。

基体上に５０００人程の金属膜を形成した後、アルゴン
の流入およびＤＣパワーの印加を停止する。

ロードロック室３１１を５　Ｘ　１０−”Ｔｏｒｒ以下
に排気した後、ゲートバルブ３１０ｅを開き基体を移動
させる。ゲートバルブ３１０ｅを閉じた後、ロードロッ
ク室３１１にＮ、ガスを大気圧に達するまで流しゲート
バルブ３１０ｆを開いて基体を装！の外へ取り出す。

以上の第２ＡＪ２膜堆積工程によれば第６図（Ｃ）のよ
うに５ｉ０２膜４０２上にＡβ膜４０６を形成すること
ができる。

そして、この＾ｉ膜４０６を第６図（Ｄ）のようにパタ
ーニングすることにより所望の形状の配線を得ることが
できる。

（実験例） 以下に、上記Ａｌ−ＣＶＤ法が優れており、且つそれに
より開孔内に堆積したｌがいかに良質の膜であるかを実
験結果をもとに説明する。

まず基体としてＮ型単結晶シリコンウェハーの表面を熱
酸化して８０００人のＳｉＯ□を形成し０．２５μｍＸ
０．２５ＬＬｍ角から１１００ｕ　ｘ　　１００μｍ角
の各種口径の開孔をバターニングして下地のＳｉ単結晶
を露出させたものを複数個用意した。（サンプルこれら
を以下の条件によるＡｌ−ＣＶＤ法により　ｌ膜を形成
した。原料ガスとしてＤＭＡＨ１反応ガスとして水素、
全圧力を１．５Ｔｏｒｒ　、　ＤＭＡ８分圧を５．０×
１０−’Ｔｏｒｒという共通条件のもとで、ハロゲンラ
ンプに通電する電力量を調整し直接加熱により基体表面
温度を２００℃〜４９０℃の範囲で設定し成膜を行った
。

その結果を表１に示す。

表１から判るように、直接加熱による基体表面温度が２
６０℃以上では、Ａρが開孔内に３０００〜５０００人
／分という高い堆積速度で選択的に堆積した。

基体表面温度が２６０℃〜４４０℃の範囲での開孔内の
１９膜の特性を調べてみると、炭素の含有はなく、抵抗
率２．８〜３．４μΩｃａｎ、反射率９０〜９５％、１
μ−以上のヒロック密度がＯ〜１０であり、スパイク発
生（０，１５μｌ接合の破壊確率）がほとんどない良好
な特性であることが判明した。

これに対して基体表面温度が２００℃〜２５０℃では、
膜質は２６０℃〜４４０℃の場合に比較して若干悪いも
のの従来技術から見れば相当によい膜であるが、堆積速
度が１０００〜１５００人／分と決して十分に高いとは
いえなかった。

また、基体表面温度が４５０℃以上になると、反射率が
６０％以下、１μｍ以上のヒロック密度が１０〜１０’
　ｃｍ−”、アロイスパイク発生が０〜３０％となり、
開孔内のＡρ膜の特性は低下した。

次に上述した方法がコンタクトホールやスルーホールと
いった開孔にいかに好適に用いることができるかを説明
する。

即ち以下に述べる材料からなるコンタクトホール／スル
ーホール構造にも好ましく適用されるのである。

上述したサンプルｌ−１にｌを成膜した時と同じ条件で
以下に述べるような構成の基体（サンプル）に＾ρ膜を
形成した。

第１の基体表面材料としての単結晶シリコンの上に、第
２の基体表面材料としてのＣＶＤ法による酸化シリコン
膜を形成し、フォトリソグラフィー工程によりバターニ
ングを行い、単結晶シリコン表面を部分的に吐畠させた
。

このときの熱酸化ＳｉＯよ膜の膜厚は８０００人、単結
晶シリコンの露出部即ち開口の大きさは０．２５μ口Ｘ
［１，２５μＩ１１〜１００μ曽×１００μｍであった
。このようにしてサンプル１−２を準備した。（以下こ
のようなサンプルを“ＣＶＤ５ｉＯ□（以下ＳｉＯ□と
略す）／単結晶シリコン“と表記することとする）。

サンプル１−３は常圧ＣＶＤによって成膜したボロンド
ープの酸化膜（以下ＢＳＧと略す）／単結晶シリコン、 サンプル１−４は常圧ＣＶＤによって成膜したリンドー
プの酸化膜（以下ＰＳＧと略す）／単結晶シリコン、 サンプル１−５は常圧ＣＶＤによって成膜したリンおよ
びボロンドープの酸化膜（以下ＢＳＰＧと略す）／単結
晶シリコン、 サンプル１−６はプラズマＣＶＤによって成膜した窒化
膜（以下Ｐ−３ｉＮと略す）／単結晶シリコン、サンプ
ル１−７は熱窒化膜（以下Ｔ−５ｉＮと略す）／単結晶
シリコン、 サンプル１−８は減圧ＣＶＤによって成膜した窒化膜（
以下ＬＰ−５ｉＮと略す）／単結晶シリコン、サンプル
ｌ−９はＥＣＲ装置によって成膜した窒化膜（以下ＥＣ
Ｒ−３ｉＮと略す）／単結晶シリコンである。

さらに以下に示す第１の基体表面材料（１８種類）と第
２の基体表面材料（９種類）の全組み合わせによりサン
プル１−１１〜１−１７９（注意：サンプル番号１−１
０．２０．３０．４０．５０．６０．７０．８０．９０
．１００　、１１０．１２０　、１３０．１４０　、１
５０　、１６０．１７０、は欠番）を作成した。第１の
基体表面材料として単結晶シリコン（単結晶Ｓｉ）　、
多結晶シリコン（多結晶Ｓｉ）　、非晶質シリコン（非
晶質Ｓｉ）　、タングステン（Ｗ）、モリブデン（Ｍｏ
　）、タンタル（Ｔａ）、タングステンシリサイド（Ｗ
Ｓｉ）　、チタンシリサイド（ＴｉＳｉ）　、アルミニ
ウム（Ａρ）、アルミニウムシリコン（ＡＪ２−３ｉ　
）　、チタンアルミニウム（Ａρ−Ｔｉ　）　、チタン
ナイトライド（Ｔｉ−Ｎ）、銅（Ｃｕ）　、アルミニウ
ムシリコン銅（ＡＩ２−３ｉ−Ｃｕ）　、アルミニウム
パラジウム（Ａβ−Ｐｄ）　、チタン（Ｔｉ）　、モリ
ブデンシリサイド（Ｍｏ−５ｔ　）、タンタルシリサイ
ド（Ｔａ−３ｉ）を使用した。第２の基体表面材料とし
てはＴ　−ＳｔＯ＊＋　ＳｚＯヨ、　ＢＳＧ　。

ＰＳＧ　、　ＢＰＳＧ、　Ｐ−３ｉＮ　、　Ｔ−ＳｉＮ
　、　ＬＰ−ＳｉＮ、　ＥＣＲ−ＳｉＮである０以上の
ような全サンプルについても上述したサンプル１−１に
匹敵する良好なＡ℃膜を形成することができた。

次に、以上のようにＡβを選択堆積させた基体に上述し
たスパッタリング法により非選択的にＡ℃を堆積させて
パターニングした。

その結果、スパッタリング法によるＡ℃膜と、開孔内の
選択堆積したＡρ膜とは、開孔内のｌ膜の表面性がよい
ために良好な電気的にも機械的にも耐久性の高いコンタ
クト状態となっていた。

（以下余白） 実施例１ 第７図に本発明の実施例としての８ＭＯ３）ランジスタ
を示す。第７図（ａ）はＰウェルＩ＋フィールド酸化膜
２で囲まれた部分に形成されたＮＭＯＳトランジスタ３
の平面図、第７図（ｂ）　、　（ｃ）および（ｄ）は、
それぞれ第７図（ａ）のＡ−Ａ’、　Ｂ−Ｂ’およびｃ
−ｃ’線に沿った断面図である。

本ＮＭＯＳ　ｌ−ランジスタのソース４．ドレイン５は
平面的に離間した位置に配置されており、ソース４、ド
レイン５のそれぞれに隣接してゲート酸化膜６が基体の
表面から下部へ垂直の方向へ配置されており、ゲート酸
化膜６に隣接しかつ基体表面からソース４．ドレイン５
より深（までゲート電極（制御電極）７が埋設して設置
されており、ソース４およびドレイン５の離間した間が
チャネル９とよばれるトランジスタ動作を行なう領域で
ある０本トランジスタの表面は制御電極が埋めこまれて
いるため略々平坦である。

本トランジスタは眉間絶縁膜２′で表面を覆われソース
４．ドレイン５およびゲート電極から電極を引き出すた
めのコンタクトホールを介してＡβ等の金属配線８が引
き出されている。金属配線８の形成工程においてもコン
タクトホール部でのＡＩ２埋没を防止するため、コンタ
クトホール内にのみ、すなわち半導体基体上にのみＡβ
等を選択堆積し、コンタクトホールな埋め込んだ後、絶
縁膜の表面に配線材料を全面に堆積し、パターニングし
て配線を形成する方法が有効である。

次に動作について説明する。

本発明によるＭＯＳ　）ランジスタはソース電極４とド
レイン電極５の間のチャネル部９のコンダクタンスをゲ
ート電極７にて制御する素子である。

ソース電極４とドレイン電極５との間に電圧ｖ０が加え
られた時、ゲート電極７に電圧■。が加わると■。〈■
。−ＶＴのとき、 ■。＞Ｖａ−Ｖｔのとき、 １　　　　　　　Ｗ Ｉ＋＋＝−（ｏｘ・μＨ（Ｖａ−Ｖｄ”２　　　　　　
　　Ｌ （Ｃｏｘ　：ゲート容量、μ：キャリア移動度、Ｗ：チ
ャネル巾、Ｌ：チャネル長、■７：閾値電圧）なる式に
もとづいて電流が流れる。

現在ＭＯ５トランジスタに要求されていることは１）小
さな面積の中にトランジスタを作りこむこと、２）高速
にトランジスタ動作を行なうことである。

本発明は上記二点に関して大幅な改良を行なったもので
あり、トランジスタの面積は従来の８０％になった。ス
ピードに関しては大きな要素としてゲート電極の抵抗が
ある。従来より用いられていた多結晶Ｓｉゲートの場合
は３０〜８０Ω／ｃｏ”でありポリサイド化することに
よって２〜５Ω／ｃｍ”が達成されているが、本発明の
場合はｌ　Ｘ　１０−’Ω／ｃｍ”の低抵抗が実現でき
た。その理由は金属電極を直接埋め込んであり、かつＡ
Ｉ２が単結晶構造を有すること、さらに埋込み型のもの
であるため膜厚を充分に厚くとれることである。

実施例２ 第８図は本発明によるＮＭＯＳ　トランジスタの他の実
施例の平面図である。この実施例は、より一層の高速化
を実現するために、ゲート電極７とソース電極４および
ドレイン電極５の間の重なり部を小さくして容量を減少
させた例である。すなわち、ゲート電極７の配置を変え
ることによってチャネルを確保しながら、第７図に示し
た例と比較して容量を減少することができた。

実施例３ 第９図にさらに他の実施例の平面図を示す６本実施例は
、チャネル部９が絶縁膜６を介してゲート電極７を構成
する部材と直接接触することがないように、多結晶Ｓｉ
等１０を介してゲート電極材を設置したものである。こ
のような構成によって、ゲート電極部材が直接絶縁膜に
拡散することを防止し、かつゲート電極部材の仕事関数
によらず、従来のプロセスで使われる多結晶Ｓｉを使用
することにより従来とまったく同様の特性を有するＭＯ
Ｓトランジスタを得ることができ、さらにゲート電極の
直接抵抗が大幅に減少するため、微細で高速のＭＯＳト
ランジスタを得ることができた。

実施例４ 第１０図は本発明のさらに他の実施例の平面図である６
本実施例は、第１０図に示した例と比較してゲート電極
７とＰウェル１との奇生容量をさらに減少させるため、
ゲート電極部材の埋込み部の開孔の周辺三方向の酸化膜
１１を厚くし、奇生容量を太き（減少させたものである
。

次に第１０図に示した実施例の製造方法について述べる
。第１１図（ａ）〜第１１図（ｇ）は第１０図に示した
実施例のＡ−Ａ’線に沿った断面を示す。

まず従来の方法でＮ基体１０１に、Ｐウェル１０２を形
成し、基体表面の厚さ１２０００人の酸化膜１０３を部
分的に除去した。（第１図（ａ））次に１２０００人の
酸化１１９１０３をマスクとしてＣ（２ｘ、ＣＢｒＦ５
のガスを用いるＲＩＥ（反応性イオンエツチング）法に
より基体をエツチングし、清１０４を形成した。基体の
エツチング深さは３μｍである。（第１１図（ｂ）） 次に上記酸化膜１０３を除去し、基体全面に厚さ１００
０人の熱酸化膜１０５およびＳｉＮ膜１０６を形成し、
ＳｉＮ膜を部分的に除去した。（第１１図（Ｃ））従来
より用いられているＬＯＣＯ３法により、ＳｉＮ膜１０
６の除去された部分にのみフィールド酸化膜１０７を形
成した。形成条件はＯｚ：２ｊ２／分、Ｈ２：　４ρ／
分；酸化温度１０００℃、膜厚は８０００人であった。

その後ＳｉＮＭ１０Ｂを除去した。（第１１図（ｄ））
次に）ＩＦ雰囲気にて基体上の酸化膜１０５を完全に除
去した後、ゲート絶縁膜１０ｇを形成した。形成温度は
８５０℃、膜厚は１８０人であった。ＭＯＳ　トランジ
スタのゲート電極の一部として、多結晶５ｉ１０９をゲ
ート絶縁膜１０８の全面にＳｉＨ４の熱分解により堆積
し、ＣＣＪ２Ｊｇ雰囲気中にてＲＩＥモードで部分的に
除去した。さらにＭＯＳ　トランジスタのソース・ドレ
イン拡散層１１０を形成するため、ヒ素を５Ｘ１０”イ
オン／ｃｍ”でイオン注入した。なお、ヒ素は多結晶５
ｉ１０９にも注入され、多結晶ＳＬの比抵抗を下げる役
割もする。次にソース・ドレイン拡散層１１０を電気的
に活性化するためＲＴＡ　（ラビッドサーマルアニール
）法により１０００℃１５秒の熱処理を行なった。（第
１１図（ｅ））次に上記多結晶５ｉ１０９上にのみｌ　
１１１を堆積した。

その堆積法を以下に述べる。まず基体をＣＶＤ装置の反
応室内に設置し、反応室内をＩ　Ｘ　１０−’Ｔｏｒｒ
程度に排気した。そして供給ガスラインからＤＭＡＨを
供給した。なお、キャリアガスはＨ２を用いた。

さらに別のガスラインから反応ガスとしてのＨ２を２７
０℃に加熱された基体上へ流した。この場合の典型的圧
力は略々１．５ＴｏｒｒでありＤＭＡＨの分圧は略々５
　Ｘ　１０−”Ｔｏｒｒである。この手法によるとｌは
導電性を有する多結晶５ｉｌＧｅ上にのみ選択的に堆積
し、酸化膜１０８およびフィールド酸化膜１０７上には
、堆積しない。よってＡｊ２１１１はＭＯＳ　トランジ
スタのゲート電極の一部を形成する。（第１１図（ｆ）
） 次に眉間絶縁膜１１２としてＢＰＳＧを堆積し、電極を
取り出すためにコンタクトホール１１３を開孔し、上述
した１−ＣＶＤ法によってＡｆｌｌ１４をコンタクトホ
ール１１３内に埋め込んだ、（第１１図（ｇ）） このようにして、第１０図に示したＭＯＳ　トランジス
タが作製された。

実施例５ 第１２図はさらに別の実施例を示している。第１２図（
ａ）は平面図、第１２図（ｂ）は等価回路を示す。

この実施例は二つのＮＭＯＳ　トランジスタを共通ゲー
ト電極７によって接続した一つの例である。

実施例６ 第１３図は、さらに別の実施例を示す。第１３図（ａ）
は平面図、（ｂ）は断面図である。この実施例が第７図
〜第１２図に示した実施形態と基本的に異なる点は、チ
ャネル部１１および１２が埋め込まれたゲート電極７に
そって基体表面に対して垂直の方向へ形成されている点
である。ゲート電極７に電圧ｖ０が印加されると、ソー
ス４からドレイン５へ向う電流は矢印１４の方向に流れ
て多結晶Ｓｉと金属部材からなるゲート電極７の直下に
設けられた高不純物領域（ｎ”）１３に流れ込む。さら
に電流はチャネル１２を通って、矢印１５の方向へ流れ
、トレイン電極５へ流れ込む、Ｘ流には表面に対して垂
直方向へ流れる電流成分と同時に、表面に沿って、第１
３図ｆａ）に矢印１６で示す方向に流れる成分も存在す
る。

［発明の効果］ 以上説明したように、本発明によれば制御電極が半導体
基体の表面から下部へ埋め込まれているので、小面積で
かつ表面が平坦なＭＯＳ　トランジスタが実現でき、従
って高速でかつ信頼性の高いＭＯＳ　トランジスタを得
ることができる。

【図面の簡単な説明】

第１図は本発明の好適な実施態様を説明する断面図、 第２図〜第５図は本発明による半導体装置の製造方法を
適用するに望ましい製造装置の一例を示す図、 第６図は本発明による半導体装置の製造方法による第１
配線層形成の様子を説明する為の模式的斜視図、 第７図は本発明の実施例の平面図および断面図、 第８図〜第１０図はそれぞれ本発明の他の実施例の平面
図、 第１１図は第１０図に示した実施例の製造方法を説明す
る模式的断面図、 第１２図は本発明のさらに他の実施例の平面図および等
価回路図、 第１３図はさらに他の実施例の平面図および断面図、 第１４図〜第１６図はそれぞれ従来のＭＯＳ　）ランジ
スタの断面図である。 ２・・・フィールド絶縁膜、 ３・・・ＭＯＳトランジスタ、 ４・・・ソース、 ５・・・ドレイン、 ６・・・ゲート絶縁膜、 ７・・・ゲート、 ８・・・配線、 ９・・・チャネル。 第４ 図 第５図 の Ｏ 第８ 図 第 図 、１０４ Ｏ５ 図 第１０図 Ｔｏｅ　　　Ｏ０９ Ｏ１４ ｍ ７！１２ 第１５図 第１６図

Claims (1)

1. 【特許請求の範囲】 １）半導体からなるソースおよびドレイン領域と、ゲー
   ト絶縁膜と、ゲート電極領域と、を有するトランジスタ
   を含む半導体装置において、前記ソースおよびドレイン
   領域と、前記ゲート絶縁膜と、前記ゲート電極領域と、
   が基体の主面に沿う方向に並置されて少なくともそれら
   の一部が該基体に埋込まれていることを特徴とする半導
   体装置。 ２）前記トランジスタのチャネルが前記基体の主面と交
   差する面に沿う方向に形成され該主面に沿う方向にキャ
   リアが移動することを特徴とする請求項１に記載の半導
   体装置。 ３）前記ゲート電極領域の下に半導体領域が形成されて
   おり、該ゲート電極領域をはさんで前記ソースおよびド
   レイン領域が配置されていることを特徴とする請求項１
   に記載の半導体装置。 ４）半導体からなるソースおよびドレイン領域と、ゲー
   ト絶縁膜と、ゲート電極領域とを有するトランジスタを
   含む半導体装置の製造方法において、 前記ソースおよびドレイン領域、ゲート絶縁膜およびゲ
   ート電極の少なくとも一部を半導体基体に埋め込む工程
   と、 前記ソースおよびドレイン領域および前記ゲート電極領
   域を前記基体の主面に沿う方向に配設する工程とを有す
   ることを特徴とする半導体装置の製造方法。 ５）前記ゲート電極を構成する部材として抵抗率１０μ
   Ωｃｍ以下の材料を用いることを特徴とする請求項４に
   記載の半導体装置の製造方法。 ６）前記ゲート電極領域を形成するときに、アルキルア
   ルミニウムハイドライドと水素とを利用したＣＶＤ法に
   より　ＡｌまたはＡｌを主成分とする金属を堆積させる
   工程を含むことを特徴とする請求項４に記載の半導体装
   置の製造方法。 （以下余白）