KR950006482B1 - 개량된 절연게이트형 트랜지스터를 갖는 반도체장치 - Google Patents

개량된 절연게이트형 트랜지스터를 갖는 반도체장치 Download PDF

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시게유끼 마쯔모도
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캐논 가부시끼가이샤
야마지 게이조오
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Abstract

내용 없음.

Description

개량된 절연게이트형 트랜지스터를 갖는 반도체장치
제1도는 내지 제3도는 각각 종래의 MOS트랜지스터의 단면도.
제4도는 본 발명의 바람직한 실시예를 설명하는 단면도.
제5도는 본 발명 실시예의 평면도 및 단면도.
제6도 내지 제8도는 각각 본 발명의 다른 실시예의 평면도.
제9도는 제8도에 도시한 실시예의 제조방법을 설명하는 모식적 단면도.
제10도는 본 발명의 또다른 실시예의 평면도 및 등가회로도.
제11도는 또다른 실시예의 평면도 및 단면도.
제12, 13도는 본 발명에 의한 반도체장치에 있어서의 배선층 형성에 적합한 성막방법을 실시하는데 사용되는 성막장치의 1예를 나타내는 모식도.
제14도는 제12, 13도에 도시한 장치의 개략 평면구성도.
제15도는 제14도에 있어서 기판의 이동순서를 화살표로 부가한 개략구성도.
제16a도 내지 제16d도 본 발명에 의한 반도체장치에 있어서의 배선층의 형성에 적합한 성막방법을 설명하기 위한 모식도.
* 도면의 주요부분에 대한 부호의 설명
1 : P웰 2,2' : 절연막
3 : NMOS 트랜지스터 4 : 소오스
5 : 드레인 6 : 게이트 산화막
본 발명은 각종 전자기기에 탑재되는 메모리, 광전변환장치, 신호처리장치 등의 반도체 집적회로장치에 관한 것이며, 특히 그 절연게이트형 트랜지스터에 관한 것이다.
근년 고집적화 노력으로서 게이트길이가 서브마이크론차수의 MOS 트랜지스터의 개발 등, 미세가공된 기능소자의 실용화가 요망되고 있다.
제1도 내지 제3도는 종래의 MOS 트랜지스터의 구조를 나타내는 모식적 단면도이다.
제1도는 게이트(201), 산화막(202), 소오스(203), 및 드레인(204)을 갖는 단일드레인 구조의 N-MOS 트랜지스터에서 가장 간단한 구조로, 제조공정도 간단하다.
그러나, 미세화가 진행되어 게이트길이가 약 1.2㎛ 이하가 되면 핫캐리어에 의한 MOS 트랜지스터 동작의 열화가 발생한다.
제2도는 그것을 방지하기 위하여 소오스ㆍ드레인간의 전계를 완화시키는 저농도영역(205,206)을 설치한 것으로, LDD(lightly doped drain) 구조라 불리운다.
또한, 미세화가 가장 진행되어 있는 DRAM용 LSI로서, 제3도에 도시하는 바와 같은 박형(薄型) 트렌지스터셋(TTC)이 제안되어 있다.
TTC는 반도체기판(221)에 홈을 설치하고, 트랜지스터와 커패시터를 동시에 형성한 것이다. 즉, 홈내에 게이트 산화막(213)이 있고, 채널부(214)는 게이트산화막(213)의 측면에 있다.
게이트(212) 하부의 홈내에는 다결정 Si(215)가 충전퇴적되고, 기억용 커패시터의 전극이 되고, 그 표면은 산화되고 커패시터용 유전체막(216)을 구성한다.
매립소오스(217)는 다결정 Si(216)에 상부에 형성되어 있다.
또한, 다결정 Si에 의한 워드선(218), 드레인 및 비트선으로서 n+확산층(219)을 구비하고 인접하는 셀과는 분리산화막(220)에 의해 전기적으로 분리되어 있다. 절연막(221), 층간절연막(222)상에는 각각 배선패턴(223,224)이 형성되어 있다. 이 TTC는 MOS 트랜지스터와 커패시터가 상하방향으로 형성되어 있기 때문에 면적이 작고, 또, α선에 영향에 의한 오동작이 생기기 어렵고, 또한 기생트랜지스터가 없는 등의 이점을 가지고 있다.
그러나, 상기 홈형 트랜지스터셀에도, 또 이하에 기술하는 점에 있어서 개선의 여지가 있다.
1) 제3도의 반도체장치에서는 트랜지스터부만을 들어 보더라도, 애스펙트비(홈깊이/개공지름)가 약 2정도 되고, 그 때문에 Si에칭에서 생기는 결함에 의해 수율을 저하시키고, 또한 홈중에 양질의 절연막의 균일한 형성이 곤란하여 신뢰성상의 문제가 있다.
2) 그리고 TTC에서 일반적으로 사용되는 제어전극부재인 다결정 실리콘은 불순물을 최대한 확산시켜도 저항률은 약 1mΩ㎝ 이하로는 되지 않고, 트랜지스터의 동작속도를 결정하는 전파, 지연시간을 작게하지는 못하였다.
다결정실리콘대신 실리사이드화(Si 금속합금)를 이용하여도 저항률은 약 100∼200μΩcm이고, 고속, 고수율 또한 고신뢰성의 트랜지스터를 얻지는 못하였다.
3) 그리고, 일반적으로 제어전극은 반도체장치 표면에 똑같이 퇴적되기 때문에 제어전극 표면은 홈의 요철자체를 반영하고, 평탄화하고는 역행하는 것이다.
이 제어전극상에 퇴적하는 배선의 고신뢰성을 유지하기 위하여는 제어전극상의 절연막을 두텁게 붙이고 에지 백(edge back)이라는 수법으로 평탄화하지 않으면 안된다.
이 수법은 오묵부에만 레지스트를 두텁게 남기고 rf플라즈마중에 있어서 레지스트 오목부의 절연막을 동시에 깎는 수법이고, MOS 트랜지스터에 rf가 미치는 영향이 매우 크기 때문에 수율, 신뢰성을 손상시킬 위험이 큰 것이었다.
본 발명은 이와 같은 기술과제를 해결하고, 소면적으로 또 표면이 평탄한 반도체장치를 제공하는 것을 목적으로 한다.
이와 같은 목적을 달성하기 위하여 본 발명에 의한 반도체장치는 반도체로 이루어지는 소오스 및 드레인 영역과, 게이트절연막과, 게이트 전극영역을 갖는 트랜지스터를 포함한 반도체장치에 있어서, 상기 소오스 및 드레인영역과 상기 게이트절연막과, 상기 게이트전극영역이 기판주면에 따르는 방향으로 병치(竝置)되어 적어도 그들 일부가 그 기판에 매립되어 있는 것을 특징으로 한다.
예컨대, 본 발명은 반도체로 이루어지는 소오스 및 드레인영역과, 게이트 절연막과, 게이트 전극영역을 갖는 트랜지스터를 포함한 반도체장치의 제조방법에 있어서, 상기 소오스 및 드레인영역, 게이트절연막 및 게이트전극의 적어도 일부를 반도체 기판에 매립하는 공정과, 상기 소오스 및 드레인영역 및 상기 게이트전극 영역을 상기 기판주면에 따르는 방향으로 배치하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법에 의해 제조할 수 있다.
본 발명에 의하면 제어전극이 반도체기판 표면에서 하부에 매립되어 있기 때문에, 소면적으로 또한 표면이 평탄한 MOS 트랜지스터가 실현될 수 있고, 따라서 고속이고, 또한 신뢰성 높은 MOS 트랜지스터를 얻을 수 있다.
이하, 본 발명에 대하여 설명하는데, 본 발명은 이하에 기술하는 실시예에 한정되지 않고, 본 발명의 목적이 달성되는 구성이면 된다.
제4도는 본 발명의 바람직한 실시예를 설명하는 단면도이다.
본 발명은 MOS 트랜지스터의 제어전극영역(7)의 일부 혹은 전부를 반도체기판(1) 표면에서 매설시켜 형성하는 것이다.
또, 본 발명은 MOS 트랜지스터의 트랜지스터동작을 행하는 채널부분(6) 일부 혹은 전부를 그 표면하부에 형성하는 것이다.
그리고, 본 발명은 그 제어전극의 일부 혹은 전부를 화학기상반응에 의해 선택적으로 퇴적을 행하여 형성하고, 그 반도체장치의 표면을 평탄으로 형성하는 것이다.
제4도에 도시한 실시예에는 소오스(드레인) 영역(5), 절연막(2,2') 및 배선측(8)이 표시되어 있는데, 본 발명이 이와 같은 구조에 한정되지 않는다는 것은 앞서 기술한 바와 같다.
홈중에 제어전극영역을 형성하고, 또 반도체장치 표면의 평탄성을 달성하기 위해서는 후술하는 Al등의 금속계막 선택퇴적법이 유효하다.
[실시예 1]
제5도에 본 발명의 실시예로서의 NMOS 트랜지스터를 도시한다.
제5a도는 p웰(1), 필드산화막(2)으로 둘러싸인 부분에 형성된 NMOS 트랜지스터(3) 평면도, 제 5b,c 및 d도는 각각 제5a도의 A-A', B-B' 및 C-C'선에 따른 단면도이다.
본 NMOS 트랜지스터의 소오스(4), 드레인(5)은 평면적으로 이간한 위치에 배치되어 있고 소오스(4), 드레인(5)의 각각에 인접하여 게이트산화막(6)이 기판표면에서 하부에 수직방향으로 배치되어 있고, 게이트 산화막(6)에 인접하고 또 기판표면에서 소오스(4), 드레인(5) 보다 깊이까지 게이트전극(제어전극) 영역(7)이 매설하여 설치되어 있고, 소오스(4) 및 드레인(5)의 이간한 사이가 채널(9)가 불리우는 트랜지스터 동작을 행하는 영역이다.
본 트랜지스터 표면은 제어전극영역이 매립되어 있기 때문에 대략 평탄하다.
본 트랜지스터 층간 절연막(2')으로 표면을 덮고, 소오스(4), 드레인(5) 및 게이트 전극에서 전극을 인출하기 위한 접촉홀을 통하여 Al등의 금속배선(8)이 인출되어 있다. 금속배선(8)의 형성공정에 있어서도 접촉홀부에서의 Al매몰을 방지하기 위하여 접촉홀내에만, 즉 반도체 기판상에만 Al등을 선택퇴적하여 접촉홀을 매립한 후, 절연막 표면에 배선재료를 전면에 퇴적하고 패턴닝하여 배선을 형성하는 방법이 유효하다.
다음의 동작에 대하여 설명한다.
본 발명에 의한 MOS 트랜지스터는 소오스전극(4)과 드레인전극(5) 사이의 채널부(9)의 전도도를 게이트 전극(7)으로 제어하는 소자이다.
소오스전극(4)과 드레인전극(5)과의 사이에 전압(VD)이 가해졌을 때, 게이트전극(7)에 전압(VG)이 가해지면 VD<VG-Vτ일 때,일 때,
(Cox : 게이트용량, μ: 캐리어이동도, W : 채널폭, L : 채널길이, Vτ: 채널길이, VT: 역치전압)의 식에 의거하여 전류가 흐른다.
현재 MOS 트랜지스터에 요구되고 있는 것은 ① 작은 면적중에 트랜지스터를 들어 넣을 것, ② 고속으로 트랜지스터 동작을 행할 것이다.
본 실시예는 상기 2점에 관하여 대폭 개량을 행한 것이며, 트랜지스터 면적은 종래의 80%가 되었다. 동작속도에 관해서는 큰 요소로서 게이트전극의 저항이 있다. 종래부터 사용되어 오던 다결정(Si)게이트의 경우는 30-80Ω/㎠이고, 폴리사이드화함으로써 2-5Ω/㎠가 달성되어 있으나 본 발명의 경우는 1×10-5Ω/㎠의 저저항이 실현되었다. 그 이유는, 금속전극을 직접 매립하고 있으며, 또 사용하는 Al가 단결정구조를 갖는 점, 또한 매립형의 것이기 때문에 막두께를 충분히 두껍게 할 수 있기 때문이다.
[실시예 2]
제6도는 본 발명에 의한 NMOS 트랜지스터외의 실시예의 평면도이다.
이 실시예는 더 한층의 고속화를 실시하기 위하여 게이트전극(7)과 소오스전극(4) 및 드레인전극(5) 사이의 겹치기부를 작게하여 용량을 감소시킨 예이다.
즉, 게이트전극(7)의 배치를 바꿈으로써 채널을 확보하면서 제5도에 도시한 예와 비교하여 용량을 감소시킬 수 있다.
[실시예 3]
제7도는 또다른 실시예의 평면도를 도시한다.
본 실시예는 채널부(9)가 절연막(6)을 통하여 게이트전극(7)을 구성하는 부재와 직접 접촉하지 않도록 다결정 Si등(10)을 통하여 게이트 전극재를 설치한 것이다.
이와 같은 구성에 의해 게이트전극부재가 직접 절연막에 확산하는 것을 방지하고, 또 게이트전극부재의 일함수에 의존하지 않고, 종래의 공정에서 사용되는 다결정 Si를 사용함으로써 종래와 꼭같은 특성을 갖는 MOS 트랜지스터를 얻을 수 있고, 또한 게이트 전극의 직접저항이 감소되기 때문에 미세하고 고속의 MOS 트랜지스터를 얻을 수 있었다.
[실시예 4]
제8도는 본 발명의 또다른 실시예의 평면도이다.
본 실시예는 제7도에 도시한 예와 비교하여 게이트전극(7)과 P웰(1)의 기생용량을 더욱 감소시키기 위하여 게이트전극부재의 매립부의 개공주변 3방향의 산화막(11)을 두껍게 하고 기생용량을 크게 감소시킨 것이다.
다음에, 제8도에 도시한 실시예의 제조방법에 대하여 설명한다.
제9a도내지 제9g도는 제8도에 도시한 실시예의 A-A'선에 따른 단면을 도시한다.
우선 종래의 방법에서 N형 Si 기판(101)에 P웰(102)을 형성하고, 기판표면의 두께 12000Å의 산화막(103)을 부분적으로 제거하였다(제9a도).
다음에, 12000Å의 산화막(103)을 마스크로하여 Cl2, CBrF3의 가스를 사용하는 RIE(반응성 이온에칭)법에 의해 기판을 에칭하여 홈(104)을 형성하였다. 기판의 에칭깊이는 3㎛이다(제9b도 ).
다음에, 상기 산화막(103)을 제거하고 기판전면에 두께 1000Å의 열산화막(105) 및 SiN막(106)을 형성하고 SiN막을 부분적으로 제거하였다(제9c도).
종래부터 사용되고 있는 LOCOS법에 따라 SiN막(106)이 제거된 부분에만 필드산화막(107)을 형성하였다. 형성조건은 O2: 2ℓ/분, H2: 4ℓ/분 ; 산화온도 1000℃, 막두께는 8000Å였다. 그후 SiN막(106)을 제거하였다(제9d도).
다음에 HF분위기로 기판상의 산화막(105)을 완전히 제거한 후, 게이트절연막(108)을 형성하였다. 형성온도는 850℃, 막두께는 180Å였다.
MOS 트랜지스터의 게이트전극의 일부로서 다결정 Si(109)를 게이트절연막(108) 전면에 SiH4의 열분해에 의해 퇴적하고, CCL2F2분위기중에서 RIE모드에서 부분적으로 제거하였다. 또한 MOS 트랜지스터의 소오스ㆍ드레인확산층(110)을 형성하기 위하여 비소를 5×1015이온/㎠으로 이온주입하였다.
또한, 비소는 다결정 Si(109)에도 주입하고, 다결정 Si의 비저항을 내리는 역할도 한다. 다음에 소오스 ㆍ드레인확산층(110)을 전기적으로 활성화하기 위하여 RTA(rapid thermal annealing)법에 의해 1000℃ 15초의 열처리를 행하였다(제9e도).
다음에 상기 다결정 Si(109)상에만 Al(111)를 퇴적하였다.
그 퇴적법을 이하에 기술한다.
우선 기판을 CVD장치의 반응실내에 설치하고, 반응실내를 1×10-0Torr 정도로 배기하였다. 그리고 공급가스라인에서 DMAH를 공급하였다. 또한, 캐리어가스는 H2를 사용하였다. 또한, 다른 가스라인에서 반응가스로서의 H2를 270℃로 가열된 기판상에 유입시켰다. 이 경우의 전형적 압력은 대략 1.5Torr이고 DMAH의 분압은 대략 5×10+Torr이다. 이 수법에 의하면 Al은 도전성을 갖는 다결정 Si(109)상에만 선택적으로 퇴적하고, 산화막(108) 및 필드산화막(107)상에는 퇴적하지 않는다. 따라서, Al(111)은 MOS 트랜지스터의 게이트전극 일부를 형성한다(제9f도).
다음에 층간절연막(112)으로서 BPSG를 퇴적하고, 전극을 꺼내기 위하여 접촉홀(113)을 개공하고, 상기한 Al-CVD법에 의해 Al(114)를 접촉홀(113) 내에 매립하였다(제9g도).
이와 같이 하여 제8도에 도시한 MOS트랜지스터가 제작되었다.
[실시예 5]
제10도는 또다른 실시예를 나타내고 있다. 제10a도 평면도, 제10b도 등가회로를 나타낸다.
이 실시예는 두 NMOS 트랜지스터를 공통 게이트전극(7)에 의해 접속한 하나의 예이다.
[실시예 6]
제11도도 또다른 실시예를 나타낸다. 제11a도는 평면도(b)는 단면도이다.
이 실시예가 제7도∼제12도에 도시한 실시형태와 기본적으로 다른 점은 채널부(11,12)가 매립된 게이트전극(7)에 따라 기판표면에 대하여 수직방향으로 형성되어 있는 점이다.
게이트전극(7)에 전압(VG)이 인가되면 소오스(4)에서 드레인(5)으로 향하는 전류는 화살표(14)방향으로 흘러서 다결정 Si와 금속부재로 이루어지는 게이트전극(7)바로 아래에 설치된 고불순물영역(n+; 13)으로 유입된다.
또한, 전류는 채널(12)을 기나 화살표(15)방향으로 흘러 드레인전극(5)으로 유입된다. 전류에는 표면에 대하여 수직방향으로 흐르는 전류성분과 동시에 표면을 다라 제11a도에에서 화살표(16)로 표시하는 방향으로 성분도 존재한다.
본 발명에 적합한 성막방법이란, 알킬알루미늄하이드라이드의 가스와 수소가스를 이용하여 전자공여성의 기판상에 표면반응에 의해 퇴적막을 형성하는 것이다(이하 Al-CVD법이라 함).
특히, 원료가스로서 모노메틸알루미늄하이드라이드(MMAH) 또는 디메틸알루미늄하이드라이드(DMAH)를 사용하고, 반응가스로서 H2가스를 사용하여 이들의 혼합가스하에 기판표면을 가열하면 양질의 Al을 퇴적할 수 있다.
여기서, Al선택퇴적에 있어서는 직접가열 또는 간접가열에 의해 기판의 표면온도로 알킬알루미늄하이드라이드의 분해온도 이상, 450℃ 미만으로 유지하는 것이 바람직하며, 더욱 바람직하게는 260℃ 이상 440℃이하가 좋다.
기판을 상기 온도범위로 가급적 가열하는 방법으로는 직접가열과 간접가열이 있으나 특히, 직접가열에 의해 기판을 상기 온도로 유지하면 고퇴적속도로 양질의 Al막을 형성할 수 있다.
가령, Al막 형성시의 기판표면온도를 더욱 바람직한 온도범위인 260℃∼400℃로 할 때, 300Å∼5000Å/ 분이라는 저항가열의 경우보다 높은 퇴적속도로 양질의 막이 얻어진다. 이와 같이 직접가열(가열수단으로부터의 에너지가 직접기판에 전달되어서 기판자체를 가열한다)의 방법으로는 가령 할로겐램프, 크세논램프등에 의한 램프가열을 들 수 있다. 또, 간접가열의 방법으로는 저항가열이 있고, 퇴적막을 형성할 기판을 지지하기 위한 퇴적막 형성용공간에 배치된 기판지지부재에 설치된 발열체 등을 사용하여 행할 수 있다.
이 방법에 의해 전자공여성의 표면부분과 비전자공여성의 표면부분이 공존하는 기판에 CVD법을 적용하면 전자공여성의 기판표면부분에만 양호한 선택성하에서 Al의 단결정이 형성된다. 이Al는 전극/배선재료로서 요망되는 이른바 특성이 우수한 것이 된다. 즉, 힐로(hillock)의 발생확률의 저감, 아로이스파이크 발생확률의 저감이 달성되는 것이다.
이는 전자공여성의 표면으로서의 반도체나 도전체로 이루어지는 표면상에 양질의 Al을 선택적으로 형성할 수 있고, 또 그 Al가 결정성이 우수하기 때문에 밑바탕 실리콘 등과의 공정반응에 의한 알로이스파이크 형성 등이 거의 보이지 않거나 매우 적다고 생각된다.
그리고, 반도체장치의 전극으로서 채용할 경우에는 종래 생각해오던 Al 전극의개념을 초월한 종래기술로는 예상조차하지 못한 효과가 얻어진다.
이상과 같이 전자공여성의 표면, 가령 절연막에 형성되고, 반도체표면이 노출한 개공내에 퇴적된 Al는 단결정구조가 된다는 것을 설명하였으나 이 Al- CVD법에 의하면 이하와 같은 Al를 주성분으로 하는 금속막도 선택적으로 퇴적할 수 있고, 그 막질도 우수한 특성을 나타내는 것이다.
가령, 알킬알루미늄하이드라이드의 가스와 수소에 첨가하여 SiH4, Si2H6, Si3H0, Si(CH3)4, SiCl4, SiH2Cl2, SiHCl3등의 Si원자를 함유하는 가스나, TiCl4, TiBr4, Ti(CH3)4등의 Ti원자를 함유하는 가스나, 비스아세틸아세트나트동 Cu(C5H7O2), 비스디피바로일메타나이트동 Cu(C11H19O2)2, 비스헥사플루오로 아세틸아세트나트동 Cu(C5HF6O2)2등의 Cu원자를 함유하는 가스를 적절히 조합하여 도입하고 혼합가스분위기로서 가령 Al-Si, Al-Ti, Al-Cu, Al-Si-Ti, Al-Si-Cu 등의 도전재료를 선택적으로 퇴적시켜서 전극을 형성하여도 좋다.
또, 상기 Al-CVD법은 선택적으로 우수한 성막방법이고 또 퇴적한 막의 표면성이 양호하기 때문에 다음 퇴적공정에 비선택성의 성막방법이고 또 퇴적한 상기 선택퇴적한 Al막 및 절연막으로서의 SiO2등의 위에도 Al 또는 Al를 주성분으로 하는 금속막을 형성함으로써 반도체장치의 배선으로서 범용성이 높은 적합한 금속막을 얻을 수 있다.
이와 같은 금속막이란 구체적으로는 이하와 같다.
선택퇴적한 Al, Al-Si, Al-Ti, Al-Cu, Al-Si-Ti, Al-Si-Cu와 비선택적으로 퇴적한 Al, Al-Si, Al-Ti, Al-Cu, Al-Si-Ti, Al-Si-Cu와의 조합 등이다.
비선택퇴적을 위한 성막방법으로서는 상기한 Al-CVD법 이외의 CVD법이나 스퍼터링법 등이 있다.
[성막장치]
다음에, 본 발명에 의한 전극을 형성하는데 적합한 성막장치에 대하여 설명한다.
제12도 내지 제14도에 상기 성막방법을 적용하는데 적합한 금속한 연속형성장치를 모식적으로 표시한다.
이 금속막 연속형성장치는 제12도에 도시하는 바와 같이 게이트밸브(310a∼310f)에 의해 서로 외기 차단하에서 연통가능하게 연접되어 있는 로드로 크실(311), 제1의 성막실로서의 CVD반응실(312), Rf 에칭실(313), 제2의 성막실로서의 스퍼터실(314), 로드로크실(315)로 구성되어 있고, 각 실은 각각 배기계(316a-316e)에 의해 배기되고 감압가능하게 구성되어 있다.
여기서 상기 로드로크실(311)은 드래프트성을 향상시키기 위하여 퇴적처리전의 기판 분위기를 배기후에 H2분위기로 바꾸어 놓기 위한 실이다.
다음 CVD반응실(312)은 기판상에 상압 또는 감압하에서 상기 Al-CVD법에 의한 선택 퇴적을 행하는 실이고, 성막해야할 기판표면을 적어도 200℃-450℃ 범위에서 가열가능한 발열저항체(317)를 갖는 기판홀더(318)가 내부에 설치됨과 동시에 CVD용 원료가스 도입라인(319)에 의해 실내에 버블러(319-1)에서 수소에 의해 버블링되고 기화된 알킬알루미늄하이드라이드 등의 원료가스가 도입되고, 또 가스라인(319)에서 반응가스로서의 수소가스가 도입되도록 구성되어 있다. 다음의 Rf에칭실(313)은 선택퇴적후의 기판 표면의 크리닝(에칭)을 Ar분위기하에서 행하기 위한 실이고, 내부에는 기판을 적어도 100℃∼250℃ 범위에서 가열가능한 기판홀더(320)와 Rf에칭용 전극라인(321)이 설치되어 있음과 동시에 Ar가스공급라인(322)이 접속되어 있다.
다음의 스퍼터실(314)은 기판표면에 Ar분위기하에서 스퍼터링에 의해 금속막을 비선택적으로 퇴적하는 실이고, 내부에 적어도 200℃∼250℃범위에서 가열되는 기판홀더(323)와 스퍼터표적재(324a)를 부착하는 표적전극(324)이 설치됨과 동시에 Ar가스공급라인(322)이 접속되어 있다.
다음의 스퍼터실(314)은 기판표면에 Ar분위기하에서 스퍼터링에 의해 금속막을 비선택적으로 퇴적하는 실이고, 내부에 적어도 200℃∼250℃ 범위에서 가열되는 기판홀더(323)와 스퍼터표적재(324a)를 부착하는 표적전극(324)이 설치됨과 동시에 Ar가스공급라인(325)이 접속되어 있다.
최후의 로드로크실(315)은 금속막 퇴적완료후의 기판을 외기중으로 내보내기 전의 조정실이고, 분위기를 N2로 바꾸도록 구성되어 있다.
제13도는 상기한 성막방법을 적용하는데 적합한 금속막 연속형성장치의 다른 구성예를 나타내고 있으며, 상기 제12도와 같은 부분에 대해서는 동일 부호로 한다.
제13도의 장치가 제12도의 장치와 상이한 점은 직접 가열수단으로서 할로겐램프(330)가 설치되어 있고, 기판표면을 직접가열할 수 있는 점이고, 그 때문에 기판홀더(312)에는 기판을 부상시킨 상태로 유지하는 클럭(331)이 설치되어 있는 점이다.
이와 같은 구성에 의해 기판표면을 직접 가열함으로써 상기와 같이 퇴적속도를 더 한층 향상시키기가 가능하다.
상기 구성의 금속막 연속형성장치는 실제적으로는 제14도에 도시하는 바와 같이 반송실(326)을 중계실로 하여 상기 로드로크실(311), CVD반응실(312), Rf에칭실(313), 스퍼터실(314), 로드로크실(315)의 상호 연결된 구조의 것과 실질적으로 등가이다.
이 구성에서는 로드로크실(311)은 로드로크실(315)을 겸하고 있다.
상기 반송실(326)에는 도시하는 바와 같이 AA방향으로 정역회전가능 또한 BB방향으로 신축가능한 반송수단으로서의 아암(327)이 설치되어 있고, 이 아암(327)에 의해 제15도중에 화살표로 표시하는 바와 같이 기판을 공정에 따라 순차 로드로크실(311)에서 CVD실(312), Rf에칭실(313), 스퍼터실(314), 로드 로크실(315)로, 외기에 노출되지 않고 연속적으로 이동시킬 수 있도록 되어 있다.
[성막수순]
본 발명에 의한 전극 및 배선을 형성하기 위한 성막수순에 대하여 설명한다. 제16도는 본 발명에 의한 전극 및 배선을 형성하기 위한 성막수순을 설명하기 위한 모식적 사시도이다.
우선 개략을 설명한다. 절연막에 개공이 형성된 반도체기판을 준비하고, 이 기판을 성막실에 배치하여 그 표면을 가령 260℃∼450℃로 유지하고, 알킬알루미늄 하이드라이드로서 DMAH의 가스와 수소가스와의 혼합분위기에서의 열 CVD법에 의해 개공내의 반도체가 노출된 부분에 선택적으로 Al를 퇴적시킨다.
물론 상기한 바와 같이 Si원자 등을 함유하는 가스를 도입하여 Al-Si 등의 al을 주성분으로 하는 금속막을 선택적으로 퇴적시켜도 좋다.
다음에, 스퍼터링법에 의해 선택적으로 퇴적된 Al 및 절연막상에 Al 또는 Al를 주성분으로 하는 금속막을 비선택적으로 형성한다.
그후에 바람직한 배선형상으로 비선택적으로 퇴적한 금속막을 패터닝하는 전극 및 배선을 형성할 수 있다.
다음에, 제13도 및 제16도를 참조하면서 구체적으로 설명한다.
우선 기판을 준비한다. 기판으로서는 가령 단결정 Si 웨이퍼상에 각 구경의 개공이 설치된 절연막이 형성된 것을 준비한다.
제16a도는 이 기판 일부분을 나타내는 모식도이다.
여기서 401은 전도성 기판으로서의 단결정 실리콘기판, 402는 절연막(층)으로서의 열산화 실리콘막이다. 403 및 404는 개공(노출부)이고, 각각 구경이 다르다. 410은 Si가 노출된 홈저부이다.
기판상에의 제1배선층으로서의 전극이 되는 Al 성막의 수순은 제13도로서 설명하면 다음과 같다.
우선, 상기 기판을 로드로크실(311)에 배치된다.
이 로드로크실(311)에 상기한 바와 같이 수소를 도입하여 수소분위기로 해 둔다. 그리고, 배기계(316b)에 의해 반응식(312)내를 대략 1×10-0Torr에 배기한다. 다만, 반응실(312)내의 진공도는 1×2 0Torr보다 나쁘다라도 Al은 성막할 수있다.
그리고, 가스라인(319)에서 버블링된 DMAH의 가스를 공급한다.
DMAH 라인의 캐리어가스에는 H2를 사용한다.
제2의 가스라인(319)은 반응가스로의 H2용이고, 제2의 가스라인(319)에서 H2를 유출하고, 도시하지 않는 스로피크밸브의 개도를 종정하며 반응실(312)내의 압력을 소정의 값으로 한다. 이 경우의 전형적인 압력은 대략 1.5Torr가 좋다. DMAH 라인에서 DMAH를 반응관내에 도입한다. 전압을 대략 1.5Torr, DMAH분압을 대략 5.0×10-3Torr로 한다. 그후 할로겐램프(330)에 도통하여 웨이퍼를 직접 가열한다. 이와 같이 하여 Al을 선택적으로 퇴적시킨다.
소정의 퇴적시간이 경과한 후, DMAH의 공급을 일단 정지한다.
이 과정에서 퇴적되는 Al막의 소정의 퇴적시간이란, Si(단결정 실로콘기판; 1)상의 Al막 두께가 SiO1(禧실리콘막; 2)의 막두께와 같아지기 까지의 시간이고 실험에 의해 미리 구할 수 있다.
이때의 직접가열에 의한 기판표면의 온도는 270℃정도로 한다.
여기까지의 공정에 의하면 제16b도에 도시하는 바와 같이 개공내 및 홈내에 선택적으로 Al막(405)이 퇴적되는 것이다.
이상을 접촉홀내에 전극을 형성하기 위한 제1성막공정이라 일컫는다.
상기 제1성막공정후, CVD반응실(312)을 배기계(316b)에 의해 5×10-3Torr 이하의 진공도에 도달하기까지 배기한다. 동시에 Rf에 에칭실(313)을 5×10-Torr 이하로 배기한다.
양 실이 상기 진공도에 도달한 것을 확인한 후, 게이트밸브(31c)가 열리고 기판을 반송수단에 의해 CVD반응실(312)에서 Rf에칭실(313)로 이동하고, 게이트밸브(310c)를 닫는다.
기판을 Rf에칭실(313)을 반송하고, 배기계(316c)에 의해 Rf에칭실(313)을 10-(Torr 이하의 진공도에 도달하기까지 배기한다.
그후, Rf 에칭용 아르곤공급라인(322)에 의해 아르곤을 공급하고, Rf에칭실(313)을 10-1∼10-3Torr의 아르곤 분위기로 유지한다.
Rf에칭용 기판홀더(320)를 200℃ 정도로 유지하고, Rf에칭용 전극(321)에 100W의 Rf파워를 60초간 정도 공급하고, Rf에칭실(313)내에서 아르곤의 방전을 생기시킨다.
이와 같이 하면 기판표면을 아르곤이온에 의해 에칭하고, CVD 퇴적막의 필요없는 표면층을 제거할 수 있다.
이 경우의 에칭깊이는 산화물 상당으로 약 100Å정도로 한다.
또, 여기서는 Rf에칭실에서 CVD퇴적막의 표면에칭을 행하였으나 진공중을 반송시키는 기판의 CVD막 표면층은 대기중의 산소 등을 함유하고 있지 않기 때문에 Rf에칭을 행하지 않더라도 상관없다.
이 경우, Rf에칭실(313)은 CVD반응실(12)과 스퍼터실(314)의 온도차가 크게 다를 경우, 온도변화를 단시간에 행하기 위한 온도변경실로서 기능을 한다.
Rf에칭실(313)에 있어서 Rf에칭이 종료된 후, 아르곤 유입을 정지하고, Rf에칭실(313)내의 아르곤을 배기한다. Rf에칭실(313)을 5×10-6Torr 까지 배기하고, 또 스퍼터실(314)을 5×10-6Torr 이하로 배기한 후 게이트밸브(310d)를 연다. 그후, 기판을 반송수단을 이용하여 Rf에칭실(313)에서 스퍼터실(314)로 이동시켜서 게이트밸브(310d)를 닫는다.
기판을 스퍼터실(314)로 반송하고나서 스퍼터실(314)을 Rf에칭실(313)과 동일하게 10-1∼10-3Torr의 아르곤 분위기로 하고 기판을 얹어주는 기판홀더(323)의 온도를 200∼250℃ 정도로 설정한다. 그리고, 5∼10KW의 DC파워로 아르곤의 방전을 행하고, Al이나 Al-Si(Si : 0.5%) 등의 표적재를 아르곤이온으로 깎고 Al이나 Al-Si 등의 금속을 기판상에 10000Å/분 정도의 퇴적속도로 성막을 행한다. 이 공정은 비선택적 퇴적공정이다.
이것을 전극과 접속하는 배선을 형성하기 위한 제2성막공정이라 일컫는다.
기판상에 5000Å 정도의 금속막을 형성한 후, 아르곤의 유입 및 DC파워의 인가를 정지한다.
로드로크실(311)을 5×10-3Torr 이하로 배기한 후 게이트발브(310e)를 열어 기판을 이동시킨다.
게이트밸브(310e)를 닫은 후 로드로크실(311)에 N2가스를 대기압에 도달하기까지 유출하고 게이트밸브(310f)를 열어 기판을 장치밖으로 취출한다.
이상의 제2 Al막 퇴적공정에 의하면 제16c도와 같이 SiO2막(402) 상에 Al막(406)을 형성할 수 있다.
그리고, 이 Al막(406)을 제16d도와 같이 패턴닝함으로써 바람직한 형상의 배선을 얻을 수 있다.
[실시예]
이하에, 상기 Al-CVD법이 우수하고, 또 그에 의해 개공내에 퇴적한 Al가 얼마나 양질의 막인지를 실험결과를 근거로 설명한다.
우선 기판으로서 N형 단결정 실리콘웨이퍼 표면을 열산화하여 8000Å의 SiO2를 형성하고, 0.25㎛×0.25㎛각에서 100㎛×㎛각의 각종 구경의 개공을 패턴닝하여 바탕인 Si단결정을 노출시킨 것을 복수개 준비하였다(샘플 ; 1-1).
이들을 이하의 조건에 의한 Al-CVD법에 의해 Al막을 형성하였다.
원료가스로서 DMAH, 반응가스로서 수소, 전압력을 1.5Torr, DMAH분압을 5.0×10-3Torr라는 공통조건하에서 할로겐램프에 통전하는 전력량을 조정하여 직접 가열에 의해 기판표면 온도를 200℃∼490℃의 범위로 설정하여 성막을 행하였다.
그 결과를 표 1에 표시한다.
[표 1]
표 1로서 알 수 있듯이 직접 가열에 의한 기판표면온도가 260℃ 이상에서는 Al가 개공내에 3000∼5000Å/분이라는 높은 퇴적속도를 선택적으로 퇴적하였다.
기판표면온도가 260℃∼440℃ 범위에서의 개공내의 Al막의 특성을 조사해보면 탄소함유는 없고 저항율 2.8∼3.4μΩcm, 반사율 90∼95%, 1㎛ 이상의 힐록밀도가 0∼10이고, 스파이크 발생(0.15Å 접합의 파괴확률)이 거의 없는 양호한 특성이라는 것이 판명되었다.
이에 비해 기판표면온도가 200℃∼250℃에서는 막길이 260℃∼440℃의 경우에 비교하여 약간 나쁘지만 종래기술에서 보면 상당히 좁은 막이었으나 퇴적속도가 1000∼1500Å/분으로 결코 충분히 높다고는 할 수 없었다.
또, 기판표면온도가 450℃ 이상이 되면 반사율이 60% 이하, 1Å 이상의 힐록밀도가 10∼104cm-2, 아로이 스파이크발생이 0∼30%가 되어 개공내의 Al막의 특성은 저하되었다.
다음에, 상기 방법이 접촉홀이나 관통홀같은 개공에 어떻게 적합하게 사용될 수 있는가를 설명한다.
즉, 이하에 기술하는 재료로 이루어지는 접촉홀 구조에도 바람직하게 적용되는 것이다.
상기한 샘플 1-1에 Al을 성막할 때와 같은 조건으로 이하에 기술하는 바와 같은 구성의 기판(샘플)에 Al막을 형성하였다.
제1의 기판표면재료료서의 단결정 실리콘위에 제2의 기판표면재료로서의 CVD법에 의한 산화실리콘막을 형성하고 포토리소그래피 공정에 의해 패턴닝을 행하여 단결정 실리콘표면을 부분적으로 돌출시켰다.
이때의 열산화 SiO2막의 막두께는 8000Å, 단결정실리콘의 노출부 및 개구크기는 0.25㎛×0.25㎛∼100㎛×100㎛이었다.
이와 같이하여 샘플 1-2를 준비하였다(이하, 이와 같은 샘플을 "CVD SiO2(이하, SiO2라 함)/단결정 실리콘"이라 표기하기로 한다).
샘플 1-3은 상압 CVD에 의해 성막한 보론도프의 산화막(이하, BSG라 함)/ 단결정 실리콘, 샘플 1-4는 상압 CVD에 의해 성막한 린도프의 산화막(이하, PSG라 함)/단결정 실리콘, 샘플 1-5는 상압 CVD에 의해 성막한 인 및 보론도프의 산화막(이하, BSG라 함)/단결정 실리콘, 샘플 1-6은 플라즈마 CVD에 의해 성막한 질화막(이하, P-SiN이라 함)/단결정 실리콘, 샘플 1-7은 열산화막(이하, T-SiN이라 함)/단결정 실리콘, 샘플 1-8은 강압 CVD에 의해 성막한 질화막(이하, LP-SiN이라 함)/단결정 실리콘, 샘플 1-9는 ECR장치에 의해 성막한 질화막(이하, ECR-SiN이라 함)/단결정 실리콘이다.
또한, 이하에 표시하는 제1기판표면재료(18 종류)와 제2의 기판표면재료(9종류)의 전조합에 의해 샘플 1-11∼1-179(주의 : 샘플번호 1-10,20,30,40,50,60,70,80,90,100,110,120,130,140,150,160,170은 결번)를 작성하였다. 제1의 기판표면재료로서 단결정실리콘(단결정 Si), 다결정 실리콘(다결정 Si), 비정질 실리콘(비정질 Si), 텅스텐(W), 몰리브덴(Mo), 탄타르(Ta), 텅스텐실리사이드(WSi), 티탄실리사이드(TiSi), 알루미늄(Al), 알루미늄실리콘(Al-Si), 티탄알루미늄(Al-Ti), 티탄아이트라이드(Ti-N), 동(Cu), 알루미늄실리콘동(Al-Si-Cu), 알루미늄파라듐(Al-Pd), 티탄(Ti), 몰리브덴실리사이드(Mo-Si), 탄타르실리사이드(Ta-Si)를 사용하였다. 제2의 기판표면재료로서는 T-SiO2, SiO2, BSG, PSG, BPSG, P-SiN, T-SiN, LP-SiN, ECR-SiN이다.
이상과 같은 전 샘플에 대해서도 상기 샘플 1-1에 필적하는 양호한 Al막을 형성할 수 있었다.
다음에, 이상과 같이 Al을 선택퇴적시킨 기판에 상기 스퍼터링법에 의해 비선택적으로 Al을 퇴적시켜 패턴닝하였다.
그 결과 스퍼터링법에 의한 Al막과 개공내의 선택퇴적한 Al막과는 개공내의 Al막의 표면성이 좋기 때문에 양호한 전기적으로도 기계적으로도 내구성이 높은 접촉상태가 되어 있었다.
이상 설명한 바와 같이 본 발명에 의하면 제어전극이 반도체기판 표면에서 하부에 매립되어 있기 때문에 소면적이고 또 표면이 평탄한 절연게이트형 트랜지스터가 실현되고, 따라서 고속이고 또 신뢰성 높은 절연게이트형 트랜지스터를 얻을 수 있다.

Claims (3)

  1. 오목부를 갖는 반도체기판(1) ; 상기 오목부를 충전하는 게이트전극(7) ; 상기 게이트전극과 상기 오목부의 측면 외주사이에 절연막(11과 12) ; 상기 반도체기관(1)의 표면에 있으며, 상기 게이트전극의 각 측면에서 위치결정되며, 소오스(4)와 드레인(5) 각각을 정의하는 제1 및 제2반도체영역(4와 5) ; 상기 반도체기판(1)의 표면에 수직인 방향에 적어도 일부가 있는 제1전류통로(14와 15)를 제공하는 상기 소오스(4)와 상기 드레인(5) 사이의 제1채널수단 및 상기 반도체기판(1)의 표면에 평행한 방향으로 제2전류통로(16)를 제공하는 상기 소오스(4)와 상기 드레인(5) 사이의 제2채널수단으로 구성되는 절연게이트 트랜지스터에 있어서, 상기 게이트전극(7) 바로 아래에 위치한 고불순물 도핑영역(13)은 상기 제1전류통로(14와 15)에 놓이도록 배치되며 이로써 상기 제1채널수단의 부분을 제공하는 것을 특징으로 하는 절연게이트 트랜지스터.
  2. 제1항에 있어서, 상기 게이트전극(7)은 금속충전재(111) 및 상기 충전재(111)와 상기 절연막(11,12 ; 108)사이에 위치한 다결정 실리콘막(109)으로 구성되는 것을 특징으로 하는 트랜지스터.
  3. 제2항에 있어서, 상기 금속충전재는 단일결정이며, 알루미늄 또는 알루미늄합금(Al-Si, Al-Ti, Al-Cu, Al-Si-Ti, Al-SiCu) 중 하나인 것을 특징으로 하는 트랜지스터.
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