JP2786313B2 - 半導体装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は各種電子機器に搭載されるメモリー、光電変
換装置、信号処理装置等の半導体集積回路装置に関し、
特にその電極および／または配線の構造に特徴を有する
半導体回路装置およびその製造方法に関するものであ
る。

［従来の技術］ 近年高集積化された半導体回路装置を提供する為に、
例えばゲート長がサブミクロンオーダーのMOSトランジ
スタの開発等、微細化された機能素子の実用化が望まれ
ている。具体的にはゲート長が0.8μｍのMOSトランジス
タであれば、素子は20μm²程の面積を占め、高集積化に
適した構造となっている。

しかしながら機能素子の微細化が進み高集積化が図ら
れてきたが期待されたような良好な特性を得ることは難
しかった。このような点は従来より機能素子の形成方法
に係る問題点と考えられており、必然的に機能素子形成
プロセスの改良に重点が置かれていた。すなわち良好な
動作をする素子を安定して再現性良く形成するかが歩留
まりを向上させる重要な点であるとの認識が強かった。

しかしながら、本発明者らが、素子構造や素子形成プ
ロセスを詳細に研究検討した結果、その電極および／ま
たは配線の構造を大巾に工夫をこらして構成することに
より歩留まりが大きく向上し、かつ性能も向上してくる
ことが判明した。

第13図（Ａ）〜（Ｈ）は従来の機能素子MOSトランジ
スタの構造および製造工程を説明する為の模式的断面図
である。

まずシリコンからなる半導体基板１を用意する（第13
図（Ａ））。

次にその基板１の表面に熱酸化法により酸化シリコン
膜２を形成し、フォトエッチング法によりMOSトランジ
スタを形成する部分の酸化シリコン膜を除去する（第13
図（Ｂ））。次にゲート絶縁膜用の酸化シリコン膜４を
形成した後、CVD法により窒化シリコン膜３を形成する
（第13図（Ｃ））。

エッチングにより電極用の開孔７を形成する（第13図
（Ｄ））。

そしてCVD法により不純物のドープされた多結晶シリ
コン膜８を形成する（第13図（Ｄ））。

次にゲートおよびソース・ドレイン領域を決定する部
分および電極12の大きさ等を同時位置決めをする為に多
結晶シリコン膜８を除去する。結果として開口10と電極
用開孔７は互いに重なり合い基板１の一部が露出する
（第13図（Ｅ））。

この後多結晶シリコン膜８をマスクとして窒化シリコ
ン膜３および酸化シリコン膜４を除去して第13図（Ｆ）
のような構成を得る。残された多結晶シリコン層はゲー
トおよびソース・ドレイン用の配線9,11となる。

最後にソース・ドレインを構成すべく不純物を基板１
にドープして不純物領域13,14を形成する。このとき同
時に電極により不純物の一部が基板１内に拡散し、階段
状の不純物領域13,14が形成される。そして表面に絶縁
膜15を形成してMOSトランジスタを作成する（第13図
（Ｇ））。

しかしながら、上述した従来の構成というのはAlによ
るソース・ドレイン電極であるとオーミック性がそこな
われる為に考え出されたものであるが故に、配線となる
多結晶シリコンの材料特性から生ずるソース・ドレイン
抵抗の増大は避けようがなかった。従って第13図（Ｈ）
に示すようにソース・ドレイン電極はさらに上層のAl配
線16によって他の素子等と電気的に接続せざるを得なか
った。

［発明が解決しようとする課題］ このように、従来の構成では製造工程が複雑化するだ
けではなく、Al配線と多結晶シリコン電極とのコンタク
ト部分においてより大きな凹凸（段差）が生じることに
より、相乗的に製造プロセスを複雑化させることにな
る。

また、第13図（Ｈ）に符号17で示す部分では多結晶シ
リコン電極11の形成後に絶縁層16をを形成しているた
め、不純物領域13,14のパシベーションが不十分で素子
の性能を落とすことになる。

本発明は上述した技術的課題に鑑みなされたものであ
り、機能素子の微細化を達成し高集積化された半導体回
路装置を提供することを目的とする。

本発明の別の目的はソース・ドレイン抵抗を低くし、
小さな消費電力で高速駆動可能な半導体回路装置を提供
することにある。

さらに本発明の別の目的は不純物領域上における凹凸
が小さく、歩留まり良く大量生産可能な半導体回路装置
を提供することにある。

さらに本発明の別の目的は0.1μｍオーダー以下のゲ
ート長を有するトランジスタに好適に用いられるソース
・ドレイン電極を有する半導体回路装置を提供すること
にある。

本発明のさらに他の目的は、Al電極を形成する際にア
ルキルアルミニウムハイドライドのガスとH₂とを利用し
たCVD法により低温でAlを堆積させる方法を利用して、
電気的特性が大巾に改善されかつ歩留まりを向上させる
に好適な半導体回路装置を提供することにある。

［課題を解決するための手段］ 上述した目的を達成するために、本発明による半導体
装置は半導体基体の主面に形成された機能素子と、該機
能素子の半導体領域と接続する電極とを有する半導体装
置において、前記半導体領域と前記電極とは絶縁膜に設
けられたコンタクトホールを介して接続されており、前
記電極はAlを主成分とする第１電極部分と、前記半導体
領域の主成分と同じものを主成分とする第２電極部分と
を有し、前記第１電極部分と前記第２電極部分とが夫々
前記半導体領域と接続されていることを特徴とする。

また、本発明による製造方法は半導体基体の主面に形
成された機能素子と、該機能素子の半導体領域と絶縁層
に設けられたコンタクトホールを介して接続する電極と
を有する半導体装置の製造方法において、前記コンタク
トホールを形成した後、前記半導体領域と接続する第１
電極部であって前記半導体領域と同一主成分の材料から
なる第１電極部を形成する第１工程と、前記工程の後、
前記半導体領域と接続するAlを主成分とする第２電極部
を形成する第２工程とを含み、前記第２工程におけるAl
を主成分とする材料の堆積方法が、アルミルアルミニウ
ムハイドライドのガスと水素とを利用したCVD法である
ことを特徴とする。

［作 用］ 本発明においては、新規な電極および／または引き廻
し配線構造を有する。そのために、機能素子の微細化を
達成し高集積化され、かつソース・ドレイン抵抗を低く
し、小さな消費電力で高速駆動可能な半導体回路装置を
歩留まり良く実現することができる。

［実施例］ 以下、本発明の好適な実施態様について説明する。

本発明の電極構造はあらゆる機能素子すなわち、電界
効果トランジスタ、バイポーラトランジスタ、拡散抵抗
等に利用できるものであるが、特に電界効果トランジス
タとりわけゲート絶縁型のトランジスタのソース、ドレ
イン電極に利用すると大となる効果を奏するものであ
る。

第１図はその例としてMOSトランジスタを示す模式的
断面図である。

半導体基板1101の表面側にはソースおよびドレイン領
域1102,1103が形成されており、その周囲にはフィール
ド絶縁膜1104が形成されている。

ソースおよびドレイン電極は多結晶シリコンからなる
電極1106とAlからなる電極1107とで構成され両電極110
6,1107がソース・ドレイン領域1102,1103と直接接触し
ている。

1105は絶縁層、1109はゲート電極1108の絶縁保護層、
1110がゲート絶縁膜となっている。これらの上には保護
層1111が形成されている。

このような構成は、Al電極1107がソース・ドレイン領
域1102,1103と直接接触する部分1120と、Al電極1107と
多結晶シリコン電極1106との接触部1121と、これを介し
て多結晶シリコン電極がソース・ドレイン領域1102,110
3と直接接触する部分1122とを有する構成である為、ソ
ース・ドレイン領域とのオーミックコンタクト性に優
れ、かつ抵抗率の低い電極構造となっている。

本発明における機能素子の半導体領域の材料としては
シリコン，ゲルマニウム等の単結晶材料が望ましく、こ
れらは不純物が比較的高濃度にドープされたものでなく
てもよいが、オーミックコンタクト性等素子の機能特性
を考慮すると、通常は不純物がドープされたものである
ことが望ましい。そして導電型はＰ型でもＮ型でもよい
のでＰチャンネルFETやＮチャンネルFETのソース・ドレ
イン領域、またはバイポーラトランジスタのエミッタ、
ベースおよびコレクタ領域等とのコンタクトに最適であ
る。

また、第１電極部の材料としては容易に形成できる多
結晶材料が望ましく、不純物がドープされて低抵抗化さ
れたものがよい。

また、MISFETの場合のゲート電極材料としてはポリシ
リコン電極、金属電極、シリサイド、ポリサイド等があ
げられる。

（成膜方法） 本発明による電極の形成に好適な成膜方法について以
下に説明する。

この方法は、上述した構成の電極を形成する為に開孔
へ導電材料を埋め込むのに適した成膜方法である。

本発明に好適な成膜方法とは、アルキルアルミニウム
ハイドライドのガスと水素ガスとを用いて、電子供与性
の基体上に表面反応により堆積膜を形成するものである
（以下Al−CVD法と称する）。

特に、原料ガスとしてモノメチルアルミニウムハイド
ライド（MMAH）またはジメチルアルミニウムハイドライ
ド（DMAH）を用い、反応ガスとしてH₂ガスを用い、これ
らの混合ガスの下で基体表面を加熱すれば良質のAl膜を
堆積することが出来る。ここで、Al選択堆積の際には直
接加熱または間接加熱により基体の表面温度をアルキル
アルミニウムハイドライドの分解温度以上450℃未満に
保持することが好ましく、より好ましくは260℃以上440
℃以下がよい。

基体を上記温度範囲になるべく加熱する方法としてな
直接加熱と間接加熱とがあるが、特に直接加熱により基
体を上記温度に保持すれば高堆積速度で良質のAl膜を形
成することができる。例えば、Al膜形成時の基体表面温
度をより好ましい温度範囲である260℃〜440℃とした
時、300Å〜5000Å／分という抵抗加熱の場合よりも高
い堆積速度で良質な膜が得られるのである。このような
直接加熱（加熱手段からのエネルギーが直接基体に伝達
されて基体自体を加熱する）の方法としては、例えば、
ハロゲンランプ、キセノンランプ等によりランプ加熱が
あげられる。また、間接加熱の方法としてな抵抗加熱が
あり、堆積膜を形成すべき基体を支持するための堆積膜
形成用の空間に配設された基体支持部材に設けられた発
熱体等を用いて行うことが出来る。

この方法により電気供与性の表面部分と非電子供与性
の表面部分とが共存する基体にCVD法を適用すれば電子
供与性の基体表面部分にのみ良好な選択性のもとにAlの
単結晶が形成される。このAlは電極／配線材料として望
まれるあらゆる特性に優れたものとなる。即ち、ヒルロ
ックの発生確率の低減、アロイスパイク発生確率の低減
が達成されるのである。

これは、電子供与性の表面としての半導体や導電体か
らなる表面上に良質のAlを選択的に形成でき、且つその
Alが結晶性に優れているが故に下地のシリコン等との共
晶反応によるアロイスパイクの形成等がほとんどみられ
ないか極めて少ないものと考えらる。そして、半導体装
置の電極として採用した場合には従来考えられてきたAl
電極の概念を越えた従来技術では予想だにしなかった効
果が得られるのである。

以上のように電子供与性の表面例えば絶縁膜に形成さ
れ半導体基体表面が露出した開孔内に堆積されたAlは単
結晶構造となることを説明したが、このAl−CVD法によ
れば以下のようなAlを主成分とする金属膜をも選択的に
堆積でき、その膜質も優れた特性を示すのである。

たとえば、アルキルアルミニウムハイドライドのガス
と水素に加えて SiH₄、Si₂H₆、Si₃H₈、Si（CH₃）_４、SiCl₄、SiH₂C
l₂、SiHCl₃等のSi原子を含むガスや、TiCl₄、TiBr₄、Ti
（CH₃）_４等のTi原子を含むガスや、 ビスアセチルアセトナト銅Cu（C₅H₇O₂）、ビスジピバ
ロイルメタナイト銅Cu（C₁₁H₁₉O₂）_２、ビスヘキサフル
オロアセチルアセナト銅Cu（C₅HF₆O₂）_２等のCu原子を
含むガス を適宜組み合わせて導入して混合ガス雰囲気として、例
えばAl−Si、Al−Ti、AL−Cu、Al−Si−Ti、Al−Si−Cu
等の導電材料を選択的に堆積させて電極を形成してもよ
い。

また、上記Al−CVD法は、選択性に優れた成膜方法で
あり且堆積した膜の表面性が良好であるために、次の堆
積工程に非選択性の成膜方法を適用して、上述の選択堆
積したAl膜および絶縁膜としてのSiO₂等の上にもAl又は
Alを主成分とする金属膜を形成することにより、半導体
装置の配線として汎用性の高い好適な金属膜を得ること
ができる。

このような金属膜とは、具体的には以下のとおりであ
る。選択堆積したAl、Al−Si、Al−Ti、Al−Cu、Al−Si
−Ti、Al−Si−Cuと非選択的に堆積したAl、Al−Si、Al
−Ti、Al−Cu、Al−Si−Ti、Al−Si−Cuとの組み合わせ
等である。

非選択堆積のための成膜方法としては上述したAl−CV
D法以外のCVD法やスパッタリング法等がある。

（成膜装置） 次に、本発明による電極を形成するに好適な成膜装置
について説明する。

第２ないし４図に上述した成膜方法を適用するに好適
な金属膜連続形成装置を模式的に示す。

この金属膜連続形成装置は、第２図に示すように、ゲ
ートバルブ310a〜310fによって互いに外気遮断下で連続
可能に連接されているロードロック室311、第１の成膜
室としてのCVD反応室312、Rfエッチング室313、第２の
成膜室としてのスパッタ室314、ロードロック室315とか
ら構成されており、各室はそれぞれ排気系316a〜316eに
よって排気され減圧可能に構成されている。ここで前記
ロードロック室311は、スループット性を向上させるた
めに推進処理前の基体雰囲気を排気後にH₂雰囲気に置き
換える為の室である。次のCVD反応室312は基体上に常圧
または減圧下で上述したAl−CVD法による選択堆積を行
う室であり、成膜すべき基体表面を少なくとも200℃〜4
50℃の範囲で加熱可能な発熱抵抗体317を有する基体ホ
ルダ318が内部に設けられるとともに、CVD用原料ガス導
入ライン319によって室内にバブラー319−１で水素によ
りバブリングされ気化さルキルアルミニウムハイドライ
バ等の原料ガスが導入され、またガスライン319′より
反応ガスとしての水素ガスが導入されるように構成され
ている。次のRfエッチング室313は選択堆積後の基体表
面のクリーニング（エッチング）をAr雰囲気下で行う為
の室であり、内部には基体を少なくとも100℃〜250℃の
範囲で加熱可能な基体ホルダ320とRfエッチング用電極
ライン321とが設けられるとともに、Arガス供給ライン3
22が接続されている。次のスパッタ室314は基体表面にA
r雰囲気下でスパッタリングにより金属膜を非選択的に
堆積する室であり、内部に少なくとも200℃〜250℃の範
囲で加熱される基体ホルダ323とスパッタターゲット材3
24aを取りつけるターゲット電極324とが設けられるとと
もに、Arガス供給ライン325が接続されている。最後の
ロードロック室315は金属膜堆積完了後の基体を外気中
に出す前の調整室であり、雰囲気をN₂に置換するように
構成されている。

第３図は上述した成膜方法を適用するに好適な金属膜
連続形成装置の他の構成例を示しており、前述の第２図
と同じ部分については同一符号とする。第３図の装置が
第２図の装置と異なる点は、直接加熱手段としてハロゲ
ンランプ330が設けられており基体表面を直接加熱出来
る点であり、そのために、基体ホルダ312には基体を浮
かした状態で保持するツメ331が配設されていることで
ある。

このよう構成により基体表面を直接加熱することで前
述した様に堆積速度をより一層向上させることが可能で
ある。

上記構成の金属膜連続形成装置は、実際的には、第４
図に示すように、搬送室326を中継室として前記ロード
ロック室311、CVD反応室312、Rfエッチング室313、スパ
ッタ室314、ロードロック室315が相互に連結された構造
のものと実質的に等価である。この構成ではロードロッ
ク室311はロードロック室315を兼ねている。前記搬送室
326には、図に示すように、AA方向に正逆回転可能かつB
B方向に伸縮可能な搬送手段としてのアーム327が設けら
れており、このアーム327によって、第５図中に矢印で
示すように、基体を工程に従って順次ロードロック室31
1からCVD室312、Rfエッチング室313、スパッタ室314、
ロードロック室315へと、外気にさらすことなく連続的
に移動させることができるようになっている。

（成膜手順） 本発明による電極および配線を形成する為の成膜手順
について説明する。

第６図は本発明による電極および配線を形成する為の
成膜手順を説明する為の模式的斜視図である。

始めに概略を説明する。絶縁膜に開孔の形成された半
導体基体を用意し、この基体を成膜室に配しその表面を
例えば260℃〜450℃に保持して、アルキルアルミニウム
ハイドライドとしてDMAHのガスと水素ガスとの混合雰囲
気での熱CVD法により開孔内の半導体が露出した部分に
選択的にAlを堆積させる。もちろん前述したようにSi原
子等を含むガスを導入してAl−Si等のAlを主成分とする
金属膜を選択的に堆積させてもよい。次にスパッタリン
グ法により選択的に堆積したAlおよび絶縁膜上にAl又は
Alを主成分とする金属膜を非選択的に形成する。その
後、所望の配線形状に非選択的に堆積した金属膜をパタ
ーニングすれば電極および配線を形成することが出来
る。

次に、第３図及び第６図を参照しながら具体的に説明
するまで基体の用意をする。基体としては、例えば単結
晶Siウエハ上に各口径の開孔の設けられた絶縁膜が形成
されたものを用意する。

第６図（Ａ）はこの基体の一部分を示す模式図であ
る。ここで、401は伝導性基体としての単結晶シリコン
基体、402は絶縁膜（層）としての熱酸化シリコン膜で
ある。403および404は開孔（露出部）であり、それぞれ
口径が異なる。

基体上への第１配線層としての電極となるAl成膜の手
順は第３図をもってすれば次の通りである。

まず、上述した基体をロードロック室311に配置す
る。このロードロック室311に前記したように水素を導
入して水素雰囲気としておく。そし、排気系316bにより
反応室312内をほぼ１×10^-8Torrに排気する。ただし反
応室312内の真空度は１×10^-8Torrより悪くてもAlは成
膜出来る。

そして、ガスライン319からバブリグされたDMAHのガ
スを供給する。DMAHラインのキャリアガスにはH₂を用い
る。

第２のガスライン319′は反応ガスとしてのH₂用であ
り、この第２のガスライン319′からH₂を流し、不図示
のスローリークバルブの開度を調整して反応室312内の
圧力所定の値にする。この場合の典型的圧力は略々1.5T
orrがよい。DMAHラインよりDMAHを反応管内へ導入す
る。全圧を略々1.5Torr、DMAH分圧を略々5.0×10^-3Torr
とする。その後ハロゲンランプ330に通電しウエハを直
接加熱する。このようにしてAlを選択的に堆積させる。

所定の堆積時間が経過した後、DMAHの供給を一端停止
する。この過程で堆積されるAl膜の所定の堆積時間と
は、Si（単結晶シリコン基体１）上のAl膜の厚さが、Si
O₂（熱酸化シリコン膜２）の膜厚と等しくなるまでの時
間であり、実験によりあらかじめ求めることが出来る。

このときの直接加熱による基体表面の温度は270℃程
度とする。ここまでの工程によれば第６図（Ｂ）に示す
ように開孔内に選択的にAl膜405が堆積するのである。

以上をコンタクトホール内に電極を形成する為の第１
成膜工程と称する。

上記第１成膜工程後、CVD反応室312を排気系316bによ
り５×10^-3Torr以下の真空度に到達するまで排気する。
同時に、Rfエッチング室313を５×10^-6Torr以下に排気
する。両室が上記真空度に到達したことを確認した後、
ゲートバルブ310cが開き、基体を搬送手段によりCVD反
応室312からRfエッチング室313へ移動し、ゲートバルブ
310cを閉じる。基体をRfエッチング室313に搬送し、排
気系316cによりRfエッチング室313を10^-6Torr以下の真
空度に達するまで排気する。その後Rfエッチング用アル
ゴン供給ライン322によりアルゴンを供給し、Rfエッチ
ング室313を10^-1〜10^-3Torrのアルゴン雰囲気に保つ。R
fエッチング用基体ホルダー320を200℃程に保ち、Rfエ
ッチング用電極321へ100WのRfパワーを60秒間程供給
し、Rfエッチング室313内でアルゴンの放電を生起させ
る。このようにすれば、基体の表面をアルゴンイオンに
よりエッチングし、CVD堆積膜の不要な表面層をとり除
くことができる。この場合のエッチング深さは酸化物相
当で約100Å程度とする。なお、ここでは、Rfエッチン
グ室でCVD堆積膜の表面エッチングを行ったが、真空中
を搬送される基体のCVD膜の表面層は大気中の酸素等を
含んでいないため、Rfエッチングを行わなくてもかなわ
ない。その場合、Rfエッチング室313は、CVD反応室12と
スパッタ室314の温度差が大きく異なる場合、温度変化
を短時間で行なうための温度変更室として機能する。

Rfエッチング室313において、Rfエッチングが終了し
た後、アルゴンの流入を停止し、Rfエッチング室313内
のアルゴンを排気する。Rfエッチング室313を５×10^-6T
orrまで排気し、かつスパッタ室314を５×10^-6Torr以下
に排気した後、ゲートバルブ310dを開く。その後、基体
を搬送手段を用いてRfエッチング室313からスパッタ室3
14へ移動させゲートバルブ310dを閉じる。

基体をスパッタ室314に搬送してから、スパッタ室314
をRfエッチング室313と同様に10^-1〜10^-3Torrのアルゴ
ン雰囲気となし、基体を載置する基体ホルダー323の温
度を200〜250℃程に設定する。そして、５〜10kwのDCパ
ワーでアルゴンの放電を行い、AlやAl−Si（Si:0.5％）
等のターゲット材をアルゴンイオンで削りAlやAl−Si等
の金属を基体上に10000Å／分程の堆積速度で成膜を行
う。この工程は非選択的堆積工程である。これを電極と
接続する配線を形成する為の第２成膜工程を称する。

基体上に5000Å程の金属膜を形成した後、アルゴンの
流入およびDCパワーの印加を停止する。ロードロック室
311を５×10^-3Torr以下に排気した後、ゲートバルブ310
eを開き基体を移動させる。ゲートバルブ310eを閉じた
後、ロードロック室311にN₂ガスを大気圧に達するまで
流しゲートバルブ310fを開いて基体を装置の外へ取り出
す。

以上の第2Al膜堆積工程によれば第６図（Ｃ）のよう
にSiO₂膜402上にAl膜406を形成することができる。

そして、このAl膜406を第６図（Ｄ）のようにパター
ニングすることにより所望の形状の配線を得ることがで
きる。

（実験例） 以下に、上記Al−CVD法が優れており、且つそれによ
り開孔内に堆積したAlがいかに良質の膜であるかを実験
結果をもとに説明する。

まず基体としてＮ型単結晶シリコンウエハーの表面を
熱酸化して8000ÅのSiO₂を形成し0.25μｍ×0.25μｍ角
から100μｍ×100μｍ角の各種口径の開孔をパターニン
グして下地のSi単結晶を漏出させたものを複数個用意し
た。（サンプル１−１） これらを以下の条件によるAl−CVD法によりAl膜を形
成した。原料ガスとしてDMAH、反応ガスとして水素、全
圧力を1.5Torr、DMAH分圧を5.0×10^-3Torrという共通条
件のもとで、ハロゲンランプに通電する電力量を調整し
直接加熱により基体表面温度を200℃〜490℃の範囲で設
定し成膜を行った。

その結果を表１に示す。

表１から判るように、直接加熱による基体表面温度が
260℃以上では、Alが開孔内に3000〜5000Å／分という
高い堆積速度で選択的に堆積した。

基体表面温度が260℃〜440℃の範囲での開孔内のAl膜
の特性を調べてみると、炭素の含有はなく、抵抗率2.8
〜3.4μΩcm、反射率90〜95％、１μｍ以上のヒロック
密度が０〜10であり、スパイク発生（0.15μｍ接合の破
壊確率）がほとんどない良好な特性であることが判明し
た。

これに対して基体表面温度が200℃〜250℃では、膜質
は260℃〜440℃の場合に比較して若干悪いものの従来技
術から見れば相当によい膜であるが、堆積速度が1000〜
1500Å／分と決して十分に高いとはいえず、スループッ
トも７〜10枚/Hと比較的低かった。

また、基体表面温度が450℃以上になると、反射率が6
0％以下、１μｍ以上のヒロック密度が10〜10⁴cm^-2、ア
ロイスパイク発生が０〜30％となり、開孔内のAl膜の特
性は低下した。

次に上述した方法がコンタクトホールやスルーホール
といった開孔にいかに好適に用いることができるかを説
明する。

即ち以下に述べる材料からなるコンタクトホール／ス
ルーホール構造にも好ましく適用されるのである。

上述したサンプル１−１にAlを成膜した時と同じ条件
で以下に述べるような構成の基体（サンプル）にAl膜を
形成した。

第１の基体表面材料としての単結晶シリコンの上に、
第２の基体表面材料としてのCVD法により酸化シリコン
膜を形成し、フォトリソグラフィー工程によりパターニ
ングを行い、単結晶シリコン表面を部分的に吐出させ
た。

このときの熱酸化SiO₂膜の膜圧は8000Å、単結晶シリ
コンの露出部即ち開口の大きさは0.25μｍ×0.25μｍ〜
100μｍ×100μｍであった。このようにしてサンプル１
−２を準備した。（以下このようなサンプルを“CVDSiO
₂（以下SiO₂と略す）／単結晶シリコン”と表記するこ
ととする）。

サンプル１−３は常圧CVDによって成膜したボロンド
ープの酸化膜（以下BSGと略す）／単結晶シリコン、 サンプル１−４は常圧CVDによって成膜したリンドー
プの酸化膜（以下PSGと略す）／単結晶シリコン、 サンプル１−５は常圧CVDによって成膜したリンおよ
びポロンドープの酸化膜（以下BSPGと略す）／単結晶シ
リコン、 サンプル１−６はプラズマCVDによって成膜した窒化
膜（以下Ｐ−SiNと略す）／単結晶シリコン、 サンプル１−７は熱窒化膜（以下Ｔ−SiNと略す）／
単結晶シリコン、 サンプル１−８は減圧CVDによって成膜した窒化膜
（以下LP−SiNと略す）／単結晶シリコン、 サンプル１−９はECR装置にによって成膜した窒化膜
（以下ECR−SiNと略す）／単結晶シリコンである。

さらに以下に示す第１の基体表面材料（18種類）と第
２の基体表面材料（９種類）の全組み合わせによりサン
プル１−11〜１−179（注意：サンプル番号１−10、2
0、30、40、50、60、70、80、90、100、110、120、13
0、140、150、160、170、は欠番）を作成した。第１の
基体表面材料として単結晶シリコン（単結晶Si）、多結
晶シリコン（多結晶Si）、非晶質シリコン（非晶質S
i）、タングステン（Ｗ）、モリブデン（Mo）、タンタ
ル（Ta）、タングステンシリサイド（WSi）、チタンシ
リサイド（TiSi）、アルミニウム（Al）、アルミニウム
シリコン（Al−Si）、チタンアルミニウムシリコン（Al
−Ti）、チタンナイトライド（Ti−Ｎ）、銅（Cu）、ア
ルミニウムシリコン銅（Al−Si−Cu）、アルミニウムパ
ラジウム（Al−Pd）、チタン（Ti）、モリブデンシリサ
イド（Mo−Si）、タンタルシリサイド（Ta−Si）を使用
した。第２の基体表面材料としてはＴ−SiO₂,SiO₂,BSG,
PSG,BPSG,P−SiN,T−SiN,LP−SiN,ECR−SiNである。以
上のような全サンプルについても上述したサンプル１−
１に匹敵する良好なAl膜を形成することができた。

次に、以上のようにAlを選択堆積させた基体に上述し
たスパッタリング法により非選択的にAlを堆積させてパ
ターニングした。

その結果、スパッタリング法によるAl膜と、開孔内の
選択堆積したAl膜とは、開孔内のAl膜の表面性がよいた
めに良好な電気的にも機械的にも耐久性の高いコンタク
ト状態となっていた。

以下に述べる実施例は上述したAl−CVD法の特徴を生
かして引き出し電極を形成するものである。

（第１実施例） 第７図を用いて、MOSFETのソース・ドレイン両方の引
き出し電極に本発明の構造を用いた実施例を説明する。

本例ではソース・ドレイン領域105に直接接続される
電極がAlからなる第１電極部と多結晶シリコンからなる
第２電極鵜とで構成され、かつ配線も兼ねている。

本実施例ではポリシリコンのパターニング、および前
述した選択Al−CVD法をもちいて、本発明の構造を自己
整合的に実現した結果、占有面積が小さく、かつソース
・ドレイン抵抗が小さい高性能のMOSFETを実現してい
る。

まず、第８図（ａ）に示すように、通常のMOSプロセ
スと同様に、Ｐ型シリコン層101上を選択的に厚く酸化
することにより厚い酸化物102とゲート酸化膜103を形成
した後、全面にポリシリコン層を堆積し、通常の方法で
１×10¹⁶cm^-2の濃度のイオン注入を行うことにより、n⁺
の導電型とした後、パターニングにより、ゲート電極10
4を形成する。この後、ヒ素イオンを５×10¹⁵−１×10
¹⁶cm^-2イオン注入することにより、ソース・ドレイン拡
散層105を形成する。

次に第８図（ｂ）に示すように、全面にCVD法により
シリコン酸化膜106を約6000Å堆積した後、パターニン
グによりコンタクトホール109を開孔する。

次に第８図（ｃ）に示すように、全面に約4000Åのポ
リシリコンを堆積し、コンタクト孔109の一部にポリシ
リコンが残るようにパターニングをおこなう。このとき
のポリシリコンが引き出し用ポリシリコン107となる。
その後、選択Al CVDを用いて、第８図（ｃ）でシリコン
（またはポリシリコン）表面が露出した部分にのみAl10
8を１μｍ程度成長させて第７図のMOTSFETが作られる。
Alの成長が確実におこなわれるために電子供与性の表面
となるべきコンタクト開孔部のシリコン表面および引き
出し用ポリシリコン表面の自然酸化膜は希弗酸などによ
り充分除去されている必要がある。また、第７図の断面
図では、ゲート電極上部が開口されていないが、この部
分を開口してゲート電極104上部にも選択的にAlを成長
させてゲート電極配線を形成することもできる。

その後全面にさらに絶縁層を堆積し、スルーホールを
開口し、Alを堆積することでAlの配線を自由に引き廻す
ことができる。なお、シリコンの導電型をすべて反対に
してPMOSFETをつくることも可能である。

本実施例によれば、Al電極をコンタクト層およびポリ
シリコン層上にパターニング工程なしで形成できるた
め、ゲート電極104とAl108のショートを心配することな
く、占有面積の小さいNMOSFETが可能となる。

さらにその際、ポリシリコン引き出しによるソース、
ドレインの抵抗分を積層されるAlにより小さくできるた
め、相互コンダクタンスの大きい高性能のNMOSFETを実
現することができる。

本例の効果を説明するために従来の構造のMOSFETの等
価回路は第９図に示してある。この構造で114,115はソ
ース・ドレイン電極、116はゲート電極、117,118はそれ
ぞれソース、ドレインの［拡散抵抗＋コンタクト抵抗＋
引き出しポリシリコンの抵抗］を示している。従来構造
では引き廻し用ポリシリコンの配線幅が３μｍ程度まで
細くなると、引き出し用ポリシリコンの抵抗分が、50Ω
程度までに増加し、抵抗117,118の主要部分を占める。
本発明による構造を用いれば、Al配線が引き出し用ポリ
シリコンと並列に入っているので、引き出し用の抵抗分
は、Al配線の厚さを6000Å程度とした場合、１Ω以下に
低下する。

（第２実施例） 第10図に本発明の第２の実施例によるMOSFETの模式的
断面構造を示す。

本実施例では、ドレイン側にのみ本発明からなる電極
引き出し構造を有している。ここで201はＰ型シリコン
基板、202は素子分離のための厚い酸化膜、203はゲート
酸化膜、204はポリシリコンゲート電極、205はn⁺ソース
・ドレイン拡散層、206はシリコン酸化膜絶縁層、207は
ポリシリコン引き出し電極、208はAl−CVD法によるAl配
線、209は層間絶縁層、210はスパッタ法による第２のAl
層、211はスルーホールである。

この構造は第７図および第８図に示した実施例と同様
にして作製することができる。ただし、本実施例では、
ソース間には引き出し用ポリシリコン電極を用いていな
いため、選択堆積したAl208はソースコンタクト開孔部
を全て埋めるように堆積した。

本実施例のような片側をAl電極のみとする形態は、ソ
ース側をシリコン基板等と直接Al配線で接続したい場合
に用いられる。

従来の技術でこの構造を作る場合、Alが選択堆積でき
ないために、パターニング時にアラインメントずれを生
ずる。例えば、第11図に示すように、パターニグ時のア
ライメントずれのためAl304が右方向にずれた場合、ゲ
ート電極302と距離Ｌが短くなり、ソースとゲート間の
寄生容量（Ｃ）が増大し、MOSFETのスイッチング速度を
低下させる。ここで、301はゲート絶縁膜、303は絶縁層
である。従ってソース電極304とゲート302の距離Ｌをあ
まり小さくできなかった。

本実施例では前述したAl−CVD法を採用することによ
り第10図のようにAl208はコンタクト開口部にのみ選択
的に成長するので、アライメントずれによりAl電極208
とゲート電極204が不要に近づく心配はない。従ってAl
電極208とゲート電極204のマージンを充分小さくするこ
とができる。ドレイン部の抵抗低下に関しては実施例１
と同様の効果がある。

Al配線のパターニング時の位置合わせ精度にも依る
が、本実施例の方法を用いると、コンタクト孔とポリシ
リコン電極とのマージンを従来と比較して0.5〜１μｍ
程も小さくすることが可能となる。

（第３実施例） 第12図（ａ）〜（ｃ）は本発明による第３実施例とし
てのMOSトランジスタを説明するための模式的断面図で
ある。

まず第12図（ｃ）を参照しながら説明する。

601は単結晶SiからなるＰ型の半導体基板であり、素
子分離領域としてのバーズビークを有するフィールド絶
縁膜602およびその下のP⁺領域620によって画成された半
導体素子領域内の主面側に高不純物濃度で比較的接合の
深い第１のソース・ドレイン領域605、および低不純物
濃度で比較的接合の浅い第２ソース・ドレイン領域60
5′が形成されている。これら第１、第２ソース・ドレ
イン領域605,605′間にはゲート絶縁膜603を介してゲー
ト電極604が配設されている。

そして、ソース・ドレイン電極配線は多結晶シリコン
層607と金属層608との積層構造であり、金属層608の一
部は第２ソース・ドレイン領域605′と直接接続されて
おり、第１のソース・ドレイン領域605は多結晶シリコ
ン層607と直接接続されている。

このように、LDD（lightly doped drain）構造で、か
つ低不純物濃度半導体領域としての605′に直接金属層6
08がコンタクトしているので、LDD構造における電界集
中緩和作用効果を奏しながらソース・ドレイン寄生抵抗
が極めて低減される。その結果、トレイン−チャネル間
のアバランシェ耐圧を確保し、ホットキャリアの発生を
抑制する効果をもちつつ、寄生抵抗による相互コンダク
タンスの低下を防止することができる。つまり立ち上が
り立ち下がり特性が良く、高信頼性を有する改良された
MOSFETを提供することができる。

次に第３実施例の製造方法について説明する。素子分
離領域としてＢイオン注入および選択酸化法によりＰ型
半導体領域601上にP⁺領域620、フィールド絶縁膜602を
形成した。

次いで熱酸化により薄い酸化膜を形成し、その上に多
結晶シリコンを堆積させた。レジストを用いてフォトリ
ソグラフィーにより多結晶シリコンをパターニングして
ゲート電極604を形成し、Ｐイオンを注入してソース・
ドレイン領域を形成すべき個所に注入エネルギーを調整
してn^-層605を浅い接合となるように形成した。最適のn
^-層濃度は、ゲート長により異なるが、サブミクロンデ
バイスでは１×10¹⁸〜１×10¹⁹cm^-3程度である（第12図
（ａ））。

その後、ゲートポリシリコン上のレジストを除去し、
ポリシリコンの露出部分を熱酸化し、これにより400〜1
000Å程度のゲート保護層622を形成した。

次に、n^-層605,605′上の薄い酸化膜を除去しＰのド
ープされた多結晶シリコンを堆積、パターニングして電
極を構成する層607を形成した。ここではn^-層605′の一
部に多結晶シリコン607が存在し、多の部分はn^-層605′
が露出するようにパターニングすることが重要である。

次に前述したＡ−CVD法とりわけDMAHと水素ガスとを
用いて270℃に基本表面温度を保持した熱CVD法によりn^-
層605′および多結晶シリコン配線層607上に選択的にAl
を堆積させた。

このAlは電子供与性の表面である605′,607上にのみ
選択的に堆積したのでセルフアラインでAl配線層608が
形成できた。またその構造は単結晶Alで表面が良いもの
となり、ヒロックがなく、耐マイグレーション性のよい
膜でもある。その上に絶縁層621としてTEOS−SiO層を形
成した（第12図（ｃ））。

本実施例３ではソース・ドレイン拡散層として比較的
濃度の淡いn^-層をチャネル近傍に配置したLDD構造を示
した。n^-層の存在により、ドレイン接合近傍の電界が緩
和されるが故に、ドレイン接合のアバランシェ耐圧が向
上するとともに、ホットキャリアの発生が抑制できる。
結果として、デバイスの微細化，高信頼化が可能とな
る。しかも、反面従来のLDD構造においては上記のn^-部
分がチャネル長方向に0.15〜0.3μｍ程度存在するため
に50〜500Ωものソース・ドレイン抵抗が付加されると
いう欠点があった。また、ドレイン近傍で発生したホッ
トキャリアがn^-層上に存在するSiO₂中にトラップされる
ことで、トラップされた電子による電界のためにn^-層が
ピンチオフぎみになりますますドレイン抵抗を上昇させ
る、という新たな信頼性上の問題もあった。しかしなが
ら本実施例ではAlの選択堆積法をうまく用いることでLD
D構造に起因する新たな技術的課題を解決している。ま
た同時にはじめに述べたLDD本来の特徴も失っていな
い。つまり、Al電極をn^-層上から直接ひき出すことで、
n^-層による抵抗分は従来の数分の１以下に抑えられる
し、ホットキャリアによるn^-層のピンチオフの問題も生
じない。

従って、充分なドレイン耐圧，高信頼と、小さな寄生
抵抗という従来層矛盾していた特性をすべて合わせもつ
MOTSFETを提供することができるわけである。

［発明の効果］ 以上説明したように、本発明によれば、機能素子の微
細化を達成し高集積化され、かつ、ソース・ドレイン抵
抗を低くし、小さな消費電力で高速駆動可能な半導体回
路装置を歩留まり良く実現することができる。

さらに本発明によれば不純物領域上における凹凸が小
さく、歩留まり良く大量生産可能な半導体回路装置を、
0.1μｍオーダー以下のゲート長を有するトランジスタ
に好適に用いられるソース・ドレイン電極を有する半導
体回路装置を提供することができる。

【図面の簡単な説明】

第１図は本発明実施例の模式的断面図、 第２〜５図は本発明による半導体回路装置の製造方法を
適用するに望ましい製造装置の一例を示す図、 第６図は本発明による半導体回路装置の製造方法による
第１配線層形成の様子を説明する為の模様式的斜視図、 第７図は本発明の一実施例としてのMOSFETの模式的断面
図、 第８図はその製造方法を説明する模式的断面図、 第９図は従来装置の等価回路図、 第10図は本発明の他の実施例の模式的断面図、 第11図は従来例の模式的断面図、 第12図は本発明のさらに他の実施例を説明する模式的断
面図、 第13図は従来のMOSトランジスタの構造を説明する模式
的断面図である。 101……Ｐ型シリコン層、 102……素子分離のための厚い酸化膜、 103……MOSFETのゲート酸化膜、 104……ポリシリコンゲート電極、 105……n⁺型ソース・ドレイン拡散層、 106……シリコン酸化膜絶縁層、 107……ソース・ドレイン引き出し用ポリシリコン層、 108……Al電極、 109……コンタクトホール、 201……Ｐ型シリコン基板、 202……素子分離のための厚い酸化膜、 203……ゲート酸化膜、 204……ポリシリコンゲート電極、 205……n⁺ソース・ドレイン拡散層、 206……シリコン酸化膜絶縁層、 207……ポリシリコン引き出し電極、 208……Al配線、 209……層間絶縁層、 210……第２のAl層、 211……スルーホール、 1101……半導体基体、 1102,1103……ソース・ドレイン領域、 1104……フィルード絶縁膜、 1105……絶縁膜、 1106……多結晶シリコン電極、 1107……Al電極、 1108……ゲート電極、 1109……ゲート電極絶縁保護層、 1110……ゲート絶縁膜、 1111……保護層。

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】半導体基体の主面に形成された機能素子
   と、 該機能素子の半導体領域と接続する電極とを有する半導
   体装置において、 前記半導体領域と前記電極とは絶縁膜に設けられたコン
   タクトホールを介して接続されており、 前記電極はAlを主成分とする第１電極部分と、前記半導
   体領域の主成分と同じものを主成分とする第２電極部分
   とを有し、 前記第１電極部分と前記第２電極部分とが夫々前記半導
   体領域と接続されていることを特徴とする半導体装置。
2. 【請求項２】前記半導体領域および前記第２電極部分は
   シリコンを主成分とする材料で構成されていることを特
   徴とする請求項１に記載の半導体装置。
3. 【請求項３】前記機能素子は絶縁ゲート型電界効果トラ
   ンジスタであり、前記半導体領域はソース領域またはド
   レイン領域の少なくとも一方であることを特徴とする請
   求項１または２に記載の半導体装置。
4. 【請求項４】半導体基体の主面に形成された機能素子
   と、 該機能素子の半導体領域と絶縁層に設けられたコンタク
   トホールを介して接続する電極とを有する半導体装置の
   製造方法において、 前記コンタクトホールを形成した後、前記半導体領域と
   接続する第１電極部であって前記半導体領域と同一主成
   分の材料からなる第１電極部を形成する第１工程と、 前記工程の後、前記半導体領域と接続するAlを主成分と
   する第２電極部を形成する第２工程とを含み、 前記第２工程におけるAlを主成分とする材料の堆積方法
   が、アルミルアルミニウムハイドライドのガスと水素と
   を利用したCVD法であることを特徴とする半導体装置の
   製造方法。
5. 【請求項５】前記アルキルアルミニウムハイドライドは
   ジメチルアルミニウムハイドライドであることを特徴と
   する請求項５に記載の半導体装置の製造方法。