JP3067264B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は各種電子機器に搭載され
るメモリー、光電変換装置、信号処理装置等の半導体回
路装置に関し、特に金属配線構造及び素子分離構造が改
良された半導体装置に関する。

【０００２】

【従来の技術】従来、半導体装置における素子分離は、
図１のように構成されている。図中、符号１は金属配
線、２，３はトランジスタ，FET ，抵抗，コンデンサ
ー，光センサー等が形成されている素子領域であり、そ
れらを電気的に絶縁するのが、素子分離領域、すなわ
ち、不純物がドープされたSi基板４や同じ不純物がドー
プされたSi層５である。素子分離領域４，５の電位は金
属配線１または６により固定されている。

【０００３】例えば、固体撮像素子の素子分離領域は、
図２のように構成されている。図中、符号４はＰ型基
板、5'はn⁺埋め込み層、２はn^-エピタキシャル成長層
（以下、エピタキシャル成長をエピと記す）、５はn⁺層
である。前記n^-エピ層２は光電変換領域であり、n⁺埋め
込み層5'およびn⁺層５が素子領域である。

【０００４】n^-エピ層２は、n⁺埋め込み層5'およびn⁺層
５を通じてある正の電位に維持される。n^-エピ層２とn⁺
層５の接合による内蔵電界により、光照射で生成した電
子は、n⁺埋め込み層5'およびn⁺層５に吸収されるが、正
孔は画素内に閉じ込められ隣接画素へ拡散できず、クロ
ストークを防ぐことができる。

【０００５】しかしながら従来例は次のような解決すべ
き技術課題を有していた。

【０００６】(1) 素子分離領域５に数十〜数百Ω／□程
度のインピーダンスがあった。そのため、領域５に電流
が流れ込み、電位が上昇すると、素子領域２，３との間
で寄生トランジスタがONし、ラッチアップや機能の不安
定動作の原因となっていた。

【０００７】(2) 領域５のインピーダンスにより、素子
領域２，３でクロストークが発生し、不安定動作の原因
となっていた。

【０００８】特に固体撮像素子の場合には、(3) 熱的に
高いエネルギーを得た正孔は、隣接画素へ拡散してしま
う。

【０００９】(4) 素子分離領域も半導体であるので、光
が照射されると、キャリアを発生してしまう。

【００１０】(5) また、n⁺-Si 素子分離層の幅は、プロ
セス上狭くすることができず、画素ピッチの縮小化の妨
げとなり、固体撮像装置の高解像度化の妨げとなってい
た。

【００１１】一方、高集積化された半導体装置における
金属配線構造としては、例えば図３に示すようにシリコ
ンなどからなる半導体基板51の表面上に酸化シリコンな
どからなる層間絶縁膜52が形成され、この層間絶縁膜52
の上に Aｌ， Aｌ−Siなどからなる金属配線層53が形成
されたものが知られている。

【００１２】このような構造の金属配線を備えた半導体
装置にあっては、各配線の幅寸法を大きくして配線の断
面積を増大させ、これにより各配線に必要な電流許容量
を確保していたため、配線の平面積が増大してしまい、
素子サイズを大きくせずに配線の密度を向上させようと
しても、それには限界があった。

【００１３】このため、配線密度を向上させるために、
例えば図４に示すような各配線を多層に積層させた配線
構造の半導体装置が知られている。

【００１４】この半導体装置においては、２層の金属配
線が絶縁膜を介して積層されている。

【００１５】以下に、図４に示した半導体装置の製造方
法を概略説明する。

【００１６】まず、半導体基板51の表面の一部にバイポ
−ラトランジスタ、MOS トランジスタ、MOS ダイオ−ド
などの種々の必要な機能素子を形成したのち、その半導
体基板51の残りの表面に PSG (Phospho silicate glas
s) などからなる第１層間絶縁膜52を常圧CVD 法により
厚さ0.5 〜1.0 μmで形成し、この第１層間絶縁膜52に
アニ−ル（焼きなまし）を施す。

【００１７】次に、上述の第１層間絶縁膜52の上にレジ
ストを用いたパタ−ニングを施して上述した各機能素子
の電極取り出し用として開孔52a を形成する。次いで、
スパッタリング法により例えば Aｌ−Siからなる配線材
料を第１層間絶縁膜52の表面上および開孔52a の内部に
堆積させたのち、レジストを用いたパタ−ニングにより
第１配線層53を形成する。

【００１８】次に、この第１配線層53および第１層間絶
縁膜52の上に常圧CVD 法により厚さ0.5 〜1.0 μｍ程度
のPSG からなる第２層間絶縁膜54を形成したのち、第１
配線層53の上部にあたる第２層間絶縁膜54の一部に第１
配線層と後述の上部配線層とを接続するための開孔54a
をパタ−ニングにより形成する。

【００１９】次に、第２層間絶縁膜54の上および開孔54
a の内部に例えば Aｌ−Siからなる配線材料をスパッタ
リング法により堆積させたのち、パタ−ニングにより開
孔54a の部分を通じて第１配線層52と接続する第２配線
層55を形成する。

【００２０】次に、第２層間絶縁膜54および第２配線層
55の上に窒化シリコンまたは酸化シリコンなどからなる
パッシベ−ション膜56をプラズマCVD 法により厚さ0.5
〜1.0 μｍで形成して図４に示した金属２層配線構造の
半導体装置を作製することができる。

【００２１】このような構成の多層配線構造の半導体装
置では、図３に示した単層配線構造の半導体装置よりも
格段に高い配線密度の配線を実現することができる。

【００２２】しかしながら、上述したような多層配線構
造の半導体装置にあっては、下部の配線と上部の配線と
の間に層間絶縁膜を設けていることから、積層数が多く
なるにつれて配線部分による表面段差が大きくなり、こ
のため配線部分の半導体基板に対する相対的な位置の移
動（マイグレ−ション）や、各絶縁層間の接続に必要な
コンタクトホ−ルの形状などにより配線構造における設
計の自由度が規制されてしまい、この場合においてもや
はり配線密度の向上に限界があり、配線密度をある水準
以上に上げることが困難であった。

【００２３】また、多層配線構造の半導体装置では、上
層ほど表面の凹凸が大きくなるため、さらに配線を積層
する場合のパタ−ニングにおけるマスク合わせに際し
て、アライメントのズレが大きくなり、配線が半導体基
板に対する所定位置に精度よく形成されず、配線の信頼
性に問題があった。

【００２４】

【発明が解決しようとする課題】本発明の主たる目的は
従来よりも優れた配線構造を有する半導体装置を提供す
ることにある。

【００２５】本発明の別の主たる目的は従来よりも優れ
た素子分離機能を有する半導体装置を提供することにあ
る。

【００２６】まず、本発明の目的は、不純物がドープさ
れた基板上に素子領域が形成され、この素子領域中に前
記基板中の不純物と同じ不純物がドープされた素子分離
領域が形成され、前記素子領域の表面または前記基板の
裏面に金属配線が形成されている素子分離構造を有する
半導体装置において、前記素子分離領域内に前記金属配
線に接続する縦方向に延びたアルミニウム堆積層が形成
されていることを特徴とする半導体装置を提供すること
にある。

【００２７】本発明の別の目的は、半導体装置の素子分
離領域のインピーダンスを低減させることができ、ラッ
チアップやクロストークの発生を防止し、動作の安定性
を得ることができる半導体装置を提供することにある。

【００２８】本発明の別の目的は、配線平面積が小さく
ても必要な電流許容量を確保でき、かつ高い位置精度で
形成できる配線構造を備えた半導体装置を提供すること
である。

【００２９】本発明の別の目的は、基板上に素子領域が
形成されるとともに、これら基板と素子領域間に不純物
がドープされた第１の素子分離領域が形成され、前記第
１の素子分離領域の両端にそれぞれの一端部が接続する
とともに、前記素子領域の表面にそれぞれの他端部が露
出するように、前記素子領域中の縦方向に延出する第２
の素子分離領域となるアルミニウムまたはアルミニウム
を主成分とするトレンチ金属層が形成されていることを
特徴とする半導体装置を提供するものである。

【００３０】また、本発明の他の目的は、絶縁基板上に
素子領域が形成され、この素子領域中に、縦方向に延出
する素子分離領域となるアルミニウムまたはアルミニウ
ムを主成分とするトレンチ金属層が、その一端部が前記
絶縁基板に当接するとともに、その他端部が前記素子領
域の表面に露出するように形成されていることを特徴と
する半導体装置を提供することにある。

【００３１】本発明の他の目的は、素子分離層を形成す
るトレンチ内にアルミニウムまたはアルミニウムを主成
分とする金属を選択的に成長堆積させてトレンチ金属層
を構成したものを素子分離領域として用いることによ
り、画素間のクロストークをなくし、かつ、画素の高密
度化を可能とすることである。さらに、本発明の他の目
的はトレンチ金属層を配線ラインとして使用できるの
で、レイアウトの縮小化も可能な半導体装置を提供する
ことにある。

【００３２】本発明の別の目的は、少なくとも２つの機
能素子を有する半導体基体の内部に前記少なくとも２つ
の機能素子を接続するための金属配線層を設けたことを
特徴とする半導体装置を提供することにある。

【００３３】

【課題を解決するための手段】本発明の好適な実施態様
の１つは、素子分離領域に金属からなる縦長の埋込領域
を設けるものである。半導体基体の一部である所定の領
域と金属の縦長の埋込領域とを電気的に接続する場合に
は次ような実施態様をとる。例えば金属が溝の底部のみ
で所定の領域と電気的に接続する場合には、側壁全てを
絶縁膜で覆うとよい。又、金属が溝の側壁や底面のうち
の一部分と絶縁されるように構成する場合には該一部分
のみを絶縁膜で覆うようにする。

【００３４】

【実施例】（実施例１）図５は本発明の第１の実施例の
特徴を最も良く表わす図面であり、図中、符号１は後述
する Aｌ-CVD法により、後述の素子分離領域５中に縦方
向に形成された素子分離配線、２は第１素子領域、３は
第２素子領域、４は不純物がドープされたSi基板、５は
基板４と同型の不純物がドープされた素子分離領域であ
る。

【００３５】図に示すように、素子分離配線１をアスペ
クト比1.0 以上好ましくは2.0 以上、最適には3.0 以上
として縦方向に深く堆積させることにより、チップ面積
の増大を招くことなく、素子領域５のインピーダンスを
低減することができる。インピーダンスを低減させるこ
とにより、次のような効果を得ることができる。

【００３６】(1) ラッチアップ防止 (2) 素子間相互干渉による機能低下に対する向上（クロ
ストークの低減）次に、上記構成の素子分離構造を有す
る半導体装置の製造方法を説明する。

【００３７】i) 一導電型半導体基板、例えばＰ型Si基
板４上にこの基板４と反導伝型の不純物を有する層とし
てエピタキシャル成長によりｎ型エピ層２，３を形成す
る。

【００３８】ii) 次に、熱酸化により前記エピ層２，３
の表面に酸化膜を0.5 〜1.0 μm 形成した後、素子分離
領域５にパターニングにより、前記酸化膜をマスクとし
てエピ層２，３と反導伝型の不純物（例えばＰ型）をイ
オン注入により形成する。その拡散層は下地半導体基板
４に達するようにする。

【００３９】iii)次に、エピ層２，３表面の酸化膜を除
去したのち、再び100 〜1000Å厚の酸化膜を形成する。
その後、レジストパターニングにより前記素子分離領域
５内を開孔し、レジストをマスクとして、酸化膜とエピ
層のSiを２段階にエッチングし、溝を形成する。この場
合、溝の深さは、下地半導体基板４に達する深さとす
る。エッチング終了後、レジストを除去した。

【００４０】iv) 次に、後述の Aｌ-CVD法としてDMAHと
水素とを用いて基体表面温度を270 ℃に保持し、エピ層
２，３内に設けられた溝の中に Aｌを埋め込む。ここで
溝内を埋め込む材料は純 Aｌとは限らず、金属材料とし
ては前述したように Aｌ-Si,Aｌ-Ti 等でもよい。

【００４１】（実施例２）図６は実施例２の特徴を最も
良く表わす図面であり、図中、符号１はアスペクト比の
大きな埋込型の素子分離配線、２は第１の素子領域、３
は第２の素子領域、４は不純物がドープされたSi基板、
５は４と同型の不純物がドープされた素子分離Si、６は
裏面金属配線である。

【００４２】素子分離領域５の電位を素子分離配線１と
裏面金属配線６とにより固定すれば、チップ上面からの
配線が不要となり、チップ面積の低減となる。

【００４３】次に上記構成の素子分離構造を有する半導
体装置の製造方法を説明する。

【００４４】工程のi)〜ii) は前記実施例１と同ように
して行ったので、説明を略す。

【００４５】iii)次に、熱酸化により半導体基板４裏面
に酸化膜を形成した後、レジストパターニングにより上
記素子分離領域５直下の半導体基板４の裏面のみを開孔
するようにパターニングする。

【００４６】その後、レジストマスクにより半導体基板
４の裏面より酸化膜に続き、半導体基板４をエッチング
し、半導体基板４裏面に溝を設けた。この溝の深さは、
半導体基板４を貫通し、前記素子分離用拡散層５に達す
る深さとする。

【００４７】iv) 次に、 Aｌ-CVD法として実施例１と同
様にして溝部分のみに選択的に Aｌを堆積させ、溝内を
Aｌで埋め込む。その後、非選択モードのスパッタリン
グ法により半導体基板４の裏面全面に Aｌ膜を形成す
る。

【００４８】その後、裏面 Aｌをパターニングすること
により裏面金属配線６を形成する。

【００４９】（実施例３）次に素子領域２または３に形
成される半導体機能素子について図７を用いて説明す
る。この半導体機能素子は、MOS 型トランジスタのバッ
クゲート（nMOSのＰウエル領域10と、pMOSのn-エピまた
はｎウエル領域11）を任意の電位に固定するためのアス
ペクト比の大きな素子配線12を、前述の Aｌ-CVD法によ
り縦方向にP-ウエル領域10中と、n-エピまたはn-ウエル
領域11中に形成したことを特徴とする。

【００５０】（実施例４）図８は他の半導体機能素子の
断面構成図であり、図９は同素子の回路図である。この
素子は、MOS 型トランジスタのバックゲートであるＰウ
エル10およびn-エピまたはｎウエル11と、ソース領域
（またはドレイン領域）とが同電位のときに、バックゲ
ートの抵抗を低減させるための素子分離配線12を前述の
Aｌ-CVD法によりソース（またはドレイン）領域13に形
成したことを特徴とする。

【００５１】従来のMOS 型トランジスタでは、バックゲ
ートの抵抗分がラッチアップや機能低下の原因となって
いた。また、この問題点を低減させるために素子領域や
配線領域を増大させていたので、レイアウト面積の増大
を招いていた。

【００５２】これに対し、前記素子では、図７および図
８に示すように、 Aｌ-CVD法による素子配線12を縦方向
に深く堆積させることにより、少ない配線面積で、バッ
クゲートの抵抗分を低減させ、従来問題となっていたラ
ッチアップや機能低下を改善させることができる。特
に、図８のような論理回路（例としてインバータ）にお
いて、電源とソース（またはドレイン）が同電位である
ところの領域では、図のような配線構造とすることがで
き、より少ない配線面積で済むため、従来の問題点を改
善することができる。

【００５３】次に、図７に示した素子の製造方法を図10
〜図13を参照して説明する。

【００５４】まず、公知のC-MOS 製作技術により、コン
タクト開孔形成直前の状態まで加工する（図10）。

【００５５】次に、レジストを使用したフォトリソグラ
フィーによりn-MOS のP-well部分10，P-MOS のn-エピま
たはn-well部分11に0.8 μm □程度の形成すべき開孔に
応じたレジスト像を形成する（図11）。

【００５６】次に、CHF₃-C₂F₆ 系のドライエッチングを
用いて層間絶縁層20とフィールド酸化膜21の二層を貫通
させた開孔22を形成する。その後、レジストを除去せず
にCL₂-CBrF₃ 系のドライエッチングによりシリコン基板
を約１μm 程度垂直にエッチングする（図12）。

【００５７】次に、 Aｌ-CVD法として実施例１と同じよ
うに用いて層間絶縁膜上面までアルミニウム12を埋め込
む。総埋め込み量は、シリコン基板溝１μm 、フィール
ド酸化膜8000Å、層間絶縁層7000Åとして、総計2.5 μ
m とする（図13）。

【００５８】以下、公知の技術を用い、コンタクト開孔
形成、アルミニウム配線形成などを行えば、試料は完成
する。

【００５９】図８に示した実施例の製作も図７のものと
同様な手順で作製できる。相異点は開孔形成箇所がMOS
トランジスタのソース（またはドレイン）部分になり、
開孔形成時に層間絶縁層−フィールド酸化膜の貫通では
なく、層間絶縁層−ゲート酸化膜の貫通によるだけであ
る。

【００６０】以上説明した素子を本発明による素子分離
構造をもって良好に分離できる。

【００６１】以上説明したように、素子分離領域内に A
ｌ- CVD 法を用いて Aｌを縦方向に堆積させることによ
り、用いないで同一の効果を得る場合と比べてチップ面
積の低減となり、 Aｌ配線部分を少なくでき、その結
果、製造コストを下げることができる。

【００６２】（実施例５）図14は本実施例の特徴を最も
良く表わす図面であり、４はＰ基板、5'はn⁺埋め込み
層、２はn^-エピ層、１はCVD 法により形成したトレンチ
金属層である。前記トレンチ金属層１は、その一端部を
前記n^-エピ層２表面に露出しており、その他端部を前記
n⁺埋め込み層5'に接続させている。

【００６３】n^-エピ層２は光電変換領域（素子領域又は
活性領域という）であり、n⁺埋め込み層5'およびトレン
チ金属層１は素子分離領域である。また、トレンチ金属
層１は配線ラインでもある。

【００６４】n^-エピ層２はn⁺埋め込み層5'およびトレン
チ金属層１を通じてある正の電位に維持される。

【００６５】上記構造において、光照射により生成した
電子は、n⁺埋め込み層5'とn^-エピ層２の接合による内蔵
電界により、主にn⁺埋め込み層5'に吸収される。正孔は
内蔵電界により画素内に閉じ込められる。

【００６６】隣接画素へ拡散しようとする正孔は、金属
であるトレンチ金属層１に全て吸収されてしまうため、
画素間のクロストークを無くすことができる。

【００６７】素子分離領域１はトレンチ（溝）をエッチ
ングで形成し、その後、この溝を前記選択CVD 法により
アルミニウムまたはアルミニウムを主成分とする金属を
堆積させて形成するため、素子分離領域幅は従来より縮
小でき、画素の高密度化が可能となる。

【００６８】また、トレンチ金属層１は、低抵抗である
ので、配線ラインとしても利用でき、そのため、レイア
ウトの縮小化が可能となる。

【００６９】次に、上記構成の素子分離構造半導体装置
の製造方法を説明する。

【００７０】ｉ) 一導電型半導体基板、例えば、Ｐ型Si
基板１上の一部に浅く広幅の溝を形成する。この溝に基
板４と反導伝型の不純物を有するn⁺埋め込み層5'をマス
クを用いたエピタキシャル成長により形成する。

【００７１】ii) 前記のようにn⁺埋め込み層5'が形成さ
れた基板４上に光電変換領域となるn^-エピ層２をエピタ
キシャル成長により形成する。

【００７２】iii)次に、熱酸化により前記n^-エピ層２の
表面に酸化膜を0.5 〜1.0 μm 形成した後、前記n⁺埋め
込み層5'の両端上にレジストパターニングにより前記n^-
エピ層２内を開孔し、レジストをマスクとしてエッチン
グし、トレンチを形成する。この場合、トレンチの深さ
は、下地のn⁺埋め込み層5'に達する深さとした。エッチ
ング終了後、レジストを除去する。

【００７３】iV) 次に、選択CVD 法としてDMAHと水素と
を用いて基板表面温度を270 ℃に保持し、n^-エピ層２内
に設けられたトレンチの中にアルミニウムを埋め込む。
ここでトレンチ内を埋め込む材料はアルミニウムとは限
らず、金属材料としては前述したように Aｌ-Si, Aｌ-T
i 等でもよい。

【００７４】（実施例６）図15は本発明を絶縁性基板を
有する半導体装置に応用した例である。１はトレンチ金
属層、4'は絶縁性基板、２は半導体層である。

【００７５】前記半導体層２は光電変換領域であり、ト
レンチ金属層１は素子分離領域かつ配線ラインである。
トレンチ金属層１によりクロストークがなく、高密度な
半導体装置が可能となる。

【００７６】次に上記構成の素子分離構造半導体装置の
製造方法を説明する。

【００７７】ｉ）サファイヤからなる絶縁性基板4'上に
光電変換領域（素子領域）となる半導体層２をエピタキ
シャル成長により形成する。

【００７８】ii) 次に、熱酸化により前記半導体層２の
表面に酸化膜を0.5 〜1.0 μm 形成した後、レジストパ
ターニングにより前記半導体層２内を開孔し、レジスト
をマスクとしてエッチングし、トレンチを形成する。こ
の場合、トレンチの深さは下地の絶縁性基板4'に達する
深さとする。エッチング終了後、レジストを除去する。

【００７９】iii)次に、前述の選択CVD 法としてDMAHと
水素とを用いて基板表面温度を270 ℃に保持し、半導体
層６内に設けられたトレンチの中にアルミニウムを埋め
込んだ。ここでトレンチ内に埋め込む材料はアルミニウ
ムとは限らず、金属材料としては、前記のように、 Aｌ
-Si, Aｌ-Ti 等でもよい。

【００８０】以上説明したように、素子分離領域として
トレンチ金属層を用いることにより、画素間のクロスト
ークが無く、画素が高密度で、チップサイズが縮小され
た半導体装置が可能となる。

【００８１】本発明の別の好適な実施態様例は、複数の
素子を接続する金属配線の一部を半導体基体上の絶縁膜
上ではなく半導体基体に設けられた溝の内に形成するも
のである。

【００８２】（実施例７）図16はCMOS構成の論理回路の
一部を示す回路図であり、図17はそのレイアウトを示す
模式図である。

【００８３】このように電源ラインVcc 及びアースライ
ンGND は各セル毎に共通に配置されている。これらのラ
インではインピーダンスの低減と誤動作回避更にはマイ
グレーション等による信頼性低下の回避が特に要求され
る。よって、これらラインに埋込配線を用いれば機能的
な面に加えて、占有面積の減少，段差の低減などの物理
的な面での改善が計れる。同様に本発明の埋込配線はク
ロック信号を伝達する為のクロックラインに用いても効
果がある。この場合には次のように配線を形成する半導
体基体に溝を形成した後、その溝の内面全てを絶縁層で
覆う。そして、その溝内に半導体材料若しくは導電材料
を堆積させて金属が選択堆積する大地を形成する。そし
て溝内に金属を埋め込んで本実施態様例の半導体装置を
形成する。

【００８４】図18は図17をより詳しく説明する為の模式
図であり、図中、63は前出の図９のCMOSと同様のインバ
ータである。ここでラインVcc 及びラインGND はいずれ
も２つのMOSFETのソース領域とウェル領域とに接続され
る埋込配線であり、両隣りのセル61,62 と共通のライン
になっている。ａはインバータの入力となる多結晶シリ
コンゲート電極であり、out はインバータの出力となる
ドレイン配線である。この例では、従来と異なり、電源
ラインVcc 及びアースラインGND がゲート電極ａよりも
下層の配線となっている。

【００８５】本実施態様例の半導体装置においては、金
属配線層が基体内に設けられているので、金属配線層の
平面積を大きくしなくても、深さ寸法を大きくすること
により所定の電流許容量を確保することができるととも
に、装置表面の凹凸を最小限に抑えることができること
から、配線層の基体に対する相対移動がなくなり、配線
層の形成位置の精度を向上させることができる。

【００８６】（実施例８）図19および図20は、いずれも
本発明の半導体装置における配線構造の特徴部分を示す
図である。ここで、図19は電源ラインのように正電圧を
かけることを目的として構成された配線構造を示し、図
20はアースラインのように負電圧をかけることを目的と
して構成された配線構造を示すものである。これら二つ
の配線構造は電圧の印加方法に関係して各構成部分を形
成する材料の種類を異にする外は、本発明の技術的思想
に基づいて構成された点において本発明の実施態様例で
ある。したがって、前者の構成およびその製造方法を説
明してから、前者との差異において後者の構成およびそ
の製造方法を説明する。

【００８７】図19において符号710 は基体として、例え
ばシリコンなどからなるＰ^- 型半導体基板である。この
基板710 の表面にはエッチング等の通常の手段により溝
711が形成されており、この溝711 の底面を除く内面お
よび基板710 の表面には熱酸化法またはCVD 法などによ
り形成される酸化シリコン等からなる絶縁層712 が連続
的に形成されている。上述の溝711 の底面から基板710
内部には、必要に応じて基板710 を形成するシリコン等
の半導体の導伝型と反対の型の不純物がド−プされた半
導体領域として、熱拡散されて形成されたＮ⁺ 型拡散層
713 が設けられている。

【００８８】このような溝711 の内部には例えば Aｌ等
の金属からなる金属配線層714 が設けられている。この
金属配線層714 はバイアススパッタリング法等の通常の
方法を用いて形成してもよいが、好ましくは後述する A
ｌ−CVD 法を用いて形成することもできる。この Aｌ−
CVD 法は、 Aｌ等の金属膜を酸化シリコンからなる絶縁
層712 上に形成することなく、シリコンからなる基板71
0 、すなわちこの場合、溝711 の底面上にのみ選択的に
形成することができる再現性のよい成膜方法である。

【００８９】こうして形成された配線膜は少なくとも２
つの機能素子同士あるいは必要に応じて３つ以上の機能
素子の所定の電極端子間を結線し、電気回路を構成す
る。例えば２つのMOSFETのソース・ドレイン間やバイポ
ーラトランジスタのコレクタ間の結線、あるいはMOSFET
やバイポーラトランジスタと拡散抵抗間、MOSFETやバイ
ポーラトランジスタと容量素子間等の接続配線として好
適に用いられる。

【００９０】次に、このような構成の配線構造の製造方
法の一例を説明する。

【００９１】まず、図19に示すように、半導体基体とし
てＰ^- 型シリコン基板710 を用意する。

【００９２】次いで、この基板710 の表面にレジストを
用いたパタ−ニングを施したのち、エッチングを施すこ
とによって配線層形成用の溝711 を形成する。

【００９３】次に、基板710 の表面および溝711 の内面
に熱酸化法またはCVD 法により膜厚0.5 〜1.0 μｍ程度
の絶縁層712 を形成する。

【００９４】次に、溝711 の底面を除いた基板710 の全
表面にレジストを用いたパタ−ニングを施したのち、溝
711 の底面に形成された酸化膜層をRIE(反応性イオンエ
ッチング) 等の異方性エッチングにより除去して基板71
0 のシリコン部分を露出させる。

【００９５】次に、溝711 の底面のシリコン露出部分
に、イオン注入法または熱拡散法により基板710 の形成
材料の導伝型と反対の型の不純物をド−プし、拡散して
Ｎ⁺ 型拡散層713 を形成する。

【００９６】次に、Ｎ⁺ 型拡散層713 上に例えばスパッ
タリング法等の通常の成膜方法または Aｌ−CVD 法によ
り Aｌ等からなる金属配線層714 を形成する。この金属
配線層714 は、その上面が溝711 の周囲の基板710 表面
上に形成された絶縁層712 の上面と面一になるように形
成されるのが半導体装置の表面平坦化を達成するうえで
望ましい。このような金属配線層714 においては、溝71
1 の内面に形成された絶縁膜としての絶縁層712 および
溝711 の底面に形成されたＰ−Ｎ分離層としてのＮ⁺ 型
拡散層713 によりＰ^- 型シリコン基板710 から電気的に
分離されている。したがって、この金属配線層714 から
基板710 への漏れ電流は生じない。

【００９７】上述の選択 Aｌ−CVD 法によれば、上述し
たように、 Aｌ膜はシリコンからなるＮ⁺ 型拡散層713
の上に選択的に堆積するが、酸化シリコンからなる絶縁
層712 の上には堆積しない。したがって、この選択 Aｌ
−CVD 法を用いれば、スパッタリング法等の通常の成膜
方法の場合に必要なレジストによるパタ−ニング等を施
さなくてもよいという利点がある。また、上述した溝71
1 の深さ寸法が幅寸法よりも比較的長く、幅寸法自体が
短い場合でも、溝711 の底面から良質の Aｌ膜を効率よ
く成膜することができるという利点もある。従ってアス
ペクト比が1.0以上にはもちろん1.5 以上、さらには2.0
以上であるような微細構造にも十分適用可能である。
さらに、深い溝711 の内部にも良質の Aｌ膜を形成する
ことが容易であるので、金属配線層714 の幅寸法を大き
くしなくても深さ寸法を大きくすることにより金属配線
層714 の電流許容量を容易に増大させることができる。

【００９８】次に、図20に示す配線構造を説明する。図
20において、図19の構成と同一部分について同一符号を
符し、その説明を簡略化する。

【００９９】図20において符号720 は基体としての例え
ばシリコンからなるＮ^- 型半導体基板である。この基板
720 の表面にはエッチング等の通常の手段により溝711
が形成されており、この溝711 内部の底面を除く内面お
よび基板720 の表面には熱酸化法またはCVD 法などによ
り酸化シリコン等からなる絶縁膜層712 が連続的に形成
されている。上述の溝711 の底面から基板720 内部に
は、基板720 を形成するシリコン等の半導体の導伝型と
反対の導電型の不純物がド−プされ、熱拡散されて形成
された半導体領域としてのＰ⁺ 型拡散層721 が設けられ
ている。

【０１００】このような溝711 の内部には例えば Aｌ等
の金属からなる金属配線層714 が設けられている。この
ような金属配線層714 においては、溝711 の内面に形成
された絶縁膜としての絶縁層712 および溝711 の底面に
形成されたＰ−Ｎ分離層としてのＰ⁺ 型拡散層721 によ
りＮ^- 型シリコン基板720 から電気的に分離されてい
る。したがって、この金属配線層714 から基板720 への
漏れ電流はほとんど生じない。

【０１０１】このような構成の本発明の配線構造は、あ
らゆる機能素子、すなわち電界効果トランジスタ、バイ
ポ−ラトランジスタ、拡散抵抗等に利用することができ
るものである。

【０１０２】図21は本発明の配線構造の一例であって、
金属２層配線構造を示した模式的断面図である。

【０１０３】図21において符号730 は例えばシリコンか
らなるＮ^- 型半導体基板である。この基板730 の表面に
はエッチング等の通常の手段により溝731 が形成されて
おり、この溝731 内部の底面を除く内面および基板730
の表面には熱酸化法またはCVD 法などにより酸化シリコ
ン等からなる酸化膜層732 が連続的に形成されている。
上述した溝731 の底面から基板730 内部には、基板730
を形成するシリコン等の半導体の導伝型と反対の型の不
純物がド−プされ、熱拡散されて形成されたＰ⁺ 型拡散
層733 が設けられている。

【０１０４】このような溝731 の内部には、例えばＡｌ
等からなる第１金属配線層734 が後述する選択Ａｌ−CV
D 法により形成されている。この第１金属配線層734
は、その上面が基板730 の表面と面一になっている。

【０１０５】また、上述の酸化膜層732 の一部には、基
板730 の表面にまで達する半導体素子の電極取出用の開
孔735 が形成されている。

【０１０６】この開孔735 の内部および第１金属配線層
734 の上方の溝731 の内部と共に酸化膜層732 の表面上
には、例えばＡｌ等の金属からなる第２金属配線層736
が形成されている。この第２金属配線層736 および酸化
膜層732 の上には、例えば窒化シリコン等からなるパッ
シベ−ション膜737 が形成されている。

【０１０７】次に、図22ないし図24を参照しながら図21
に示した構成の配線構造を有する半導体装置の製造方法
を説明する。

【０１０８】まず、図22に示すように、半導体基板とし
てＮ^- 型シリコン基板730 を用意する。

【０１０９】次いで、この基板730 の表面にレジストを
用いたパタ−ニングを施したのち、エッチングを施すこ
とによって第１金属配線層形成用の溝731 を形成する。

【０１１０】次に、基板730 の表面および溝731 の内面
に熱酸化法により膜厚0.5 〜1.0 μｍ程度の酸化膜層73
2 を形成する。

【０１１１】次に、溝731 の底面を除いた基板730 の全
表面にレジストを用いたパタ−ニングを施したのち、溝
731 の底面に形成された酸化膜層をRIE(反応性イオンエ
ッチング) の異方性エッチングにより除去して基板730
のシリコン部分を露出させる。

【０１１２】次に、この溝731 の底面のシリコン露出部
分に、イオン注入法により基板730の形成材料の導伝型
と反対の型の不純物としてＢをドープし、拡散してＰ⁺
型拡散層733 を形成する。

【０１１３】次に、Ｐ⁺ 型拡散層733 の上に上述した選
択Ａｌ-CVD法によりＡｌ等からなる第１金属配線層734
を形成する。この第１金属配線層734 は、その上面が溝
731の周囲の基板730 の上面と面一になるように形成す
る。この第１金属配線層734を、溝731 の内面に形成さ
れた絶縁膜としての酸化膜層732 および溝731 の底面に
形成されたＰ−Ｎ分離層としてのＰ⁺ 型拡散層733 によ
り、Ｎ^- 型シリコン基板730 から電気的に分離する。そ
して、第１金属配線層734 から基板730への電流の漏れ
がほとんどないことを確認する。

【０１１４】次に、酸化膜層732 の表面にレジストを用
いたパタ−ニングを施したのち、酸化膜層732 の一部に
エッチングにより基板730の表面にまで達する半導体素
子の電極取出用の開孔735 を形成する（図23参照）。

【０１１５】次に、この開孔735 の内部および第１金属
配線層734の上方の溝731 の内部にＡｌからなる第２金
属配線下層736aを Aｌ-CVD法として、DMAHと水素とを利
用し基体表面温度を270 ℃として堆積させ形成する。こ
の第２金属配線下層736aは、その上面が酸化膜層732 の
上面と面一になるように形成する。次いで、第２金属配
線下層736aの各上面および酸化膜層732 の表面の所定位
置に、 Aｌからなる第２金属配線層上層736bをスパッタ
リング法により形成する（図24参照）。

【０１１６】さらに、この第２金属配線層736 および酸
化膜層732の上に、膜厚0.5 〜1.0μｍ程度の窒化シリコ
ンからなるパッシベ−ション膜737 をプラズマCVD 法に
より形成し、図21に示すような金属２層配線構造を備え
た半導体装置を得た。

【０１１７】このような構成の半導体装置においても、
Ｎ^- 型シリコン基板730 内に設けられた第１金属配線層
734 が、溝731 の内面の絶縁膜としての酸化膜層732 お
よび溝731 の底面のＰ−Ｎ分離層としてのＰ⁺ 型拡散層
733 によりＮ^- 型シリコン基板730 から電気的に分離さ
れており、この第１金属配線層734 から基板730 への漏
れ電流を生じることがほとんどない。この第１金属配線
層734 にあっては、その平面積を大きくしなくても、深
さ寸法を大きくすることにより所望の電流許容量を確保
することができる。また、半導体装置の表面の凹凸を最
小限に抑えることができるので、第１金属配線層734 の
基板730 に対する相対移動がなく、第１金属配線層734
の形成位置の精度を向上させることができるとともに、
限定された素子の厚さの範囲で多層配線の積層数を増加
させることができる。また、第１金属配線層と第２金属
配線層との間に層間絶縁膜を必要としないから、第３金
属配線層以降の配線層を設ける場合に、表面段差を低減
でき、第３層以降の配線層の信頼性を向上させることが
できる。

【０１１８】以上説明したように、本発明によれば、配
線平面積が小さくても必要な電流許容量を確保でき、か
つ高い位置精度で形成できる配線構造を得ることができ
る。

【０１１９】本発明に好適な成膜方法とは、アルキルア
ルミニウムハイドライドのガスと水素ガスとを用いて、
電子供与性の基体上に表面反応により堆積膜を形成する
ものである（以下Ａｌ−ＣＶＤ法と称する）。

【０１２０】特に、原料ガスとしてモノメチルアルミニ
ウムハイドライド（ＭＭＡＨ）またはジメチルアルミニ
ウムハイドライド（ＤＭＡＨ）を用い、反応ガスとして
Ｈ₂ガスを用い、これらの混合ガスの下で基体表面を加
熱すれば良質のＡｌ膜を堆積することが出来る。ここ
で、Ａｌ選択堆積の際には直接加熱または間接加熱によ
り基体の表面温度をアルキルアルミニウムハイドライド
の分解温度以上４５０℃未満に保持することが好まし
く、より好ましくは２６０℃以上４４０℃以下がよい。

【０１２１】基体を上記温度範囲になるべく加熱する方
法としては直接加熱と間接加熱とがあるが、特に直接加
熱により基体を上記温度に保持すれば高堆積速度で良質
のＡｌ膜を形成することができる。例えば、Ａｌ膜形成
時の基体表面温度をより好ましい温度範囲である２６０
℃〜４４０℃とした時、３００Å〜５０００Å／分とい
う抵抗加熱の場合よりも高い堆積速度で良質な膜が得ら
れるのである。このような直接加熱（加熱手段からのエ
ネルギーが直接基体に伝達されて基体自体を加熱する）
の方法としては、例えば、ハロゲンランプ、キセノンラ
ンプ等によるランプ加熱があげられる。また、間接加熱
の方法としては抵抗加熱があり、堆積膜を形成すべき基
体を支持するための堆積膜形成用の空間に配設された基
体支持部材に設けられた発熱体等を用いて行うことが出
来る。

【０１２２】この方法により電子供与性の表面部分と非
電子供与性の表面部分とが共存する基体にＣＶＤ法を適
用すれば電子供与性の基体表面部分にのみ良好な選択性
のもとにＡｌの単結晶が形成される。このＡｌは電極／
配線材料として望まれるあらゆる特性に優れたものとな
る。即ち、ヒルロックの発生確率の低減、アロイスパイ
ク発生確率の低減が達成されるのである。

【０１２３】これは、電子供与性の表面としての半導体
や導電体からなる表面上に良質のＡｌを選択的に形成で
き、且つそのＡｌが結晶性に優れているが故に下地のシ
リコン等との共晶反応によるアロイスパイクの形成等が
ほとんどみられないか極めて少ないものと考えらる。そ
して、半導体装置の電極として採用した場合には従来考
えられてきたＡｌ電極の概念を越えた従来技術では予想
だにしなかった効果が得られるのである。

【０１２４】以上のように電子供与性の表面例えば絶縁
膜に形成され半導体基体表面が露出した開孔内に堆積さ
れたＡｌは単結晶構造となることを説明したが、このＡ
ｌ−ＣＶＤ法によれば以下のようなＡｌを主成分とする
金属膜をも選択的に堆積でき、その膜質も優れた特性を
示すのである。

【０１２５】たとえば、アルキルアルミニウムハイドラ
イドのガスと水素とに加えてＳｉＨ₄ ，Ｓｉ₂ Ｈ₆ ，Ｓ
ｉ₃ Ｈ₈ ，Ｓｉ（ＣＨ₃ ）₄ ，ＳｉＣｌ₄ ，ＳｉＨ₂ Ｃ
ｌ₂，ＳｉＨＣｌ₃ 等のＳｉ原子を含むガスや、ＴｉＣ
ｌ₄ ，ＴｉＢｒ₄ ，Ｔｉ（ＣＨ₃ ）₄ 等のTi原子を含む
ガスや、ビスアセチルアセトナト銅Ｃｕ（Ｃ₅ Ｈ₇ Ｏ
₂ ），ビスジピバロイルメタナイト銅Ｃｕ（Ｃ₁₁Ｈ₁₉Ｏ
₂ ）₂ ，ビスヘキサフルオロアセチルアセトナト銅Ｃｕ
（Ｃ₅ ＨＦ₆ Ｏ₂ ）₂ 等のＣｕ原子を含むガスを適宜組
み合わせて導入して混合ガス雰囲気として、例えばＡｌ
−Ｓｉ，Ａｌ−Ｔｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｔｉ，
Ａｌ−Ｓｉ−Ｃｕ等の導電材料を選択的に堆積させて電
極を形成してもよい。

【０１２６】また、上記Ａｌ−ＣＶＤ法は、選択性に優
れた成膜方法であり且堆積した膜の表面性が良好である
ために、次の堆積工程に非選択性の成膜方法を適用し
て、上述の選択堆積したＡｌ膜および絶縁膜としてのＳ
ｉＯ₂ 等の上にもＡｌ又はＡｌを主成分とする金属膜を
形成することにより、半導体装置の配線として汎用性の
高い好適な金属膜を得ることができる。

【０１２７】このような金属膜とは、具体的には以下の
とおりである。選択堆積したＡｌ，Ａｌ−Ｓｉ，Ａｌ−
Ｔｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｔｉ，Ａｌ−Ｓｉ−Ｃ
ｕと非選択的に堆積したＡｌ，Ａｌ−Ｓｉ，Ａｌ−Ｔ
ｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｔｉ，Ａｌ−Ｓｉ−Ｃｕ
との組み合わせ等である。

【０１２８】非選択堆積のための成膜方法としては上述
したＡｌ−ＣＶＤ法以外のＣＶＤ法やスパッタリング法
等がある。

【０１２９】（成膜装置）次に、本発明による電極を形
成するに好適な成膜装置について説明する。

【０１３０】図25ないし図27に上述した成膜方法を適用
するに好適な金属膜連続形成装置を模式的に示す。

【０１３１】この金属膜連続形成装置は、図25に示すよ
うに、ゲートバルブ３１０ａ〜３１０ｆによって互いに
外気遮断下で連通可能に連接されているロードロック室
３１１，第１の成膜室としてのＣＶＤ反応室３１２，Ｒ
Ｆエッチング室３１３，第２の成膜室としてのスパッタ
室３１４，ロードロック室３１５とから構成されてお
り、各室はそれぞれ排気系３１６ａ〜３１６ｅによって
排気され減圧可能に構成されている。ここで前記ロード
ロック室３１１は、スループット性を向上させるために
堆積処理前の基体雰囲気を排気後にＨ₂ 雰囲気に置き換
えるための室である。次のＣＶＤ反応室３１２は基体上
に常圧または減圧下で上述したＡｌ−ＣＶＤ法による選
択堆積を行う室であり、成膜すべき基体表面を少なくと
も２００℃〜４５０℃の範囲で加熱可能な発熱抵抗体３
１７を有する基体ホルダ３１８が内部に設けられるとと
もに、ＣＶＤ用原料ガス導入ライン３１９によって室内
にバブラー３１９−１で水素によりバブリングされ気化
されたアルキルアルミニウムハイドライド等の原料ガス
が導入され、またガスライン３１９′より反応ガスとし
ての水素ガスが導入されるように構成されている。次の
ＲＦエッチング室３１３は選択堆積後の基体表面のクリ
ーニング（エッチング）をＡｒ雰囲気下で行うための室
であり、内部には基体を少なくとも１００℃〜２５０℃
の範囲で加熱可能な基体ホルダ３２０とＲＦエッチング
用電極ライン３２１とが設けられるとともに、Ａｒガス
供給ライン３２２が接続されている。次のスパッタ室３
１４は基体表面にＡｒ雰囲気下でスパッタリングにより
金属膜を非選択的に堆積する室であり、内部に少なくと
も２００℃〜２５０℃の範囲で加熱される基体ホルダ３
２３とスパッタターゲット材３２４ａを取りつけるター
ゲット電極３２４とが設けられるとともに、Ａｒガス供
給ライン３２５が接続されている。最後のロードロック
室３１５は金属膜堆積完了後の基体を外気中に出す前の
調整室であり、雰囲気をＮ₂ に置換するように構成され
ている。

【０１３２】図26は上述した成膜方法を適用するに好適
な金属膜連続形成装置の他の構成例を示しており、前述
の図25と同じ部分については同一符号とする。図26の装
置が図25の装置と異なる点は、直接加熱手段としてハロ
ゲンランプ３３０が設けられており基体表面を直接加熱
出来る点であり、そのために、基体ホルダ３１２には基
体を浮かした状態で保持するツメ３３１が配設されてい
ることである。

【０１３３】このよう構成により基体表面を直接加熱す
ることで前述した様に堆積速度をより一層向上させるこ
とが可能である。

【０１３４】上記構成の金属膜連続形成装置は、実際的
には、図27に示すように、搬送室３２６を中継室として
前記ロードロック室３１１，ＣＶＤ反応室３１２，ＲＦ
エッチング室３１３，スパッタ室３１４，ロードロック
室３１５が相互に連結された構造のものと実質的に等価
である。この構成ではロードロック室３１１はロードロ
ック室３１５を兼ねている。前記搬送室３２６には、図
に示すように、ＡＡ方向に正逆回転可能かつＢＢ方向に
伸縮可能な搬送手段としてのアーム３２７が設けられて
おり、このアーム３２７によって、図28中に矢印で示す
ように、基体を工程に従って順次ロードロック室３１１
からＣＶＤ室３１２，ＲＦエッチング室３１３，スパッ
タ室３１４，ロードロック室３１５へと、外気にさらす
ことなく連続的に移動させることができるようになって
いる。

【０１３５】（成膜手順）本発明による電極および配線
を形成するための成膜手順について説明する。

【０１３６】図29〜32は本発明による電極および配線を
形成するための成膜手順を説明するための模式的斜視図
である。

【０１３７】始めに概略を説明する。絶縁膜に開孔の形
成された半導体基体を用意し、この基体を成膜室に配し
その表面を例えば２６０℃〜４５０℃に保持して、アル
キルアルミニウムハイドライドとしてＤＭＡＨのガスと
水素ガスとの混合雰囲気での熱ＣＶＤ法により開孔内の
半導体が露出した部分に選択的にＡｌを堆積させる。も
ちろん前述したようにＳｉ原子等を含むガスを導入して
Ａｌ−Ｓｉ等のＡｌを主成分とする金属膜を選択的に堆
積させてもよい。次にスパッタリング法により選択的に
堆積したＡｌおよび絶縁膜上にＡｌ又はＡｌを主成分と
する金属膜を非選択的に形成する。その後、所望の配線
形状に非選択的に堆積した金属膜をパターニングすれば
電極および配線を形成することが出来る。

【０１３８】次に、図26ないし図32を参照しながら具体
的に説明する。まず基体の用意をする。基体としては、
例えば単結晶Ｓｉウエハ上に各口径の開孔の設けられた
絶縁膜が形成されたものを用意する。

【０１３９】図29はこの基体の一部分を示す模式図であ
る。ここで、４０１は伝導性基体としての単結晶シリコ
ン基体、４０２は絶縁膜（層）としての熱酸化シリコン
膜である。４０３および４０４は開孔（露出部）であ
り、それぞれ口径が異なる。４１０はＳｉの露出した溝
底部である。

【０１４０】基体上への第１配線層としての電極となる
Ａｌ成膜の手順は図29〜32をもってすれば次の通りであ
る。

【０１４１】まず、上述した基体をロードロック室３１
１に配置する。このロードロック室３１１に前記したよ
うに水素を導入して水素雰囲気としておく。そして、排
気系３１６ｂにより反応室３１２内をほぼ１×１０^-8Ｔ
ｏｒｒに排気する。ただし反応室３１２内の真空度は１
×１０^-8Ｔｏｒｒより悪くてもＡｌは成膜出来る。

【０１４２】そして、ガスライン３１９からバブリング
されたＤＭＡＨのガスを供給する。ＤＭＡＨラインのキ
ャリアガスにはＨ₂ を用いる。

【０１４３】第２のガスライン３１９′は反応ガスとし
てのＨ₂ 用であり、この第２のガスライン３１９′から
Ｈ₂ を流し、不図示のスローリークバルブの開度を調整
して反応室３１２内の圧力を所定の値にする。この場合
の典型的圧力は略々１．５Ｔｏｒｒがよい。ＤＭＡＨラ
インよりＤＭＡＨを反応管内へ導入する。全圧を略々
１．５Ｔｏｒｒ、ＤＭＡＨ分圧を略々５．０×１０^-3Ｔ
ｏｒｒとする。その後ハロゲンランプ３３０に通電しウ
エハを直接加熱する。このようにしてＡｌを選択的に堆
積させる。

【０１４４】所定の堆積時間が経過した後、ＤＭＡＨの
供給を一端停止する。この過程で堆積されるＡｌ膜の所
定の堆積時間とは、Ｓｉ（単結晶シリコン基体）上のＡ
ｌ膜の厚さが、ＳｉＯ₂ （熱酸化シリコン膜）の膜厚と
等しくなるまでの時間であり、実験によりあらかじめ求
めることが出来る。

【０１４５】このときの直接加熱による基体表面の温度
は２７０℃程度とする。ここまでの工程によれば図30に
示すように開孔内に選択的にＡｌ膜４０５が堆積するの
である。

【０１４６】以上をコンタクトホール内に電極を形成す
るための第１成膜工程と称する。

【０１４７】上記第１成膜工程後、ＣＶＤ反応室３１２
を排気系３１６ｂにより５×１０^-3Ｔｏｒｒ以下の真空
度に到達するまで排気する。同時に、ＲＦエッチング室
３１３を５×１０^-6Ｔｏｒｒ以下に排気する。両室が上
記真空度に到達したことを確認した後、ゲートバルブ３
１０ｃが開き、基体を搬送手段によりＣＶＤ反応室３１
２からＲＦエッチング室３１３へ移動し、ゲートバルブ
３１０ｃを閉じる。基体をＲＦエッチング室３１３に搬
送し、排気系３１６ｃによりＲＦエッチング室３１３を
１０^-6Ｔｏｒｒ以下の真空度に達するまで排気する。そ
の後ＲＦエッチング用アルゴン供給ライン３２２により
アルゴンを供給し、ＲＦエッチング室３１３を１０^-1〜
１０^-3Ｔｏｒｒのアルゴン雰囲気に保つ。ＲＦエッチン
グ用基体ホルダー３２０を２００℃程に保ち、ＲＦエッ
チング用電極３２１へ１００ＷのＲｆパワーを６０秒間
程供給し、ＲＦエッチング室３１３内でアルゴンの放電
を生起させる。このようにすれば、基体の表面をアルゴ
ンイオンによりエッチングし、ＣＶＤ堆積膜の不要な表
面層をとり除くことができる。この場合のエッチング深
さは酸化物相当で約１００Å程度とする。なお、ここで
は、ＲＦエッチング室でＣＶＤ堆積膜の表面エッチング
を行ったが、真空中を搬送される基体のＣＶＤ膜の表面
層は大気中の酸素等を含んでいないため、ＲＦエッチン
グを行わなくてもかなわない。その場合、ＲＦエッチン
グ室３１３は、ＣＶＤ反応室３１２とスパッタ室３１４
の温度差が大きく異なる場合、温度変化を短時間で行な
うための温度変更室として機能する。

【０１４８】ＲＦエッチング室３１３において、ＲＦエ
ッチングが終了した後、アルゴンの流入を停止し、ＲＦ
エッチング室３１３内のアルゴンを排気する。ＲＦエッ
チング室３１３を５×１０^-6Ｔｏｒｒまで排気し、かつ
スパッタ室３１４を５×１０^-6Ｔｏｒｒ以下に排気した
後、ゲートバルブ３１０ｄを開く。その後、基体を搬送
手段を用いてＲＦエッチング室３１３からスパッタ室３
１４へ移動させゲートバルブ３１０ｄを閉じる。

【０１４９】基体をスパッタ室３１４に搬送してから、
スパッタ室３１４をＲＦエッチング室３１３と同様に１
０^-1〜１０^-3Ｔｏｒｒのアルゴン雰囲気となし、基体を
載置する基体ホルダー３２３の温度を２００〜２５０℃
程に設定する。そして、５〜１０ｋｗのＤＣパワーでア
ルゴンの放電を行い、ＡｌやＡｌ−Ｓｉ（Ｓｉ：０．５
％）等のターゲット材をアルゴンイオンで削りＡｌやＡ
ｌ−Ｓｉ等の金属を基体上に１００００Å／分程の堆積
速度で成膜を行う。この工程は非選択的堆積工程であ
る。これを電極と接続する配線を形成するための第２成
膜工程と称する。

【０１５０】基体上に５０００Å程の金属膜を形成した
後、アルゴンの流入およびＤＣパワーの印加を停止す
る。ロードロック室３１１を５×１０^-3Ｔｏｒｒ以下に
排気した後、ゲートバルブ３１０ｅを開き基体を移動さ
せる。ゲートバルブ３１０ｅを閉じた後、ロードロック
室３１１にＮ₂ ガスを大気圧に達するまで流しゲートバ
ルブ３１０ｆを開いて基体を装置の外へ取り出す。

【０１５１】以上の第２Ａｌ膜堆積工程によれば図31の
ようにＳｉＯ₂ 膜４０２上にＡｌ膜４０６を形成するこ
とができる。

【０１５２】そして、このＡｌ膜４０６を図32のように
パターニングすることにより所望の形状の配線を得るこ
とができる。

【０１５３】（実験例）以下に、上記Ａｌ−ＣＶＤ法が
優れており、且つそれにより開孔内に堆積したＡｌがい
かに良質の膜であるかを実験結果をもとに説明する。

【０１５４】まず基体としてＮ型単結晶シリコンウエハ
ーの表面を熱酸化して８０００ÅのＳｉＯ₂ を形成し
０．２５μｍ×０．２５μｍ角から１００μｍ×１００
μｍ角の各種口径の開孔をパターニングして下地のＳｉ
単結晶を露出させたものを複数個用意した（サンプル１
−１）。

【０１５５】これらを以下の条件によるＡｌ−ＣＶＤ法
によりＡｌ膜を形成した。原料ガスとしてＤＭＡＨ、反
応ガスとして水素、全圧力を１．５Ｔｏｒｒ、ＤＭＡＨ
分圧を５．０×１０^-3Ｔｏｒｒという共通条件のもと
で、ハロゲンランプに通電する電力量を調整し直接加熱
により基体表面温度を２００℃〜４９０℃の範囲で設定
し成膜を行った。

【０１５６】その結果を表１に示す。

【０１５７】

【表１】

【０１５８】表１から判るように、直接加熱による基体
表面温度が２６０℃以上では、Ａｌが開孔内に３０００
〜５０００Å／分という高い堆積速度で選択的に堆積し
た。

【０１５９】基体表面温度が２６０℃〜４４０℃の範囲
での開孔内のＡｌ膜の特性を調べてみると、炭素の含有
はなく、抵抗率２．８〜３．４μΩｃｍ、反射率９０〜
９５％、１μｍ以上のヒロック密度が０〜１０であり、
スパイク発生（０．１５μｍ接合の破壊確率）がほとん
どない良好な特性であることが判明した。

【０１６０】これに対して基体表面温度が２００℃〜２
５０℃では、膜質は２６０℃〜４４０℃の場合に比較し
て若干悪いものの従来技術から見れば相当によい膜であ
るが、堆積速度が１０００〜１５００Å／分と決して十
分に高いとはいえず、スループットも７〜１０枚／Ｈと
比較的低かった。

【０１６１】また、基体表面温度が４５０℃以上になる
と、反射率が６０％以下、１μｍ以上のヒロック密度が
１０〜１０⁴ ｃｍ^-2、アロイスパイク発生が０〜３０％
となり、開孔内のＡｌ膜の特性は低下した。

【０１６２】次に上述した方法がコンタクトホールやス
ルーホールといった開孔にいかに好適に用いることがで
きるかを説明する。

【０１６３】即ち以下に述べる材料からなるコンタクト
ホール／スルーホール構造にも好ましく適用されるので
ある。

【０１６４】上述したサンプル１−１にＡｌを成膜した
時と同じ条件で以下に述べるような構成の基体（サンプ
ル）にＡｌ膜を形成した。

【０１６５】第１の基体表面材料としての単結晶シリコ
ンの上に、第２の基体表面材料としてのＣＶＤ法による
酸化シリコン膜を形成し、フォトリソグラフィー工程に
よりパターニングを行い、単結晶シリコン表面を部分的
に吐出させた。

【０１６６】このときの熱酸化ＳｉＯ₂ 膜の膜厚は８０
００Å、単結晶シリコンの露出部即ち開口の大きさは
０．２５μｍ×０．２５μｍ〜１００μｍ×１００μｍ
であった。このようにしてサンプル１−２を準備した
（以下このようなサンプルを“ＣＶＤＳｉＯ₂ （以下Ｓ
ｉＯ₂ と略す）／単結晶シリコン”と表記することとす
る）。

【０１６７】サンプル１−３は常圧ＣＶＤによって成膜
したボロンドープの酸化膜（以下ＢＳＧと略す）／単結
晶シリコン、サンプル１−４は常圧ＣＶＤによって成膜
したリンドープの酸化膜（以下ＰＳＧと略す）／単結晶
シリコン、サンプル１−５は常圧ＣＶＤによって成膜し
たリンおよびボロンドープの酸化膜（以下ＢＳＰＧと略
す）／単結晶シリコン、サンプル１−６はプラズマＣＶ
Ｄによって成膜した窒化膜（以下Ｐ−ＳｉＮと略す）／
単結晶シリコン、サンプル１−７は熱窒化膜（以下Ｔ−
ＳｉＮと略す）／単結晶シリコン、サンプル１−８は減
圧ＣＶＤによって成膜した窒化膜（以下ＬＰ−ＳｉＮと
略す）／単結晶シリコン、サンプル１−９はＥＣＲ装置
によって成膜した窒化膜（以下ＥＣＲ−ＳｉＮと略す）
／単結晶シリコンである。

【０１６８】さらに以下に示す第１の基体表面材料（１
８種類）と第２の基体表面材料（９種類）の全組み合わ
せによりサンプル１−１１〜１−１７９（注意：サンプ
ル番号１−１０，２０，３０，４０，５０，６０，７
０，８０，９０，１００，１１０，１２０，１３０，１
４０，１５０，１６０，１７０は欠番）を作成した。第
１の基体表面材料として単結晶シリコン（単結晶Si），
多結晶シリコン（多結晶Ｓｉ），非晶質シリコン（非晶
質Ｓｉ），タングステン（Ｗ），モリブデン（Ｍｏ），
タンタル（Ｔａ），タングステンシリサイド（ＷＳ
ｉ），チタンシリサイド（ＴｉＳｉ），アルミニウム
（Ａｌ），アルミニウムシリコン（Ａｌ−Ｓｉ），チタ
ンアルミニウム（Ａｌ−Ｔｉ），チタンナイトライド
（Ｔｉ−Ｎ），銅（Ｃｕ），アルミニウムシリコン銅
（Ａｌ−Ｓｉ−Ｃｕ），アルミニウムパラジウム（Ａｌ
−Ｐｄ），チタン（Ｔｉ），モリブデンシリサイド（Ｍ
ｏ−Ｓｉ），タンタルシリサイド（Ｔａ−Ｓｉ）を使用
した。第２の基体表面材料としてはＴ−ＳｉＯ₂ ，Ｓｉ
Ｏ₂ ，ＢＳＧ，ＰＳＧ，ＢＰＳＧ，Ｐ−ＳｉＮ，Ｔ−Ｓ
ｉＮ，ＬＰ−ＳｉＮ，ＥＣＲ−ＳｉＮである。以上のよ
うな全サンプルについても上述したサンプル１−１に匹
敵する良好なＡｌ膜を形成することができた。

【０１６９】次に、以上のようにＡｌを選択堆積させた
基体に上述したスパッタリング法により非選択的にＡｌ
を堆積させてパターニングした。

【０１７０】その結果、スパッタリング法によるＡｌ膜
と、開孔内の選択堆積したＡｌ膜とは、開孔内のＡｌ膜
の表面性がよいために良好な電気的にも機械的にも耐久
性の高いコンタクト状態となっていた。

【０１７１】（実験例）以上実施例１ないし８において
説明した方法により半導体装置のサンプルを試作して実
験した結果期待通りの良好な特性が得られた。

【図面の簡単な説明】

【図１】従来の半導体装置を説明するための構成図であ
る。

【図２】従来の半導体装置を説明するための構成図であ
る。

【図３】従来の半導体装置を説明するための構成図であ
る。

【図４】従来の半導体装置を説明するための構成図であ
る。

【図５】本発明の第１の実施例を示す半導体装置の要部
の構成図である。

【図６】本発明の第２の実施例を示す半導体装置の要部
の構成図である。

【図７】本発明に適用される半導体装置の要部の構成図
である。

【図８】本発明に適用される半導体装置の要部の構成図
である。

【図９】本発明に適用される半導体装置の回路図であ
る。

【図１０】本発明に適用される半導体装置の製造方法を
示す製造工程図である。

【図１１】本発明に適用される半導体装置の製造方法を
示す製造工程図である。

【図１２】本発明に適用される半導体装置の製造方法を
示す製造工程図である。

【図１３】本発明に適用される半導体装置の製造方法を
示す製造工程図である。

【図１４】本発明の第３の実施例を示す半導体装置の要
部の構成図である。

【図１５】本発明の第４の実施例を示す半導体装置の要
部の構成図である。

【図１６】本発明による論理回路装置の回路図である。

【図１７】本発明による論理回路装置を説明するための
構成図である。

【図１８】本発明による他の論理回路を示す上面図であ
る。

【図１９】本発明装置において、正電位を印加すること
を目的とした配線構造を示す模式断面図である。

【図２０】本発明装置において、負電位を印加すること
を目的とした配線構造を示す模式断面図である。

【図２１】本発明の半導体装置における多層配線構造の
実施例を示す模式的断面図である。

【図２２】図21の配線構造の製造方法を説明するための
模式図である。

【図２３】図21の配線構造の製造方法を説明するための
模式図である。

【図２４】図21の配線構造の製造方法を説明するための
模式図である。

【図２５】本発明による半導体装置における配線層の形
成に好適な成膜方法を実施するのに用いられる成膜装置
の一例を示す模式図である。

【図２６】本発明による半導体装置における配線層の形
成に好適な成膜方法を実施するのに用いられる成膜装置
の一例を示す模式図である。

【図２７】図25,26 に示した装置の概略平面構成図であ
る。

【図２８】図27における基体の移動順序を矢印で付加し
た概略構成図である。

【図２９】本発明による半導体装置における配線層の形
成に好適な成膜方法を説明するための模式図である。

【図３０】本発明による半導体装置における配線層の形
成に好適な成膜方法を説明するための模式図である。

【図３１】本発明による半導体装置における配線層の形
成に好適な成膜方法を説明するための模式図である。

【図３２】本発明による半導体装置における配線層の形
成に好適な成膜方法を説明するための模式図である。

【符号の説明】

１ 素子分離配線（トレンチ金属層） ２ 第１素子領域（n^-エピ層） ３ 第２素子領域 ４ Si基板 4' 絶縁性基板 ５ 素子分離領域 5' n⁺埋め込み層 ６ 裏面金属配線 10 Ｐウェル領域 11 ｎウェル領域 12 素子配線 13 ソース領域 20 層間絶縁層 21 フィールド酸化膜 22 開孔 61 セル 62 セル 63 インバータ 710 P^-型半導体基板 711 溝 712 絶縁層 713 N⁺型拡散層 714 金属配線層 720 N^-型半導体基板 721 P⁺型拡散層 730 N^-型半導体基板 731 溝 732 酸化膜層 733 P⁺型拡散層 734 第１金属配線層 735 開孔 736a 第２金属配線下層 736b 第２金属配線上層 737 パッシベーション膜

───────────────────────────────────────────────────── フロントページの続き (72)発明者 高橋 秀和 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (72)発明者 大図 逸男 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (56)参考文献 特開 昭61−259563（ＪＰ，Ａ) 特開 昭60−7149（ＪＰ，Ａ) 特開 昭49−29779（ＪＰ，Ａ) 特開 昭63−65641（ＪＰ，Ａ) 特開 昭61−117863（ＪＰ，Ａ) 特開 昭62−123716（ＪＰ，Ａ) 特公 昭48−44276（ＪＰ，Ｂ１) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/761 H01L 21/285 301 H01L 21/301 H01L 21/3205

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 第１導電型の半導体基板の表面に設けら
   れた第２導電型の埋め込み層と、該埋め込み層の上に設
   けられた第２導電型のエピタキシャル成長層とを有する
   半導体装置において、 前記エピタキシャル成長層の光電変換領域を分離しクロ
   ストークを防止する為の素子分離領域が、前記光電変換
   領域に隣接する側面と前記埋め込み層に隣接する底面と
   を有し、アルミニウムを主成分とするトレンチ金属層に
   より形成されていることを特徴とする半導体装置。
2. 【請求項２】 少なくとも２つの機能素子を有する半導
   体基板に形成された溝の内部に前記少なくとも２つの機
   能素子を接続するための埋め込み金属配線層が設けられ
   た半導体装置において、 前記埋め込み金属配線層は、前記溝の側面に絶縁層を介
   して設けられており、前記溝の底面には、前記埋め込み
   金属配線層を前記半導体基板から分離するための、前記
   半導体基板の導電型と反対の導電型の拡散層が設けられ
   ていることを特徴とする半導体装置。