JPH06204167A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06204167A JPH06204167A JP5262470A JP26247093A JPH06204167A JP H06204167 A JPH06204167 A JP H06204167A JP 5262470 A JP5262470 A JP 5262470A JP 26247093 A JP26247093 A JP 26247093A JP H06204167 A JPH06204167 A JP H06204167A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 87
- 238000004519 manufacturing process Methods 0.000 title claims description 55
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 26
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims abstract description 26
- 239000000463 material Substances 0.000 claims abstract description 25
- 238000000034 method Methods 0.000 claims description 44
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 37
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 37
- 238000005530 etching Methods 0.000 claims description 27
- 229910052751 metal Inorganic materials 0.000 claims description 23
- 239000002184 metal Substances 0.000 claims description 23
- 239000012535 impurity Substances 0.000 claims description 15
- 239000011810 insulating material Substances 0.000 claims description 9
- 238000009792 diffusion process Methods 0.000 claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 230000004888 barrier function Effects 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 abstract description 6
- 229910000838 Al alloy Inorganic materials 0.000 abstract 1
- 239000004411 aluminium Substances 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 194
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 26
- 239000010703 silicon Substances 0.000 description 26
- 229910052710 silicon Inorganic materials 0.000 description 25
- 239000004020 conductor Substances 0.000 description 16
- 238000010438 heat treatment Methods 0.000 description 10
- 238000002513 implantation Methods 0.000 description 10
- 230000003647 oxidation Effects 0.000 description 10
- 238000007254 oxidation reaction Methods 0.000 description 10
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- 229910052796 boron Inorganic materials 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 229910021341 titanium silicide Inorganic materials 0.000 description 8
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 7
- 229910021332 silicide Inorganic materials 0.000 description 7
- 229910052785 arsenic Inorganic materials 0.000 description 6
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 6
- 238000000151 deposition Methods 0.000 description 6
- 230000005669 field effect Effects 0.000 description 6
- 230000004048 modification Effects 0.000 description 6
- 238000012986 modification Methods 0.000 description 6
- 210000002381 plasma Anatomy 0.000 description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- 229910045601 alloy Inorganic materials 0.000 description 5
- 239000000956 alloy Substances 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 150000002739 metals Chemical class 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 229910021339 platinum silicide Inorganic materials 0.000 description 5
- ZXEYZECDXFPJRJ-UHFFFAOYSA-N $l^{3}-silane;platinum Chemical compound [SiH3].[Pt] ZXEYZECDXFPJRJ-UHFFFAOYSA-N 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical group [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 4
- 229910052737 gold Inorganic materials 0.000 description 4
- 239000010931 gold Substances 0.000 description 4
- 239000007943 implant Substances 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 229910052697 platinum Inorganic materials 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 239000012298 atmosphere Substances 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 3
- 230000001590 oxidative effect Effects 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- JQBPGTQXACIVED-UHFFFAOYSA-N [N].[W].[Ti] Chemical compound [N].[W].[Ti] JQBPGTQXACIVED-UHFFFAOYSA-N 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010292 electrical insulation Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 150000002736 metal compounds Chemical class 0.000 description 2
- 229910021344 molybdenum silicide Inorganic materials 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 101100210287 Drosophila melanogaster wech gene Proteins 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910000676 Si alloy Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- OEAWHXRHGIIPBU-UHFFFAOYSA-O azanium (7-oxido-2,4,6,8,9-pentaoxa-1,3,5,7-tetraborabicyclo[3.3.1]nonan-3-yl)oxy-oxoborane Chemical compound [NH4+].[O-]B1OB2OB(OB=O)OB(O1)O2 OEAWHXRHGIIPBU-UHFFFAOYSA-O 0.000 description 1
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- -1 gold Chemical compound 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 150000003057 platinum Chemical class 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
- H01L29/66295—Silicon vertical transistors with main current going through the whole silicon substrate, e.g. power bipolar transistor
- H01L29/66303—Silicon vertical transistors with main current going through the whole silicon substrate, e.g. power bipolar transistor with multi-emitter, e.g. interdigitated, multi-cellular or distributed emitter
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L29/66409—Unipolar field-effect transistors
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Abstract
(57)【要約】
【目的】 半導体本体１の表面に隣接して電極１８の下
方にこれからはみ出さない半導体領域１９を具えた半導
体素子の前記電極を改良することにある。 【構成】 電極１８を形成する前にこの電極の下に形成
すべき半導体領域１９に必要な深さ及びドーピング濃度
を有する表面領域１６を半導体本体内に形成し、斯る後
にこの表面領域上に電極１８を形成し、この電極で覆わ
れてない表面領域部分をエッチ除去する。電極１８に
は、半導体領域の形成に必要な温度に耐えることができ
ないアルミニウム又はアルミニウム合金を用いることが
できる。
方にこれからはみ出さない半導体領域１９を具えた半導
体素子の前記電極を改良することにある。 【構成】 電極１８を形成する前にこの電極の下に形成
すべき半導体領域１９に必要な深さ及びドーピング濃度
を有する表面領域１６を半導体本体内に形成し、斯る後
にこの表面領域上に電極１８を形成し、この電極で覆わ
れてない表面領域部分をエッチ除去する。電極１８に
は、半導体領域の形成に必要な温度に耐えることができ
ないアルミニウム又はアルミニウム合金を用いることが
できる。
Description
【０００１】
【産業上の利用分野】本発明は、電極の下方に位置し半
導体本体の表面に隣接すると共に電極の外部に横方向に
はみ出さない半導体領域を具えた半導体素子を有する半
導体装置を製造するに当り、電極を半導体本体の表面上
に形成し、次に電極で覆われてない表面に隣接する半導
体材料をエッチング処理により除去して電極の下方の半
導体領域の位置を決めるようにした半導体装置の製造方
法に関するものである。
導体本体の表面に隣接すると共に電極の外部に横方向に
はみ出さない半導体領域を具えた半導体素子を有する半
導体装置を製造するに当り、電極を半導体本体の表面上
に形成し、次に電極で覆われてない表面に隣接する半導
体材料をエッチング処理により除去して電極の下方の半
導体領域の位置を決めるようにした半導体装置の製造方
法に関するものである。
【０００２】電極に対する半導体領域の位置を決定する
エッチング処理中、電極自体をマスクとして用いる。こ
うして半導体領域は半導体本体内へのその形成中にセル
フアライメント式に横方向に限界される。
エッチング処理中、電極自体をマスクとして用いる。こ
うして半導体領域は半導体本体内へのその形成中にセル
フアライメント式に横方向に限界される。
【０００３】
【従来の技術】米国特許第５００６４７６号明細書は上
述した種類の方法を開示している。この方法では電極を
表面上に堆積されたアモルファスシリコンの不純物ドー
プ層で形成し、次に半導体領域の位置を決定するエッチ
ング処理を実行し、このエッチング処理を電極に隣接し
て位置する半導体材料が形成すべき半導体領域の厚さに
ほぼ等しい厚さに亘って除去されるまで続ける。エッチ
ング処理の実行後に、半導体本体を、表面に存在する電
極から不純物が半導体材料内に拡散する温度に加熱す
る。この処理を半導体領域が所望の深さに達するまで続
ける。
述した種類の方法を開示している。この方法では電極を
表面上に堆積されたアモルファスシリコンの不純物ドー
プ層で形成し、次に半導体領域の位置を決定するエッチ
ング処理を実行し、このエッチング処理を電極に隣接し
て位置する半導体材料が形成すべき半導体領域の厚さに
ほぼ等しい厚さに亘って除去されるまで続ける。エッチ
ング処理の実行後に、半導体本体を、表面に存在する電
極から不純物が半導体材料内に拡散する温度に加熱す
る。この処理を半導体領域が所望の深さに達するまで続
ける。
【０００４】この既知の方法は多結晶シリコンの層から
電極を形成するのみならず、この電極をその一部として
含む導体パターンも形成する。この導体パターンに金属
シリサイドの上層を設けてこの導体パターンから成る配
線が比較的低い電気抵抗を有するようにする。これは、
形成された導体の側面に絶縁材料の層を設け、次に全体
に金属層を堆積し、次に加熱処理を実行してアモルファ
スシリコンと金属との反応により金属シリサイドを形成
することにより達成する。金属層は導体の側面上の絶縁
材料層と反応しないため導体の上面にのみ金属シリサイ
ド層が設けられる。これはセルフアライメント式に生ず
る。
電極を形成するのみならず、この電極をその一部として
含む導体パターンも形成する。この導体パターンに金属
シリサイドの上層を設けてこの導体パターンから成る配
線が比較的低い電気抵抗を有するようにする。これは、
形成された導体の側面に絶縁材料の層を設け、次に全体
に金属層を堆積し、次に加熱処理を実行してアモルファ
スシリコンと金属との反応により金属シリサイドを形成
することにより達成する。金属層は導体の側面上の絶縁
材料層と反応しないため導体の上面にのみ金属シリサイ
ド層が設けられる。これはセルフアライメント式に生ず
る。
【０００５】
【発明が解決しようとする課題】良導電性の上層を有す
る導体を形成するこの方法は複雑であるのみならず、上
層が比較的高い電気抵抗値を有する欠点も有する。シリ
サイドは半導体技術において通常使用されている金、
銅、アルミニウム及び銅及びシリコンとアルミニウムの
合金のような金属より何倍も高い抵抗値を有する。本発
明の目的は、上記欠点を解消する方法を提供することに
ある。
る導体を形成するこの方法は複雑であるのみならず、上
層が比較的高い電気抵抗値を有する欠点も有する。シリ
サイドは半導体技術において通常使用されている金、
銅、アルミニウム及び銅及びシリコンとアルミニウムの
合金のような金属より何倍も高い抵抗値を有する。本発
明の目的は、上記欠点を解消する方法を提供することに
ある。
【０００６】
【課題を解決するための手段】本発明は、この目的のた
めに、上述した種類の方法において、電極を形成する前
に、半導体本体内に、電極の下方に形成すべき半導体領
域に必要とされる深さ及びドーピング濃度を有する表面
領域を形成し、斯る後にこの表面領域上に電極を形成
し、電極で覆われてない表面領域の部分をその厚さ全体
に亘ってエッチング処理により除去することを特徴とす
る。
めに、上述した種類の方法において、電極を形成する前
に、半導体本体内に、電極の下方に形成すべき半導体領
域に必要とされる深さ及びドーピング濃度を有する表面
領域を形成し、斯る後にこの表面領域上に電極を形成
し、電極で覆われてない表面領域の部分をその厚さ全体
に亘ってエッチング処理により除去することを特徴とす
る。
【０００７】上述した良導電性金属及び合金は、半導体
領域を拡散により形成する際の拡散温度への加熱処理に
耐えられない。表面領域を半導体本体内に形成した後
は、半導体製造の以後製造工程において半導体本体をそ
んなに強く加熱する必要はなくなるので、本発明方法に
よれば前記良導電性の金属及び合金を用いて、電極もそ
の一部として含む導体パターンを比較的低い電気抵抗を
有するものとすることができる。
領域を拡散により形成する際の拡散温度への加熱処理に
耐えられない。表面領域を半導体本体内に形成した後
は、半導体製造の以後製造工程において半導体本体をそ
んなに強く加熱する必要はなくなるので、本発明方法に
よれば前記良導電性の金属及び合金を用いて、電極もそ
の一部として含む導体パターンを比較的低い電気抵抗を
有するものとすることができる。
【０００８】本発明方法によれば、電極もその一部とし
て含む導体パターンは前記良導電性金属又は合金うちの
一つから成る単層で形成することができるが、このよう
な単層を互に積層した複数の層の一部とし、導体をこの
ように積層した多層構造に形成することもできる。
て含む導体パターンは前記良導電性金属又は合金うちの
一つから成る単層で形成することができるが、このよう
な単層を互に積層した複数の層の一部とし、導体をこの
ように積層した多層構造に形成することもできる。
【０００９】本発明方法では、前記表面領域を、表面上
に不純物ドープ半導体材料の基層を堆積し、次いでこの
基層から半導体本体内に不純物を拡散させることにより
形成し、斯る後に金属を含む上層を不純物ドープ基層上
に設け、前記電極をこの基層及び上層で形成するのが好
ましい。この場合、金属（良導電性金属又は良導電性合
金）を含む層が不純物ドープ半導体材料の層上に堆積さ
れ、この半導体材料が半導体領域と電気的に接触する。
この半導体領域は不純物ドープ半導体材料の層から拡散
により形成され、この層を拡散後に除去しないため、こ
の電気的接触はかなり低いオーム値になる。
に不純物ドープ半導体材料の基層を堆積し、次いでこの
基層から半導体本体内に不純物を拡散させることにより
形成し、斯る後に金属を含む上層を不純物ドープ基層上
に設け、前記電極をこの基層及び上層で形成するのが好
ましい。この場合、金属（良導電性金属又は良導電性合
金）を含む層が不純物ドープ半導体材料の層上に堆積さ
れ、この半導体材料が半導体領域と電気的に接触する。
この半導体領域は不純物ドープ半導体材料の層から拡散
により形成され、この層を拡散後に除去しないため、こ
の電気的接触はかなり低いオーム値になる。
【００１０】更に、前記電極は絶縁材料の上層を含む多
層構造に形成するのが好ましい。この場合には、上述し
た良導電性金属又は合金の単層又は多結晶シリコンの層
及び良導電性金属又は合金の層を含む積層体を絶縁材料
の上層の下に存在させる。電極をこのような多層構造に
形成した後に、その上面側を絶縁層で覆う。この電極に
は通常のセルフアライメント法で絶縁エッジ部分を設け
ることができ、電極を絶縁材料で完全に覆うことができ
る。この場合、他の導体パターンを形成するための導電
材料の次の層を、この電極を一部として含む前記導体パ
ターンの上方に設けることができる。
層構造に形成するのが好ましい。この場合には、上述し
た良導電性金属又は合金の単層又は多結晶シリコンの層
及び良導電性金属又は合金の層を含む積層体を絶縁材料
の上層の下に存在させる。電極をこのような多層構造に
形成した後に、その上面側を絶縁層で覆う。この電極に
は通常のセルフアライメント法で絶縁エッジ部分を設け
ることができ、電極を絶縁材料で完全に覆うことができ
る。この場合、他の導体パターンを形成するための導電
材料の次の層を、この電極を一部として含む前記導体パ
ターンの上方に設けることができる。
【００１１】以下、図面を参照して本発明をいくつかの
実施例につき一層詳細に説明する。各図は純粋に概略図
であって、正しい寸法比で描いてなく、いくつかの部分
の寸法を明瞭のために大きく拡大して描いてある。また
同一導電型の半導体領域にはできるだけ同一方向のハッ
チングを付し、対応する部分には同一の参照番号を付し
てある。
実施例につき一層詳細に説明する。各図は純粋に概略図
であって、正しい寸法比で描いてなく、いくつかの部分
の寸法を明瞭のために大きく拡大して描いてある。また
同一導電型の半導体領域にはできるだけ同一方向のハッ
チングを付し、対応する部分には同一の参照番号を付し
てある。
【００１２】
【実施例】第１の実施例では本発明方法をｎ型エミッタ
及びコレクタと中間ｐ型ベースを有する個別バイポーラ
トランジスタの製造に使用する。製造はｎ型シリコンの
半導体本体１から出発する（図１）。半導体本体１は砒
素がドープされ、約８×１０18ｃｍ-3のドーピング濃度
を有する比較的高ドープの基板２を具え、その上に約５
×１０15ｃｍ-3のドーピング濃度を有する比較的低ドー
プのエピタキシャル層３を具える。エピタキシャル層３
の表面５を比較的薄い酸化シリコン層６及び窒化シリコ
ン層７で連続的に覆う。次に、フォトレジストマスクＭ
１を窒化シリコン層７上に既知のフォトリソグラフィ技
術により設ける（図１）。
及びコレクタと中間ｐ型ベースを有する個別バイポーラ
トランジスタの製造に使用する。製造はｎ型シリコンの
半導体本体１から出発する（図１）。半導体本体１は砒
素がドープされ、約８×１０18ｃｍ-3のドーピング濃度
を有する比較的高ドープの基板２を具え、その上に約５
×１０15ｃｍ-3のドーピング濃度を有する比較的低ドー
プのエピタキシャル層３を具える。エピタキシャル層３
の表面５を比較的薄い酸化シリコン層６及び窒化シリコ
ン層７で連続的に覆う。次に、フォトレジストマスクＭ
１を窒化シリコン層７上に既知のフォトリソグラフィ技
術により設ける（図１）。
【００１３】２つの層６，７をフォトレジストマスクＭ
１を用いてパターンにエッチングして酸化マスク８を形
成する（図２）。フォトレジストマスクを除去した後
に、全体を酸化用水蒸気雰囲気に約４時間さらす。酸化
マスク８はこの酸化処理中これにより覆われた半導体本
体１の部分をマスクし、半導体本体１内に部分的に埋設
された酸化シリコンのパターン９を表面５に形成する。
斯る後に酸化マスク８を除去する。
１を用いてパターンにエッチングして酸化マスク８を形
成する（図２）。フォトレジストマスクを除去した後
に、全体を酸化用水蒸気雰囲気に約４時間さらす。酸化
マスク８はこの酸化処理中これにより覆われた半導体本
体１の部分をマスクし、半導体本体１内に部分的に埋設
された酸化シリコンのパターン９を表面５に形成する。
斯る後に酸化マスク８を除去する。
【００１４】酸化物パターン９の内側に位置する表面領
域１１を約２×１０13ｃｍ-2のドーズのホウ素イオン注
入によりｐ型にドープし（図３）、斯る後に注入ドーパ
ントを窒素雰囲気内で約９０℃の温度で約３０分間活性
化させる。表面領域１１は最終トランジスタのベースを
形成し、ｎ型エピタキシャル層３の隣接部分はコレクタ
を形成する。
域１１を約２×１０13ｃｍ-2のドーズのホウ素イオン注
入によりｐ型にドープし（図３）、斯る後に注入ドーパ
ントを窒素雰囲気内で約９０℃の温度で約３０分間活性
化させる。表面領域１１は最終トランジスタのベースを
形成し、ｎ型エピタキシャル層３の隣接部分はコレクタ
を形成する。
【００１５】表面５を完全に清浄化した後に、表面領域
１１を第１導電層で覆い、後の工程においてこの導電層
から第１電極を形成する。多くの応用例では形成すべき
第１電極は比較的低い電気抵抗値を有するのが望まし
く、また必要でもある。多くの場合、これは電極に金属
を含む材料を使用することによってのみ実現可能であ
る。しかし、半導体技術に慣用されている多くの金属、
金属化合物及び金属を含む混合物は高温度、特に半導体
技術において半導体領域を形成するために慣用されてい
る温度において安定に存在し得ない欠点を有する。その
結果、このような材料はかなり遅い段階まで多くの半導
体プロセスにおいて使用することができない。しかし、
本発明によれば、このような材料を比較的早い段階で使
用することができる。特に本例では第１導電層、従って
この導電層から形成する第１電極のために金属を含む材
料を使用することがすでに可能になる。
１１を第１導電層で覆い、後の工程においてこの導電層
から第１電極を形成する。多くの応用例では形成すべき
第１電極は比較的低い電気抵抗値を有するのが望まし
く、また必要でもある。多くの場合、これは電極に金属
を含む材料を使用することによってのみ実現可能であ
る。しかし、半導体技術に慣用されている多くの金属、
金属化合物及び金属を含む混合物は高温度、特に半導体
技術において半導体領域を形成するために慣用されてい
る温度において安定に存在し得ない欠点を有する。その
結果、このような材料はかなり遅い段階まで多くの半導
体プロセスにおいて使用することができない。しかし、
本発明によれば、このような材料を比較的早い段階で使
用することができる。特に本例では第１導電層、従って
この導電層から形成する第１電極のために金属を含む材
料を使用することがすでに可能になる。
【００１６】本例では、第１導電層として、不純物ドー
プシリコンの基層及びその上に設けられた金属を含む複
数の層、即ちチタン−タングステン−窒素（ＴｉＮＷ）
の中間層及びアルミニウムの上層を具える多重層を用い
る。この多重層のシート抵抗を十分に低減するのは特に
上層である。
プシリコンの基層及びその上に設けられた金属を含む複
数の層、即ちチタン−タングステン−窒素（ＴｉＮＷ）
の中間層及びアルミニウムの上層を具える多重層を用い
る。この多重層のシート抵抗を十分に低減するのは特に
上層である。
【００１７】最初に、第１導電層の、不純物ドープシリ
コンの基層１２を設ける（図４）。この目的のために、
表面５上に約２００ｎｍのシリコンを気相成長（ＣＶ
Ｄ）により多結晶の形に堆積する。このように形成した
シリコン層１２にイオン注入によりｎ型不純物の砒素を
約１０21ｃｍ-3の所望のドーピング濃度にドープする。
実際には、層１２は気相成長中にドープすることもで
き、砒素の代りに燐のような異なるｎ型不純物を選択す
ることもできる。
コンの基層１２を設ける（図４）。この目的のために、
表面５上に約２００ｎｍのシリコンを気相成長（ＣＶ
Ｄ）により多結晶の形に堆積する。このように形成した
シリコン層１２にイオン注入によりｎ型不純物の砒素を
約１０21ｃｍ-3の所望のドーピング濃度にドープする。
実際には、層１２は気相成長中にドープすることもで
き、砒素の代りに燐のような異なるｎ型不純物を選択す
ることもできる。
【００１８】ＴｉＷＮ中間層及びアルミニウム上層を設
ける前に、全体を約１１００℃の温度で約７秒間加熱す
る。この加熱処理中に砒素がシリコン層１２から表面領
域１１内に拡散し、この表面領域１１内に実際上この領
域１１の全表面に亘って延在する薄いｎ型表面領域１６
が形成される。シリコンと異なり、ＴｉＷＮ及びアルミ
ニウムはこのような高温度に耐えられない。アルミニウ
ムはこのような高温度では完全に崩壊し、ＴｉＷＮは下
接シリコンと不所望なシリサイドを形成する。このた
め、本発明では第１導電層１５の残部（中間層及び上
層）は、表面領域１６が形成され、関連する加熱処理が
終了するまで設けず、この加熱処理の終了後にのみシリ
コン基層１２上に約１０ｎｍ厚のチタン−タングステン
中間層１３及び約７００ｎｍ厚のアルミニウム上層１４
を設ける（図５）。
ける前に、全体を約１１００℃の温度で約７秒間加熱す
る。この加熱処理中に砒素がシリコン層１２から表面領
域１１内に拡散し、この表面領域１１内に実際上この領
域１１の全表面に亘って延在する薄いｎ型表面領域１６
が形成される。シリコンと異なり、ＴｉＷＮ及びアルミ
ニウムはこのような高温度に耐えられない。アルミニウ
ムはこのような高温度では完全に崩壊し、ＴｉＷＮは下
接シリコンと不所望なシリサイドを形成する。このた
め、本発明では第１導電層１５の残部（中間層及び上
層）は、表面領域１６が形成され、関連する加熱処理が
終了するまで設けず、この加熱処理の終了後にのみシリ
コン基層１２上に約１０ｎｍ厚のチタン−タングステン
中間層１３及び約７００ｎｍ厚のアルミニウム上層１４
を設ける（図５）。
【００１９】アルミニウムの抵抗率は３×１０-6Ω・cm
であり、ドープシリコンの抵抗率（使用する不純物及び
その濃度に応じて１×１０-3Ω・cm以上) より著しく低
い。従って、アルミニウム上層14の使用は第１導電層15
の導電率を著しく増大する。これは、アルミニウムの代
わりに、例えば金、チタン−タングステン又はモリブデ
ン、チタン又はプラチナのシリサイドのような他の金属
含有材料を用いて達成することもできる。半導体技術に
慣用されているこれらの材料は全てドープシリコンより
著しく低い抵抗率（金の2.5 ×１０-6Ω・cmからプラチ
ナシリサイド及びモリブデンシリサイドの３０×１０-6
Ω・cmの範囲にある）を有するが、これらの材料は上述
した加熱処理の温度では、不活性でなくなり、完全に崩
壊もしくはシリコンと反応する。本発明によれば、先に
実行した約1100℃の加熱処理がこのような高温度での最
後の処理工程であるため、第１導電層にこれらの材料を
使用することができる。
であり、ドープシリコンの抵抗率（使用する不純物及び
その濃度に応じて１×１０-3Ω・cm以上) より著しく低
い。従って、アルミニウム上層14の使用は第１導電層15
の導電率を著しく増大する。これは、アルミニウムの代
わりに、例えば金、チタン−タングステン又はモリブデ
ン、チタン又はプラチナのシリサイドのような他の金属
含有材料を用いて達成することもできる。半導体技術に
慣用されているこれらの材料は全てドープシリコンより
著しく低い抵抗率（金の2.5 ×１０-6Ω・cmからプラチ
ナシリサイド及びモリブデンシリサイドの３０×１０-6
Ω・cmの範囲にある）を有するが、これらの材料は上述
した加熱処理の温度では、不活性でなくなり、完全に崩
壊もしくはシリコンと反応する。本発明によれば、先に
実行した約1100℃の加熱処理がこのような高温度での最
後の処理工程であるため、第１導電層にこれらの材料を
使用することができる。
【００２０】第１導電層１５（１２，１３，１４）を設
けた後に、全体を本例では酸化シリコンから成る絶縁層
１７で覆う。この目的のために、約２００ nm 厚の酸化
シリコンをSiH4及びN2O のプラズマ成長により導電層１
５（１２，１３，１４）上に約３００℃の温度で設け
る。この温度は十分低いのでアルミニウム上層１４及び
TiNW中間層１５は安定に維持される。次に、フォトレジ
ストマスクＭ２を既知のフォトリソグラフィ技術により
酸化層１７上に設け、このマスクにより第１導電層１５
（１２，１３，１４）から形成すべき第１電極を限界す
る。
けた後に、全体を本例では酸化シリコンから成る絶縁層
１７で覆う。この目的のために、約２００ nm 厚の酸化
シリコンをSiH4及びN2O のプラズマ成長により導電層１
５（１２，１３，１４）上に約３００℃の温度で設け
る。この温度は十分低いのでアルミニウム上層１４及び
TiNW中間層１５は安定に維持される。次に、フォトレジ
ストマスクＭ２を既知のフォトリソグラフィ技術により
酸化層１７上に設け、このマスクにより第１導電層１５
（１２，１３，１４）から形成すべき第１電極を限界す
る。
【００２１】このマスクを通して酸化シリコン層１７、
アルミニウム層１４、チタン−窒素−タングステン層１
３及びシリコン層１２を通常のエッチング剤によりこの
順序でパターンにエッチングする（図６）。第１導電層
１５（１２，１３，１４）からこうして形成された第１
電極は形成すべきトランジスタのエミッタ電極として作
用し、この電極は表面領域１１の区域において表面領域
１６と接触する複数個の指状電極部１８Ａ，−−−１８
Ｄを具える。これら指状電極部１８Ａ〜１８Ｄは全て同
一のマスクで限界され、相対的にアライメントさせる必
要はない。従って、それらの間隔を結像可能な最小寸法
まで小さくすることができる。アライメント公差はシリ
コン酸化物パターン９に対してのみ考慮する必要があ
る。しかし、実際にはこれはトランジスタに必要とされ
るチップ表面積の僅かな増大をまねくだけである。
アルミニウム層１４、チタン−窒素−タングステン層１
３及びシリコン層１２を通常のエッチング剤によりこの
順序でパターンにエッチングする（図６）。第１導電層
１５（１２，１３，１４）からこうして形成された第１
電極は形成すべきトランジスタのエミッタ電極として作
用し、この電極は表面領域１１の区域において表面領域
１６と接触する複数個の指状電極部１８Ａ，−−−１８
Ｄを具える。これら指状電極部１８Ａ〜１８Ｄは全て同
一のマスクで限界され、相対的にアライメントさせる必
要はない。従って、それらの間隔を結像可能な最小寸法
まで小さくすることができる。アライメント公差はシリ
コン酸化物パターン９に対してのみ考慮する必要があ
る。しかし、実際にはこれはトランジスタに必要とされ
るチップ表面積の僅かな増大をまねくだけである。
【００２２】次に、エミッタ電極１８Ａ〜１８Ｄをマス
クとして用いて、表面領域１６をその厚さ全体に亘って
エッチング除去する。こうして、指状電極部１８Ａ〜１
８Ｄとそれぞれ接触した多結晶シリコンの複数個の平行
ｎ型半導体領域１９Ａ〜１９Ｄを表面領域１６から形成
し、これら領域１９Ａ〜１９Ｄが相俟ってトランジスタ
のエミッタを形成する。得られた構造を図７に示す。エ
ミッタ１９Ａ〜１９Ｄはエミッタ電極１８Ａ〜１８Ｄを
マスクとしてパターンにエッチングされるため、エミッ
タはエミッタ電極に自動的にアライメントし、この電極
の外部に全く又は殆どはみ出さない。従って、エミッタ
１９Ａ〜１９Ｄに対するエミッタ電極１８Ａ〜１８Ｄの
位置決めのためにスペースがむだになることはない。
クとして用いて、表面領域１６をその厚さ全体に亘って
エッチング除去する。こうして、指状電極部１８Ａ〜１
８Ｄとそれぞれ接触した多結晶シリコンの複数個の平行
ｎ型半導体領域１９Ａ〜１９Ｄを表面領域１６から形成
し、これら領域１９Ａ〜１９Ｄが相俟ってトランジスタ
のエミッタを形成する。得られた構造を図７に示す。エ
ミッタ１９Ａ〜１９Ｄはエミッタ電極１８Ａ〜１８Ｄを
マスクとしてパターンにエッチングされるため、エミッ
タはエミッタ電極に自動的にアライメントし、この電極
の外部に全く又は殆どはみ出さない。従って、エミッタ
１９Ａ〜１９Ｄに対するエミッタ電極１８Ａ〜１８Ｄの
位置決めのためにスペースがむだになることはない。
【００２３】次に全体を５０nm厚の酸化シリコン層２０
で覆う（図８）。この目的のために、酸化シリコンをSi
H4及びN2O のプラズマから約３００℃の比較的低い温度
で堆積する。この温度は十分低いので先に形成されたエ
ミッタ電極１８Ａ〜１８Ｄを損傷しない。次に硼素イオ
ンの注入を約１×１０15cm-2のドーズ及び約４０KeVの
エネルギーで実施する。酸化シリコン層２０はさもなけ
れば露出したままとなる指状エミッタ１９Ａ〜１９Ｄの
側壁をこの注入から保護する。
で覆う（図８）。この目的のために、酸化シリコンをSi
H4及びN2O のプラズマから約３００℃の比較的低い温度
で堆積する。この温度は十分低いので先に形成されたエ
ミッタ電極１８Ａ〜１８Ｄを損傷しない。次に硼素イオ
ンの注入を約１×１０15cm-2のドーズ及び約４０KeVの
エネルギーで実施する。酸化シリコン層２０はさもなけ
れば露出したままとなる指状エミッタ１９Ａ〜１９Ｄの
側壁をこの注入から保護する。
【００２４】ベース接続領域２３のためのこの不純物注
入後に、全体を約５００nmの比較的厚い酸化シリコン層
２４で覆う（図９）。ここでも約３００℃の比較的低温
度のプラズマ堆積を用いてエミッタ電極１８Ａ〜１８Ｄ
への影響をできるだけ僅かにする。次に酸化シリコン層
２４を既知の異方性エッチングによりエッチバックして
エミッタ電極１８Ａ〜１８Ｄの縁に沿って位置する部分
２５のみを残存させる（図１０）。こうしてエミッタ電
極１８Ａ〜１８Ｄに絶縁エッジ部分２５を設ける。エミ
ッタ電極１８Ａ〜１８Ｄの上面上の最初に設けられた酸
化シリコン層１７は厚いため、エミッタ電極の上面も依
然として最初に設けた酸化シリコン層７の一部分で覆わ
れているので、今やエミッタ電極は絶縁材料により完全
に覆われている。
入後に、全体を約５００nmの比較的厚い酸化シリコン層
２４で覆う（図９）。ここでも約３００℃の比較的低温
度のプラズマ堆積を用いてエミッタ電極１８Ａ〜１８Ｄ
への影響をできるだけ僅かにする。次に酸化シリコン層
２４を既知の異方性エッチングによりエッチバックして
エミッタ電極１８Ａ〜１８Ｄの縁に沿って位置する部分
２５のみを残存させる（図１０）。こうしてエミッタ電
極１８Ａ〜１８Ｄに絶縁エッジ部分２５を設ける。エミ
ッタ電極１８Ａ〜１８Ｄの上面上の最初に設けられた酸
化シリコン層１７は厚いため、エミッタ電極の上面も依
然として最初に設けた酸化シリコン層７の一部分で覆わ
れているので、今やエミッタ電極は絶縁材料により完全
に覆われている。
【００２５】次に、ベース接続領域２３の形成と同様の
方法でベース接点領域２７を表面領域１１内に形成する
が、ここでは前より高い約２×１０16ｃｍ-2のドーズの
硼素注入を用いる。この場合にもエミッタ電極の指状部
１８Ａ〜１８Ｄがこの注入をマスクする。更に、エッジ
部分２５もマスクとして作用するため、注入不純物はベ
ース接続領域２３の中央部に侵入する。
方法でベース接点領域２７を表面領域１１内に形成する
が、ここでは前より高い約２×１０16ｃｍ-2のドーズの
硼素注入を用いる。この場合にもエミッタ電極の指状部
１８Ａ〜１８Ｄがこの注入をマスクする。更に、エッジ
部分２５もマスクとして作用するため、注入不純物はベ
ース接続領域２３の中央部に侵入する。
【００２６】これから設ける電極への満足なオーム接続
を得るためには、接点領域２７の表面のドーピング濃度
を十分に高くする必要がある。他方、接点領域は深くし
すぎてはならず、特にベース領域１１とコレクタ領域３
との間のｐｎ接合２２まで延在させてはならない。その
理由は、この場合には最終トランジスタのベース−コレ
クタ容量が不所望に増大するためである。これらの両用
件を満足させるために、ベース接点領域２７をドープす
る前に、全体を本例では約５０ｎｍ厚の酸化シリコン層
から成るセミマスク層２６で覆う。ベース接点領域２７
の不純物はセミマスク層２６を通して注入し、この層内
で減速させて表面領域１１内へ約１０００Åの比較的小
さな深さより深く侵入しないようにする。
を得るためには、接点領域２７の表面のドーピング濃度
を十分に高くする必要がある。他方、接点領域は深くし
すぎてはならず、特にベース領域１１とコレクタ領域３
との間のｐｎ接合２２まで延在させてはならない。その
理由は、この場合には最終トランジスタのベース−コレ
クタ容量が不所望に増大するためである。これらの両用
件を満足させるために、ベース接点領域２７をドープす
る前に、全体を本例では約５０ｎｍ厚の酸化シリコン層
から成るセミマスク層２６で覆う。ベース接点領域２７
の不純物はセミマスク層２６を通して注入し、この層内
で減速させて表面領域１１内へ約１０００Åの比較的小
さな深さより深く侵入しないようにする。
【００２７】注入イオンを活性化するために、比較的短
かい加熱処理を十分低い温度で実行して既に形成されて
いるエミッタ電極を損傷しないようにする。また、この
とき注入不純物が僅かに拡散するだけとして特にベース
領域１１とコレクタ領域３との間のｐｎ接合２２に到達
しないようにする。こうして、表面領域１１の隣接部分
より高濃度にドープされ、表面に最大ドーピング濃度を
有する比較的浅いベース接点領域２７を実現する。最終
トランジスタにおいてベース接点領域２７とベース接点
領域２３とが相俟ってベース領域１１の中間活性部分へ
の十分低いオーム接続を与える。
かい加熱処理を十分低い温度で実行して既に形成されて
いるエミッタ電極を損傷しないようにする。また、この
とき注入不純物が僅かに拡散するだけとして特にベース
領域１１とコレクタ領域３との間のｐｎ接合２２に到達
しないようにする。こうして、表面領域１１の隣接部分
より高濃度にドープされ、表面に最大ドーピング濃度を
有する比較的浅いベース接点領域２７を実現する。最終
トランジスタにおいてベース接点領域２７とベース接点
領域２３とが相俟ってベース領域１１の中間活性部分へ
の十分低いオーム接続を与える。
【００２８】セミマスク層２６を除去し、表面５を完全
に清浄化した後に、第２導電層２８を設ける（図１
２）。本例ではこの第２導電層は約１μm 厚のアルミニ
ウム層とする。エッチングマスクＭ３をこの第２導電層
２８上に設け、この第２導電層から本例ではベース電極
として作用する第２電極３０をエッチングする（図１
３）。この第２電極３０は本例では第１電極１８Ａ〜１
８Ｄの上方に設ける。電極１８Ａ〜１８Ｄと電極３０と
の間の短絡は第１電極上の絶縁酸化層１７及びこの電極
の側面上の絶縁エッジ部分２５により阻止され、第２電
極３０を第１電極１８Ａ〜１８Ｄに対しアライメントさ
せる必要はない。従って、エッチングマスクＭ３の形成
はあまり臨界的でなくてよい。
に清浄化した後に、第２導電層２８を設ける（図１
２）。本例ではこの第２導電層は約１μm 厚のアルミニ
ウム層とする。エッチングマスクＭ３をこの第２導電層
２８上に設け、この第２導電層から本例ではベース電極
として作用する第２電極３０をエッチングする（図１
３）。この第２電極３０は本例では第１電極１８Ａ〜１
８Ｄの上方に設ける。電極１８Ａ〜１８Ｄと電極３０と
の間の短絡は第１電極上の絶縁酸化層１７及びこの電極
の側面上の絶縁エッジ部分２５により阻止され、第２電
極３０を第１電極１８Ａ〜１８Ｄに対しアライメントさ
せる必要はない。従って、エッチングマスクＭ３の形成
はあまり臨界的でなくてよい。
【００２９】ベース電極３０は表面領域１１の外部にボ
ンディングパッド３１を具え、このパッド上に外部接続
を設けることができる。第２導電層２８は、エミッタ電
極１８のボンディングパッド３２がある所からエッチ除
去し、その上には絶縁酸化シリコン層のみを存在させ
る。他方、ベース電極３０を表面領域１１にて接続する
のが好ましい場合には、このようなベースボンディング
パッド３１は省略することができる。
ンディングパッド３１を具え、このパッド上に外部接続
を設けることができる。第２導電層２８は、エミッタ電
極１８のボンディングパッド３２がある所からエッチ除
去し、その上には絶縁酸化シリコン層のみを存在させ
る。他方、ベース電極３０を表面領域１１にて接続する
のが好ましい場合には、このようなベースボンディング
パッド３１は省略することができる。
【００３０】次に、全体を燐ガラスの比較的厚い不活性
化層３３及び窒化シリコンの比較的薄い層３４の形態の
スクラッチ保護層３４で覆い、次いでこれら層に、あま
り臨界的でないマスクを用いてボンディングパッド３
１，３２の区域に接点窓３５をエッチングする（図１
４）。エミッタ電極１８に対する接点窓は不活性化層３
３及びスクラッチ保護層３４を貫通すると共に絶縁酸化
シリコン層１７を貫通する。次に得られた装置を最終的
にマウントし、必要に応じカプセル封止する。
化層３３及び窒化シリコンの比較的薄い層３４の形態の
スクラッチ保護層３４で覆い、次いでこれら層に、あま
り臨界的でないマスクを用いてボンディングパッド３
１，３２の区域に接点窓３５をエッチングする（図１
４）。エミッタ電極１８に対する接点窓は不活性化層３
３及びスクラッチ保護層３４を貫通すると共に絶縁酸化
シリコン層１７を貫通する。次に得られた装置を最終的
にマウントし、必要に応じカプセル封止する。
【００３１】図１５は図１４の構造の平面図を示す。Ａ
−Ａ線は図１〜１３の断面の位置を示す。図１４はＢ−
Ｂ線上の断面を示す。
−Ａ線は図１〜１３の断面の位置を示す。図１４はＢ−
Ｂ線上の断面を示す。
【００３２】図１４のトランジスタのベース１１は半導
体本体内にドーピング処理により形成した。しかし、あ
る場合にはベースを半導体本体に別個に成長させるのが
望ましい。この場合には、必要なら異なる半導体材料を
用いることができ、極めて鋭いｐｎ接合をベースとコレ
クタ及びベースとエミッタとの間に実現することができ
る。こうしてトランジスタの速度及び電流利得を改善す
ることができる。上述した本発明方法の実施例の変形例
ではこのようなベースを具えた図１４のトランジスタを
構成することができる。
体本体内にドーピング処理により形成した。しかし、あ
る場合にはベースを半導体本体に別個に成長させるのが
望ましい。この場合には、必要なら異なる半導体材料を
用いることができ、極めて鋭いｐｎ接合をベースとコレ
クタ及びベースとエミッタとの間に実現することができ
る。こうしてトランジスタの速度及び電流利得を改善す
ることができる。上述した本発明方法の実施例の変形例
ではこのようなベースを具えた図１４のトランジスタを
構成することができる。
【００３３】この目的のために、図３の構造から出発し
て、半導体層３６を表面５上に分子ビームエピタキシ
（ＭＢＥ）により又は例えば気相成長（ＣＶＤ）のよう
な他の成長技術により堆積する（図１４に対応する断面
を示す図１６参照）。本例ではこの半導体層３６は約５
０〜１００ｎｍ厚のＳｉＧｅ層である。その形成中に、
この層３６を硼素でＰ型にドープする。この半導体層３
６はエピタキシャル層３と接触し、単結晶構造を有す
る。しかし、これは埋込み酸化物パターン９の上に位置
する部分については言えず、ここでは層３６はアモルフ
ァス成長する。
て、半導体層３６を表面５上に分子ビームエピタキシ
（ＭＢＥ）により又は例えば気相成長（ＣＶＤ）のよう
な他の成長技術により堆積する（図１４に対応する断面
を示す図１６参照）。本例ではこの半導体層３６は約５
０〜１００ｎｍ厚のＳｉＧｅ層である。その形成中に、
この層３６を硼素でＰ型にドープする。この半導体層３
６はエピタキシャル層３と接触し、単結晶構造を有す
る。しかし、これは埋込み酸化物パターン９の上に位置
する部分については言えず、ここでは層３６はアモルフ
ァス成長する。
【００３４】次に半導体層３６にあまり臨界的でないマ
スクＭ１を設ける。このマスクＭ１を通して、トランジ
スタのベースを形成する表面領域１１を半導体層３６か
らエッチングする（図１７）。この表面領域は部分的に
酸化物パターン９上に位置する。この部分は最終トラン
ジスタのベースに何も寄与せず、その上にエミッタ領域
が設けられると寄生ダイオードを形成する。このダイオ
ードはエミッタ−ベース容量の増大を生ずるためにベー
ス電流の増大及び従ってトランジスタの利得の減少を生
ずる。また、表面領域１１のこの部分のアモルファス構
造は極めて不利な電気特性を生ずるので、このような寄
生エミッタ−ベースダイオードもトランジスタ特性に強
い悪影響を与える。
スクＭ１を設ける。このマスクＭ１を通して、トランジ
スタのベースを形成する表面領域１１を半導体層３６か
らエッチングする（図１７）。この表面領域は部分的に
酸化物パターン９上に位置する。この部分は最終トラン
ジスタのベースに何も寄与せず、その上にエミッタ領域
が設けられると寄生ダイオードを形成する。このダイオ
ードはエミッタ−ベース容量の増大を生ずるためにベー
ス電流の増大及び従ってトランジスタの利得の減少を生
ずる。また、表面領域１１のこの部分のアモルファス構
造は極めて不利な電気特性を生ずるので、このような寄
生エミッタ−ベースダイオードもトランジスタ特性に強
い悪影響を与える。
【００３５】これを避けるために、全体を絶縁中間層３
７で覆い、次いでエッチングマスクＭ２を設ける。酸化
物パターン９上に位置する表面領域１１のアモルファス
部分を覆う部分を中間層３７からエッチングする（図１
８）。本例では約１００ｎｍ厚の酸化シリコン層をこの
中間層３７に使用する。必要なら、その代わり異なる絶
縁体、例えば窒化シリコンを用いることもできる。
７で覆い、次いでエッチングマスクＭ２を設ける。酸化
物パターン９上に位置する表面領域１１のアモルファス
部分を覆う部分を中間層３７からエッチングする（図１
８）。本例では約１００ｎｍ厚の酸化シリコン層をこの
中間層３７に使用する。必要なら、その代わり異なる絶
縁体、例えば窒化シリコンを用いることもできる。
【００３６】次に、図４〜図１４の工程を順に実施して
最終的に図１９の構造を得る。多結晶シリコンの基層１
２を有する第１電極１８はエピタキシャルベース１１上
に位置するがベース１１のアモルファス部分から絶縁中
間層３７により分離されている。半導体領域１９は第１
電極１８とベース１１が互に接触する区域のみで第１電
極１８の基層１２からベース１１内へ拡散されている。
この半導体領域１９がトランジスタのエミッタを形成す
る。従ってベース−エミッタ接合２１はベース１１の単
結晶部分内に完全に位置するために、上述したアモルフ
ァスエミッタ−ベースダイオードは形成されない。
最終的に図１９の構造を得る。多結晶シリコンの基層１
２を有する第１電極１８はエピタキシャルベース１１上
に位置するがベース１１のアモルファス部分から絶縁中
間層３７により分離されている。半導体領域１９は第１
電極１８とベース１１が互に接触する区域のみで第１電
極１８の基層１２からベース１１内へ拡散されている。
この半導体領域１９がトランジスタのエミッタを形成す
る。従ってベース−エミッタ接合２１はベース１１の単
結晶部分内に完全に位置するために、上述したアモルフ
ァスエミッタ−ベースダイオードは形成されない。
【００３７】本発明方法の第３の実施例はゲート電極に
より導通を制御し得るチャネル領域で分離されたソース
及びドレイン領域を有する個別の縦形接合電界効果トラ
ンジスタの製造に用いる。ゲート電極はチャネル領域の
導通を制御し得るショットキ層を具えている。このよう
なトランジスタは、浸透ベーストランジスタ（ＰＢＴ）
とも称されている。
より導通を制御し得るチャネル領域で分離されたソース
及びドレイン領域を有する個別の縦形接合電界効果トラ
ンジスタの製造に用いる。ゲート電極はチャネル領域の
導通を制御し得るショットキ層を具えている。このよう
なトランジスタは、浸透ベーストランジスタ（ＰＢＴ）
とも称されている。
【００３８】図２の構造から出発し、酸化マスクを除去
した後に、比較的高ドープのｎ+ 型表面領域１６を砒素
注入により、埋設酸化シリコン層９により囲まれたｎ型
エピタキシャル層３の表面領域１１内に形成する（図２
０）。砒素注入ドーズは約１×１０16cm-2とし、注入エ
ネルギーは約４０ＫｅＶとする。また必要なら、例えば
リン又はアンチモンのような異なるｎ型不純物を用いる
ことができると共に異なるドーピング方法を用いること
ができる。次に注入した不純物を活性化するために加熱
処理を約１０００℃の温度で約３０分間実行する。
した後に、比較的高ドープのｎ+ 型表面領域１６を砒素
注入により、埋設酸化シリコン層９により囲まれたｎ型
エピタキシャル層３の表面領域１１内に形成する（図２
０）。砒素注入ドーズは約１×１０16cm-2とし、注入エ
ネルギーは約４０ＫｅＶとする。また必要なら、例えば
リン又はアンチモンのような異なるｎ型不純物を用いる
ことができると共に異なるドーピング方法を用いること
ができる。次に注入した不純物を活性化するために加熱
処理を約１０００℃の温度で約３０分間実行する。
【００３９】次に全体を約７００ｎｍの厚さを有するア
ルミニウムの第１導電層１５で覆い、次いでエッチング
マスクＭ１を既知のフォトリソグラフィ技術により設け
る（図２１）。このマスクを用いて第１導電層１５か
ら、表面領域１６の区域内に複数個の指状部１８Ａ〜１
８Ｃを具え最終トランジスタのソース電極として作用す
る第１電極をエッチングする（図２２）。
ルミニウムの第１導電層１５で覆い、次いでエッチング
マスクＭ１を既知のフォトリソグラフィ技術により設け
る（図２１）。このマスクを用いて第１導電層１５か
ら、表面領域１６の区域内に複数個の指状部１８Ａ〜１
８Ｃを具え最終トランジスタのソース電極として作用す
る第１電極をエッチングする（図２２）。
【００４０】第１電極１８Ａ〜１８Ｃをマスクとして用
い、表面領域１６の露出部分をその厚さ全体に亘ってエ
ッチング除去する（図２３）。こうして表面領域１６か
ら、ソース電極の指状部１８Ａ〜１８Ｃの各々と接触す
る複数の半導体領域１９Ａ〜１９Ｃを形成する。これら
半導体領域１９Ａ〜１９Ｃは相まってトランジスタのソ
ース領域を形成する。ソース領域１９Ａ〜１９Ｃの比較
的高いドーピングレベルのために、ソース電極１８Ａ〜
１８Ｃとソース領域１９Ａ〜１９Ｃとの間に良導電性の
オーム接続が得られる。
い、表面領域１６の露出部分をその厚さ全体に亘ってエ
ッチング除去する（図２３）。こうして表面領域１６か
ら、ソース電極の指状部１８Ａ〜１８Ｃの各々と接触す
る複数の半導体領域１９Ａ〜１９Ｃを形成する。これら
半導体領域１９Ａ〜１９Ｃは相まってトランジスタのソ
ース領域を形成する。ソース領域１９Ａ〜１９Ｃの比較
的高いドーピングレベルのために、ソース電極１８Ａ〜
１８Ｃとソース領域１９Ａ〜１９Ｃとの間に良導電性の
オーム接続が得られる。
【００４１】次に、全体を酸化シリコンの約１００ｎｍ
厚の保護層で覆い、次いでこの層を異方性エッチングに
よりエッチバックしてソース電極の指状部の側面を覆う
エッジ部分２９のみを残存させる（図２４）。次に、全
体を約２５ｎｍ厚のプラチナ層３８で覆い、斯る後に約
４５０℃でシリサイド化処理を実行する。この温度は十
分低いので既に存在する電極１８Ａ〜１８Ｃを損傷しな
い。プラチナ層３８はシリコンと接触する場所でシリコ
ンと反応してプラチナシリサイドになる。他の場所では
プラチナ層３８はそのままであり、このプラチナ部分を
プラチナシリサイドに対し選択的に除去する（図２
５）。この除去は特にソース電極の指状部１８Ａ〜１８
Ｃの側面に該当し、この側面上に存在する絶縁エッジ部
分２９がシリサイド化処理中ソース電極を保護する。
厚の保護層で覆い、次いでこの層を異方性エッチングに
よりエッチバックしてソース電極の指状部の側面を覆う
エッジ部分２９のみを残存させる（図２４）。次に、全
体を約２５ｎｍ厚のプラチナ層３８で覆い、斯る後に約
４５０℃でシリサイド化処理を実行する。この温度は十
分低いので既に存在する電極１８Ａ〜１８Ｃを損傷しな
い。プラチナ層３８はシリコンと接触する場所でシリコ
ンと反応してプラチナシリサイドになる。他の場所では
プラチナ層３８はそのままであり、このプラチナ部分を
プラチナシリサイドに対し選択的に除去する（図２
５）。この除去は特にソース電極の指状部１８Ａ〜１８
Ｃの側面に該当し、この側面上に存在する絶縁エッジ部
分２９がシリサイド化処理中ソース電極を保護する。
【００４２】こうして形成されたプラチナシリサイドの
上層３９は下接表面領域１１とショットキ接合を構成
し、最終トランジスタのゲート電極として作用する。エ
ッジ部分２９は十分薄いのでゲート電極のゲート動作を
防げない。
上層３９は下接表面領域１１とショットキ接合を構成
し、最終トランジスタのゲート電極として作用する。エ
ッジ部分２９は十分薄いのでゲート電極のゲート動作を
防げない。
【００４３】次に、ソース電極１８の指状部１８Ａ〜１
８Ｃの側面に酸化シリコンの厚いエッジ部分を設けて適
切な横方向の電気絶縁を保証する。この目的のために、
全体をプラズマ堆積により約１０００ｎｍの比較的厚い
酸化シリコンの層で覆い、斯る後にこの層を所望のエッ
ジ部分２５のみが残存するまで異方性エッチングする
（図２６）。
８Ｃの側面に酸化シリコンの厚いエッジ部分を設けて適
切な横方向の電気絶縁を保証する。この目的のために、
全体をプラズマ堆積により約１０００ｎｍの比較的厚い
酸化シリコンの層で覆い、斯る後にこの層を所望のエッ
ジ部分２５のみが残存するまで異方性エッチングする
（図２６）。
【００４４】次に、約１０００ｎｍ厚の酸化シリコン層
１７をプラズマから再度堆積してソース電極１８Ａ〜１
８Ｃの上面側も電気的に絶縁する（図２７）。酸化シリ
コン層１７は指状部１８Ａ〜１８Ｃ上よりもこれら指状
部の間で著しくゆっくり成長する。これはこれら指状部
１８Ａ〜１８Ｃ間の間隙がかなり小さいためであり、本
例では約１μｍであって、使用するリソグラフィ技術で
結像し得る最小寸法に相当する。このような成長速度の
差は実際上約２μｍ以下の間隙を有する指状部の場合に
起ることが確かめられた。この結果、酸化層１７は指状
部１８Ａ〜１８Ｃの間の部分よりこれら指状部上の部分
の方が著しく厚くなる。指状部１８Ａ〜１８Ｃ上の部分
とこれら指状部の間の部分の厚さの比は約２：１であ
る。次に指状部１８Ａ〜１８Ｃ間に位置する酸化層１７
の薄い部分をエッチング処理、好ましくは異方性エッチ
ング処理により除去し、図２８の構造を得る。こうして
ソース電極の指状部１８Ａ〜１８Ｃを絶縁材料で包囲す
る。
１７をプラズマから再度堆積してソース電極１８Ａ〜１
８Ｃの上面側も電気的に絶縁する（図２７）。酸化シリ
コン層１７は指状部１８Ａ〜１８Ｃ上よりもこれら指状
部の間で著しくゆっくり成長する。これはこれら指状部
１８Ａ〜１８Ｃ間の間隙がかなり小さいためであり、本
例では約１μｍであって、使用するリソグラフィ技術で
結像し得る最小寸法に相当する。このような成長速度の
差は実際上約２μｍ以下の間隙を有する指状部の場合に
起ることが確かめられた。この結果、酸化層１７は指状
部１８Ａ〜１８Ｃの間の部分よりこれら指状部上の部分
の方が著しく厚くなる。指状部１８Ａ〜１８Ｃ上の部分
とこれら指状部の間の部分の厚さの比は約２：１であ
る。次に指状部１８Ａ〜１８Ｃ間に位置する酸化層１７
の薄い部分をエッチング処理、好ましくは異方性エッチ
ング処理により除去し、図２８の構造を得る。こうして
ソース電極の指状部１８Ａ〜１８Ｃを絶縁材料で包囲す
る。
【００４５】ところで、エッジ部分２５を形成する酸化
シリコン層も上述の如き厚さの変化を示す。原理的に
は、この層を短時間エッチバックすることにより第１電
極１８Ａ〜１８Ｃの側面上のエッジ部分２５と上面被覆
部分１７の両方を一工程で実現することができる。しか
し、エッジ部分２５と上面被覆部分１７は別々の工程で
形成するのが好ましく、これはこの方が臨界的でなく、
上面被覆部分及び特にエッジ部分を完全なものとするの
に有利であることが確かめられたためである。これによ
り、第１電極の電気的絶縁が良好に保証される。
シリコン層も上述の如き厚さの変化を示す。原理的に
は、この層を短時間エッチバックすることにより第１電
極１８Ａ〜１８Ｃの側面上のエッジ部分２５と上面被覆
部分１７の両方を一工程で実現することができる。しか
し、エッジ部分２５と上面被覆部分１７は別々の工程で
形成するのが好ましく、これはこの方が臨界的でなく、
上面被覆部分及び特にエッジ部分を完全なものとするの
に有利であることが確かめられたためである。これによ
り、第１電極の電気的絶縁が良好に保証される。
【００４６】ゲート電極３９の電気接続のための第２電
極を設ける。この目的のために、表面を第２導電層２
８、本例では１μｍ厚のアルミニウム層で覆う（図２
９）。エッチングマスクＭ２を第２導電層２８上に既知
のリソグラフィ技術により設け、このマスクにより第２
電極３０を第２導電層２８からエッチングする（図３
０）。
極を設ける。この目的のために、表面を第２導電層２
８、本例では１μｍ厚のアルミニウム層で覆う（図２
９）。エッチングマスクＭ２を第２導電層２８上に既知
のリソグラフィ技術により設け、このマスクにより第２
電極３０を第２導電層２８からエッチングする（図３
０）。
【００４７】最後に、全体を比較的厚い不活性化燐ガラ
ス層３３（硼素が添加されたものでも添加されてないも
のでもよい）及び窒化シリコンのスクラッチ保護層３４
で覆い、これら層に、最終トランジスタのソース及びゲ
ート電極を形成する第１及び第２電極のボンディングパ
ッドの位置（図面外）に接点窓を設ける。基板２及びエ
ピタキシャル層３は相まってトランジスタのドレイン領
域を形成し、このドレイン領域はこのトランジスタが最
終的にマウントされ封されるリードフレームに直接接触
させることができる。
ス層３３（硼素が添加されたものでも添加されてないも
のでもよい）及び窒化シリコンのスクラッチ保護層３４
で覆い、これら層に、最終トランジスタのソース及びゲ
ート電極を形成する第１及び第２電極のボンディングパ
ッドの位置（図面外）に接点窓を設ける。基板２及びエ
ピタキシャル層３は相まってトランジスタのドレイン領
域を形成し、このドレイン領域はこのトランジスタが最
終的にマウントされ封されるリードフレームに直接接触
させることができる。
【００４８】上述した実施例では、本発明を個別半導体
装置の製造に使用した。しかし、本発明方法は集積回路
の製造にも好適である。これを図３１〜３９を用いて以
下に実施例につき説明する。ここでは半導体装置はバイ
ポーラトランジスタとＭＯＳトランジスタの両方を具え
た集積回路を具えている。これら図には左側に縦形ＮＰ
Ｎトランジスタを、右側にＰＭＯＳトランジスタを、製
造工程順に示してある。
装置の製造に使用した。しかし、本発明方法は集積回路
の製造にも好適である。これを図３１〜３９を用いて以
下に実施例につき説明する。ここでは半導体装置はバイ
ポーラトランジスタとＭＯＳトランジスタの両方を具え
た集積回路を具えている。これら図には左側に縦形ＮＰ
Ｎトランジスタを、右側にＰＭＯＳトランジスタを、製
造工程順に示してある。
【００４９】製造はｎ形シリコン層がエピタキシャル成
長されたＰ型基板を有する半導体本体を用いて始める。
シリコン層の成長前に、基板はその表面に局部的に不純
物をドープして比較的高ドープのｎ型表面領域を形成す
る。この場合にはエピタキシャル成長後に図３１の構造
が得られ、複数個の高ドープのｎ+ 型埋込層４がＰ型基
板２とｎ型エピタキシャル層３との界面に位置する。半
導体本体３上の比較的薄い酸化シリコン層６上に設けた
窒化シリコンの上層から成る酸化マスク８をエピタキシ
ャル層３の表面５上に既知の方法で設ける。チャネルス
トッパ領域（図示せず）をエピタキシャル層３のマスク
されてない部分に設ける。
長されたＰ型基板を有する半導体本体を用いて始める。
シリコン層の成長前に、基板はその表面に局部的に不純
物をドープして比較的高ドープのｎ型表面領域を形成す
る。この場合にはエピタキシャル成長後に図３１の構造
が得られ、複数個の高ドープのｎ+ 型埋込層４がＰ型基
板２とｎ型エピタキシャル層３との界面に位置する。半
導体本体３上の比較的薄い酸化シリコン層６上に設けた
窒化シリコンの上層から成る酸化マスク８をエピタキシ
ャル層３の表面５上に既知の方法で設ける。チャネルス
トッパ領域（図示せず）をエピタキシャル層３のマスク
されてない部分に設ける。
【００５０】次に全体を酸化媒質に長期間さらし、この
間酸化マスク８がエピタキシャル層３の下接部分を酸化
から保護する。このエピタキシャル層３の局部酸化（Ｌ
ＯＣＯＳ）により層３の全厚を貫通して延在する部分的
に埋設された酸化物パターン９を形成する（図３２）。
最終装置においてこの酸化物パターン９は種々のＩＣ素
子間の分離を与える。
間酸化マスク８がエピタキシャル層３の下接部分を酸化
から保護する。このエピタキシャル層３の局部酸化（Ｌ
ＯＣＯＳ）により層３の全厚を貫通して延在する部分的
に埋設された酸化物パターン９を形成する（図３２）。
最終装置においてこの酸化物パターン９は種々のＩＣ素
子間の分離を与える。
【００５１】次に、あまり臨界的でない注入マスクＭ１
を設け、砒素注入によりコレクタ接点領域４３を酸化物
パターン９内に形成する。このために約１×１０16cm-2
の比較的高いドーズを用いる。
を設け、砒素注入によりコレクタ接点領域４３を酸化物
パターン９内に形成する。このために約１×１０16cm-2
の比較的高いドーズを用いる。
【００５２】半導体本体１の表面５を完全に清浄化した
後に、露出シリコンを比較的短時間酸化して約２０ｎｍ
厚の酸化シリコン層４４を形成する（図３３）。この酸
化シリコン層４４は最終装置内のＭＯＳトランジスタの
ためのゲート絶縁層を形成する。
後に、露出シリコンを比較的短時間酸化して約２０ｎｍ
厚の酸化シリコン層４４を形成する（図３３）。この酸
化シリコン層４４は最終装置内のＭＯＳトランジスタの
ためのゲート絶縁層を形成する。
【００５３】フォトレジストマスクＭ２を酸化シリコン
層４４に既知のフォトリソグラフィ技術により設け、こ
のマスクを用いて半導体本体２，３の露出表面領域１１
内にＰ型不純物をドープしてバイポーラトランジスタの
ベースを形成する。この目的のために、本例では硼素イ
オンの注入を約２×１０13cm-2のドーズ及び約１８Ｋｅ
Ｖの注入エネルギーで実施する。
層４４に既知のフォトリソグラフィ技術により設け、こ
のマスクを用いて半導体本体２，３の露出表面領域１１
内にＰ型不純物をドープしてバイポーラトランジスタの
ベースを形成する。この目的のために、本例では硼素イ
オンの注入を約２×１０13cm-2のドーズ及び約１８Ｋｅ
Ｖの注入エネルギーで実施する。
【００５４】注入後、同じマスクＭ２を用いて表面領域
１１の区域から酸化シリコン層４４をエッチ除去し、そ
の後にマスクＭ２も除去する。表面５を完全に清浄化し
た後に表面５を多結晶シリコン又はアモルファスシリコ
ンの第１導電層１５で覆う（図３４）。シリコン層１５
は約１×１０16cm-2のドーズの燐がドープされた比較的
高ドープのｎ+ 型層であり、拡散源として作用して約１
０００℃の拡散工程により表面領域１１内にｎ型表面領
域１６を形成する。
１１の区域から酸化シリコン層４４をエッチ除去し、そ
の後にマスクＭ２も除去する。表面５を完全に清浄化し
た後に表面５を多結晶シリコン又はアモルファスシリコ
ンの第１導電層１５で覆う（図３４）。シリコン層１５
は約１×１０16cm-2のドーズの燐がドープされた比較的
高ドープのｎ+ 型層であり、拡散源として作用して約１
０００℃の拡散工程により表面領域１１内にｎ型表面領
域１６を形成する。
【００５５】表面領域１６の形成及びそのための加熱処
理が終了してはじめて、シリコン層１５を約１００ｎｍ
厚のチタンシリサイド層４５及び約２００ｎｍ厚の酸化
シリコンの絶縁層１７で順に覆う（図３５）。シリサイ
ド層４５を形成するために、全体を最初にチタン層で覆
い、その後全体を約４５０℃に加熱し、できれば次いで
７５０℃に加熱する。この温度ではチタン層が第１導電
層１５のシリコンと反応し、その厚さ全体に亘ってチタ
ンシリサイドに変化する。こうして第１導電層１５にド
ープシリコンより良導電性のチタンシリサイドの上層を
設ける。酸化シリコン層１７はＳｉＨ4 及びＮ2 Ｏのプ
ラズマから約３００℃の比較的低い温度で堆積して先に
形成されたチタンシリサイド層４５を損傷しないように
する。多くの他のシリサイドと同様に、チタンシリサイ
ドは比較的高い温度、即ちチタンシリサイドの場合には
３００℃以上の温度に耐えられない。層４５をこのよう
な温度にさらすとこの層のシート抵抗値が必ず悪影響を
受ける。
理が終了してはじめて、シリコン層１５を約１００ｎｍ
厚のチタンシリサイド層４５及び約２００ｎｍ厚の酸化
シリコンの絶縁層１７で順に覆う（図３５）。シリサイ
ド層４５を形成するために、全体を最初にチタン層で覆
い、その後全体を約４５０℃に加熱し、できれば次いで
７５０℃に加熱する。この温度ではチタン層が第１導電
層１５のシリコンと反応し、その厚さ全体に亘ってチタ
ンシリサイドに変化する。こうして第１導電層１５にド
ープシリコンより良導電性のチタンシリサイドの上層を
設ける。酸化シリコン層１７はＳｉＨ4 及びＮ2 Ｏのプ
ラズマから約３００℃の比較的低い温度で堆積して先に
形成されたチタンシリサイド層４５を損傷しないように
する。多くの他のシリサイドと同様に、チタンシリサイ
ドは比較的高い温度、即ちチタンシリサイドの場合には
３００℃以上の温度に耐えられない。層４５をこのよう
な温度にさらすとこの層のシート抵抗値が必ず悪影響を
受ける。
【００５６】次に、エッチングマスクＭ３を酸化シリコ
ン層１７上に設け、このマスクを用いて酸化シリコン層
１７，第１導電層１５，４５及び表面領域１６をそれら
の厚さ全体に亘って連続的にエッチングする（図３
６）。ゲート酸化層４４は下接の表面領域１１をＰＭＯ
Ｓトランジスタの区域において最終エッチング工程から
保護する。こうしてバイポーラトランジスタの第１電極
１８及びＰＭＯＳトランジスタのゲート電極４６を第１
導電層１５，４５から形成する。バイポーラトランジス
タの第１電極１８はエミッタを形成する表面領域１６の
下接部分とオーム接触し、最終装置のエミッタ電極とし
て作用する。
ン層１７上に設け、このマスクを用いて酸化シリコン層
１７，第１導電層１５，４５及び表面領域１６をそれら
の厚さ全体に亘って連続的にエッチングする（図３
６）。ゲート酸化層４４は下接の表面領域１１をＰＭＯ
Ｓトランジスタの区域において最終エッチング工程から
保護する。こうしてバイポーラトランジスタの第１電極
１８及びＰＭＯＳトランジスタのゲート電極４６を第１
導電層１５，４５から形成する。バイポーラトランジス
タの第１電極１８はエミッタを形成する表面領域１６の
下接部分とオーム接触し、最終装置のエミッタ電極とし
て作用する。
【００５７】次に、形成した電極１８，４６及び埋設酸
化物パターン９をマスクとして用い、硼素注入を約５×
１０13cm-2のドーズ及び約２５ＫｅＶの注入エネルギー
で実施する。これにより比較的浅いベース接続領域２３
をバイポーラトランジスタの区域に形成すると共に、比
較的浅い低ドープのソース領域４７及びドレイン領域４
８を電界効果トランジスタの区域に設ける。
化物パターン９をマスクとして用い、硼素注入を約５×
１０13cm-2のドーズ及び約２５ＫｅＶの注入エネルギー
で実施する。これにより比較的浅いベース接続領域２３
をバイポーラトランジスタの区域に形成すると共に、比
較的浅い低ドープのソース領域４７及びドレイン領域４
８を電界効果トランジスタの区域に設ける。
【００５８】次に、電極１８，４６に酸化シリコンの絶
縁エッジ部分２５を設け（図３７）、斯る後に硼素イオ
ンの注入を再度行なう。本例では約２×１０16cm-2の幾
分高いドーズを用いるが注入エネルギーは約１７ＫｅＶ
とする。こうして比較的高ドープのベース接点領域２７
をバイポーラトランジスタの区域に形成すると共に電界
効果トランジスタ区域にあるソース及びドレイン領域４
７，４８に比較的高ドープ部分を設け、この部分の上に
電極を設けることができる。コレクタ接点領域４３は高
ドープのｎ型であるため、このＰ型注入はそのｎ型ドー
ピング濃度に殆んど影響を与えない。
縁エッジ部分２５を設け（図３７）、斯る後に硼素イオ
ンの注入を再度行なう。本例では約２×１０16cm-2の幾
分高いドーズを用いるが注入エネルギーは約１７ＫｅＶ
とする。こうして比較的高ドープのベース接点領域２７
をバイポーラトランジスタの区域に形成すると共に電界
効果トランジスタ区域にあるソース及びドレイン領域４
７，４８に比較的高ドープ部分を設け、この部分の上に
電極を設けることができる。コレクタ接点領域４３は高
ドープのｎ型であるため、このＰ型注入はそのｎ型ドー
ピング濃度に殆んど影響を与えない。
【００５９】次に表面全体を約１μｍ厚のアルミニウム
の第２導電層２８で覆い、この層の上にエッチングマス
クＭ４を設ける（図３８）。このマスクＭ４を用いてア
ルミニウム層２８からバイポーラトランジスタのベース
接続導体として作用する第２電極３０をエッチングす
る。同一のエッチング工程において、更にバイポーラト
ランジスタのコレクタ電極５０及び電界効果トランジス
タのソース及びドレイン電極５１及び５２をアルミニウ
ム層２８から形成する。更に、このエッチング工程中に
アルミニウム層２８をエミッタ電極１８及びゲート電極
４６から（図面外の区域で）局部的に除去する。最後に
全体を燐ガラス（不純物添加されたものでもされてない
ものでもよい）の不活性化層３３及び窒化シリコンのス
クラッチ保護層３４で覆い、これら層に種々の電極１
８，３０，４６，５０〜５２に対する接点窓を設ける
（図面外）。最後に装置を最終的にマウントし、できれ
ば封止する。
の第２導電層２８で覆い、この層の上にエッチングマス
クＭ４を設ける（図３８）。このマスクＭ４を用いてア
ルミニウム層２８からバイポーラトランジスタのベース
接続導体として作用する第２電極３０をエッチングす
る。同一のエッチング工程において、更にバイポーラト
ランジスタのコレクタ電極５０及び電界効果トランジス
タのソース及びドレイン電極５１及び５２をアルミニウ
ム層２８から形成する。更に、このエッチング工程中に
アルミニウム層２８をエミッタ電極１８及びゲート電極
４６から（図面外の区域で）局部的に除去する。最後に
全体を燐ガラス（不純物添加されたものでもされてない
ものでもよい）の不活性化層３３及び窒化シリコンのス
クラッチ保護層３４で覆い、これら層に種々の電極１
８，３０，４６，５０〜５２に対する接点窓を設ける
（図面外）。最後に装置を最終的にマウントし、できれ
ば封止する。
【００６０】本発明を数個の実施例についてのみ説明し
たが、本発明はこれらの実施例にのみ限定されるもので
ないこと明らかである。当業者であれば多くの変更が可
能である。例えば前記導電型は全て反対導電型に置き換
えることができ、また上述した材料と異なる材料を用い
ることができる。
たが、本発明はこれらの実施例にのみ限定されるもので
ないこと明らかである。当業者であれば多くの変更が可
能である。例えば前記導電型は全て反対導電型に置き換
えることができ、また上述した材料と異なる材料を用い
ることができる。
【００６１】本発明によれば、原則として第１導電層に
対し任意の金属及び任意の金属化合物を使用できるた
め、本発明はアルミニウム，シリコン及び／又はチタン
シリサイドの使用に限定されない。同様に第２導電層に
対しアルミニウムと異なる導電材料、例えば金を用いる
こともできる。
対し任意の金属及び任意の金属化合物を使用できるた
め、本発明はアルミニウム，シリコン及び／又はチタン
シリサイドの使用に限定されない。同様に第２導電層に
対しアルミニウムと異なる導電材料、例えば金を用いる
こともできる。
【００６２】更に、第１電極を異なる方法又は異なる材
料を用いて絶縁被覆することができる。例えば、絶縁体
として酸化シリコンの代りに窒化シリコンを用いること
もできる。更に、第１電極を堆積による代りに選択酸化
により絶縁することもできる。電極がアルミニウムから
成る場合には、この目的のために例えばアンモニウムペ
ンタボレート（ＮＨ4 Ｂ5 Ｏ8 ）の酸化雰囲気を用い、
この雰囲気中でアルミニウムを露出シリコン部分より著
しく急速に酸化させることができる。
料を用いて絶縁被覆することができる。例えば、絶縁体
として酸化シリコンの代りに窒化シリコンを用いること
もできる。更に、第１電極を堆積による代りに選択酸化
により絶縁することもできる。電極がアルミニウムから
成る場合には、この目的のために例えばアンモニウムペ
ンタボレート（ＮＨ4 Ｂ5 Ｏ8 ）の酸化雰囲気を用い、
この雰囲気中でアルミニウムを露出シリコン部分より著
しく急速に酸化させることができる。
【００６３】一般に、本発明は所要の接続導体に使用す
る材料について殆んど又は全く何の譲歩もする必要がな
く極めてコンパクトな構造を得ることができる半導体装
置の製造方法を提供するものである。
る材料について殆んど又は全く何の譲歩もする必要がな
く極めてコンパクトな構造を得ることができる半導体装
置の製造方法を提供するものである。
【図１】本発明方法の第１の実施例の個別バイポーラト
ランジスタの製造方法の出発工程を示す断面図である。
ランジスタの製造方法の出発工程を示す断面図である。
【図２】このトランジスタの次の製造工程を示す断面図
である。
である。
【図３】このトランジスタの次の製造工程を示す断面図
である。
である。
【図４】このトランジスタの次の製造工程を示す断面図
である。
である。
【図５】このトランジスタの次の製造工程を示す断面図
である。
である。
【図６】このトランジスタの次の製造工程を示す断面図
である。
である。
【図７】このトランジスタの次の製造工程を示す断面図
である。
である。
【図８】このトランジスタの次の製造工程を示す断面図
である。
である。
【図９】このトランジスタの次の製造工程を示す断面図
である。
である。
【図１０】このトランジスタの次の製造工程を示す断面
図である。
図である。
【図１１】このトランジスタの次の製造工程を示す断面
図である。
図である。
【図１２】このトランジスタの次の製造工程を示す断面
図である。
図である。
【図１３】このトランジスタの次の製造工程を示す断面
図である。
図である。
【図１４】このトランジスタの最終製造工程を示す断面
図である。
図である。
【図１５】図１４に示す製造工程におけるトランジスタ
の平面図である。
の平面図である。
【図１６】第１の実施例の変形例の一製造工程を示す断
面図である。
面図である。
【図１７】この変形例の次の製造工程を示す断面図であ
る。
る。
【図１８】この変形例の次の製造工程を示す断面図であ
る。
る。
【図１９】この変形例の最終製造工程を示す断面図であ
る。
る。
【図２０】本発明方法の第３の実施例の接合形電界効果
トランジスタの製造方法の一製造工程を示す断面図であ
る。
トランジスタの製造方法の一製造工程を示す断面図であ
る。
【図２１】このトランジスタの次の製造工程を示す断面
図である。
図である。
【図２２】このトランジスタの次の製造工程を示す断面
図である。
図である。
【図２３】このトランジスタの次の製造工程を示す断面
図である。
図である。
【図２４】このトランジスタの次の製造工程を示す断面
図である。
図である。
【図２５】このトランジスタの次の製造工程を示す断面
図である。
図である。
【図２６】このトランジスタの次の製造工程を示す断面
図である。
図である。
【図２７】このトランジスタの次の製造工程を示す断面
図である。
図である。
【図２８】このトランジスタの次の製造工程を示す断面
図である。
図である。
【図２９】このトランジスタの次の製造工程を示す断面
図である。
図である。
【図３０】このトランジスタの最終製造工程を示す断面
図である。
図である。
【図３１】本発明方法の第４の実施例の、少くとも１つ
バイポーラトランジスタと１つの電界効果トランジスタ
を備える集積回路の製造方法の一製造工程を示す断面図
である。
バイポーラトランジスタと１つの電界効果トランジスタ
を備える集積回路の製造方法の一製造工程を示す断面図
である。
【図３２】この集積回路の次の製造工程を示す断面図で
ある。
ある。
【図３３】この集積回路の次の製造工程を示す断面図で
ある。
ある。
【図３４】この集積回路の次の製造工程を示す断面図で
ある。
ある。
【図３５】この集積回路の次の製造工程を示す断面図で
ある。
ある。
【図３６】この集積回路の次の製造工程を示す断面図で
ある。
ある。
【図３７】この集積回路の次の製造工程を示す断面図で
ある。
ある。
【図３８】この集積回路の次の製造工程を示す断面図で
ある。
ある。
【図３９】この集積回路の最終製造工程を示す断面図で
ある。
ある。
１ 半導体本体 ２ 半導体基板 ３ エピタキシャル層 ５ 半導体表面 ９ 埋設酸化物パターン １１ 表面領域 １２ 不純物ドープシリコン基層 １３ ＴｉＮＷ中間層 １４ アルミニウム上層 １５ 第１導電層 １６ 表面領域 １７ 酸化シリコン層 １８ 電極 １９ 半導体領域 ２３，２７ 接点領域 ３０ 第２電極 ３６ 半導体層 ３７ 絶縁中間層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヘンリカス フォデフリィダス ラファエ ル マース オランダ国 5621 ベーアー アインドー フェン フルーネヴァウツウェッハ １ (72)発明者 アルマンド プルエイムブーム オランダ国 5621 ベーアー アインドー フェン フルーネヴァウツウェッハ １ (72)発明者 ウィレムス テオドラス アントニウス ファン デン アインデン オランダ国 5621 ベーアー アインドー フェン フルーネヴァウツウェッハ １
Claims (6)
- 【請求項１】 電極の下方に位置し半導体本体の表面に
隣接すると共に電極の外部に横方向にはみ出さない半導
体領域を具えた半導体素子を有する半導体装置を製造す
るに当り、電極を半導体本体の表面上に形成し、次に電
極で覆われてない表面に隣接する半導体材料をエッチン
グ処理により除去して電極の下方の半導体領域の位置を
決めるようにした半導体装置の製造方法において、前記
電極（１８）を形成する前に、この電極（１８）の下方
に形成すべき前記半導体領域（１９）に所望の深さ及び
ドーピング濃度を有する表面領域（１６）を半導体本体
（１）内に形成し、斯る後に前記電極（１８）をこの表
面領域上に形成し、この電極（１８）で覆われてない表
面領域（１６）の部分を前記エッチング工程中にその厚
さ全体に亘ってエッチングにより除去することを特徴と
する半導体装置の製造方法。 - 【請求項２】 前記表面領域（１６）は、表面（５）上
に不純物ドープされた半導体材料の基層（１２）を堆積
し、次いでこの基層（１２）から半導体本体（１）内に
不純物を拡散させることにより形成し、斯る後に金属を
含む上層（１３，１４）を基層（１２）上に堆積し、前
記電極を基層（１２）及び上層（１３，１４）から形成
することを特徴とする請求項１記載の方法。 - 【請求項３】 不純物ドープされた多結晶シリコンの基
層（１２）を表面（５）上に堆積し、金属を含む上層
（１３，１４）をこの基層上に堆積し、この上層はＴｉ
Ｗの障壁層（１３）とアルミニウムの層（１４）とから
成ることを特徴とする請求項２記載の方法。 - 【請求項４】 前記電極（１８）は絶縁材料の上層を有
する多層構造（１２，１３，１４，１７）に形成したこ
とを特徴とする請求項１，２又は３記載の方法。 - 【請求項５】 前記電極（１８）は酸化シリコンから成
る上層を有する多層構造に形成したことを特徴とする請
求項４記載の方法。 - 【請求項６】 前記電極（１７）は多層構造（１２，１
３，１４，１７）に形成し、この電極は前記表面領域
（１６）の区域において２μｍ以下の相互間隔で配置さ
れた複数個のほぼ平行な細条部分（１８Ａ，１８Ｂ，１
８Ｃ，……）を具えるものとし、斯る後に絶縁材料の層
を前記細条部分上に堆積し、次に異方性エッチング処理
を施して前記絶縁材料の層を電極（１８）の上層から除
去すると共に前記細条部分の側面上に絶縁エッジ部分を
残存させることを特徴とする請求項４又は５記載の方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL92203255:2 | 1992-10-23 | ||
| EP92203255 | 1992-10-23 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06204167A true JPH06204167A (ja) | 1994-07-22 |
Family
ID=8210990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5262470A Pending JPH06204167A (ja) | 1992-10-23 | 1993-10-20 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5405789A (ja) |
| JP (1) | JPH06204167A (ja) |
| KR (1) | KR100300892B1 (ja) |
| DE (1) | DE69331618T2 (ja) |
| TW (1) | TW228604B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013080584A1 (ja) * | 2011-12-02 | 2013-06-06 | 住友電気工業株式会社 | 半導体装置の製造方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2630292B2 (ja) * | 1995-02-27 | 1997-07-16 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5589413A (en) * | 1995-11-27 | 1996-12-31 | Taiwan Semiconductor Manufacturing Company | Method of manufacturing self-aligned bit-line during EPROM fabrication |
| CA2435279A1 (en) * | 2001-01-18 | 2002-07-25 | Iogen Bio-Products Corporation | Use of xylanase in pulp bleaching |
| CN103354208B (zh) * | 2013-05-20 | 2016-01-06 | 泰科天润半导体科技（北京）有限公司 | 一种碳化硅沟槽型jfet的制作方法 |
| WO2016073610A1 (en) | 2014-11-07 | 2016-05-12 | Novozymes A/S | Xylanase based bleach boosting |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2610140B1 (fr) * | 1987-01-26 | 1990-04-20 | Commissariat Energie Atomique | Circuit integre cmos et procede de fabrication de ses zones d'isolation electrique |
| US5006476A (en) * | 1988-09-07 | 1991-04-09 | North American Philips Corp., Signetics Division | Transistor manufacturing process using three-step base doping |
| US5128271A (en) * | 1989-01-18 | 1992-07-07 | International Business Machines Corporation | High performance vertical bipolar transistor structure via self-aligning processing techniques |
-
1993
- 1993-10-14 DE DE69331618T patent/DE69331618T2/de not_active Expired - Fee Related
- 1993-10-20 JP JP5262470A patent/JPH06204167A/ja active Pending
- 1993-10-22 US US08/141,888 patent/US5405789A/en not_active Expired - Fee Related
- 1993-10-22 KR KR1019930022033A patent/KR100300892B1/ko not_active IP Right Cessation
- 1993-11-17 TW TW082109653A patent/TW228604B/zh active
Cited By (3)
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|---|---|---|---|---|
| WO2013080584A1 (ja) * | 2011-12-02 | 2013-06-06 | 住友電気工業株式会社 | 半導体装置の製造方法 |
| US8916462B2 (en) | 2011-12-02 | 2014-12-23 | Sumitomo Electric Industries, Ltd. | Method for manufacturing semiconductor device |
| JPWO2013080584A1 (ja) * | 2011-12-02 | 2015-04-27 | 住友電気工業株式会社 | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100300892B1 (ko) | 2001-11-30 |
| DE69331618D1 (de) | 2002-04-04 |
| KR940010243A (ko) | 1994-05-24 |
| DE69331618T2 (de) | 2002-10-17 |
| TW228604B (ja) | 1994-08-21 |
| US5405789A (en) | 1995-04-11 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040420 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041005 |