JPS62588B2 - - Google Patents
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- JPS62588B2 JPS62588B2 JP53112469A JP11246978A JPS62588B2 JP S62588 B2 JPS62588 B2 JP S62588B2 JP 53112469 A JP53112469 A JP 53112469A JP 11246978 A JP11246978 A JP 11246978A JP S62588 B2 JPS62588 B2 JP S62588B2
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Description
【発明の詳細な説明】
本発明は高性能のバイポーラ・トランジスタ及
びその製造方法に関する。
びその製造方法に関する。
モノリシツク集積回路技術においては集積回路
構造において種々の能動及び受動装置を互いに分
離することが通常の場合必要である。これらの装
置は逆バイアスPN接合、部分的誘電体分離及び
完全誘電体分離などの分離技術によつて分離され
る。使用される誘電体は二酸化シリコン、ガラス
その他である。集積密度が大きくなると誘電体分
離法の使用が好ましくなる。誘電体分離によると
回路素子が分離領域に接触していてよく、そのた
め集積密度を高めることができるのでPN接合分
離よりも優れている。
構造において種々の能動及び受動装置を互いに分
離することが通常の場合必要である。これらの装
置は逆バイアスPN接合、部分的誘電体分離及び
完全誘電体分離などの分離技術によつて分離され
る。使用される誘電体は二酸化シリコン、ガラス
その他である。集積密度が大きくなると誘電体分
離法の使用が好ましくなる。誘電体分離によると
回路素子が分離領域に接触していてよく、そのた
め集積密度を高めることができるのでPN接合分
離よりも優れている。
分離技術によつてモノリシツク・シリコンの分
離ポケツトが形成される。バイポーラ・トランジ
スタ、FETのような能動装置及び抵抗器、ダイ
オードなどのような受動装置がこの分離ポケツト
内に形成される。シリコン・プレーナ装置を形成
する一般的な方法は“Modern
Microelectronics”、Research and Education
Association出版（342Madison Avenue、New
York、USA）、1972年に記載されている。簡単に
はこの方法は、たとえばＰ型のシリコン基板を用
意し、表面を酸化し、標準的な露光食刻技術を使
用して酸化物層に窓を開け、この窓を通してＮ＋
型の埋込領域を拡散することを含んでいる。続い
てエピタキシヤル層を成長させると埋込層からエ
ピタキシヤル層にいくらかの外方拡散を生じる。
この例では埋込層はNPNトランジスタのサブコ
レクタになる。エピタキシヤル層の上に別の二酸
化シリコン層を形成し、この層に分離拡散のため
の開口を露光食刻技術によつて形成し、単結晶シ
リコンのポケツト領域を分離するために分離拡散
領域又は誘電体分離領域が形成される。NPNト
ランジスタのベースを形成すべき箇所及びＰ型抵
抗器を形成すべき箇所において二酸化シリコン層
に開口を形成しＰ型拡散を行なつてＮ型エピタキ
シヤル層にPN接合を形成する。表面を再酸化し
露光食刻技術を用いてエミツタ領域及びコレク
タ・リーチスルー領域を形成すべきマスク領域に
開口を形成する。そしてエミツタ及びリーチスル
ーの拡散を行なう。表面を再び酸化し、今度はオ
ーミツク接点を形成するための開口を露光食刻技
術により二酸化シリコン・マスクに形成する。ア
ルミニウム膜のようなもので全表面を金属化し、
露光食刻技術を用いて金属膜を食刻除去すること
により相互接続が形成される。
離ポケツトが形成される。バイポーラ・トランジ
スタ、FETのような能動装置及び抵抗器、ダイ
オードなどのような受動装置がこの分離ポケツト
内に形成される。シリコン・プレーナ装置を形成
する一般的な方法は“Modern
Microelectronics”、Research and Education
Association出版（342Madison Avenue、New
York、USA）、1972年に記載されている。簡単に
はこの方法は、たとえばＰ型のシリコン基板を用
意し、表面を酸化し、標準的な露光食刻技術を使
用して酸化物層に窓を開け、この窓を通してＮ＋
型の埋込領域を拡散することを含んでいる。続い
てエピタキシヤル層を成長させると埋込層からエ
ピタキシヤル層にいくらかの外方拡散を生じる。
この例では埋込層はNPNトランジスタのサブコ
レクタになる。エピタキシヤル層の上に別の二酸
化シリコン層を形成し、この層に分離拡散のため
の開口を露光食刻技術によつて形成し、単結晶シ
リコンのポケツト領域を分離するために分離拡散
領域又は誘電体分離領域が形成される。NPNト
ランジスタのベースを形成すべき箇所及びＰ型抵
抗器を形成すべき箇所において二酸化シリコン層
に開口を形成しＰ型拡散を行なつてＮ型エピタキ
シヤル層にPN接合を形成する。表面を再酸化し
露光食刻技術を用いてエミツタ領域及びコレク
タ・リーチスルー領域を形成すべきマスク領域に
開口を形成する。そしてエミツタ及びリーチスル
ーの拡散を行なう。表面を再び酸化し、今度はオ
ーミツク接点を形成するための開口を露光食刻技
術により二酸化シリコン・マスクに形成する。ア
ルミニウム膜のようなもので全表面を金属化し、
露光食刻技術を用いて金属膜を食刻除去すること
により相互接続が形成される。
アルミニウム、アルミニウム銅その他の金属の
代りにシリコン領域へのオーミツク接触用にドー
プド多結晶シリコンが使用されることがある。た
とえば米国特許第3664896号及び第3958515号の各
明細書に多結晶シリコンを半導体装置の領域に対
する接点に使用することが記載されている。また
特公昭50−1986号及び特公昭51−36989号の各公
報にはソース・ドレイン、及びゲート電極が半導
体基板と同材料で形成されているFET及び絶縁
層として作用する低ドープ半導体層を備えたバイ
ポーラ・トランジスタが記載されている。
ISSCC′77、197７年２月18日、セツシヨンXVIの
第196頁及び197頁に記載されるT.Sakaiによる
“Ａ 100 PS bipolar logic”には、シリコン・
ゲートMOS集積回路のものと同様の態様で回路
の相互接続の一部として使用される隆起した多結
晶シリコン電極が示されている。IBＭ TDB
Vol.19No.12第77頁にはベース対ベースの配線をリ
ンクするのにＰ＋型多結晶シリコンを用いエミツ
タ及びコレクタ・リーチスルー配線をリンクする
のにＮ＋型多結晶シリコンを使用した高速バイポ
ーラ集積回路が記載されている。
代りにシリコン領域へのオーミツク接触用にドー
プド多結晶シリコンが使用されることがある。た
とえば米国特許第3664896号及び第3958515号の各
明細書に多結晶シリコンを半導体装置の領域に対
する接点に使用することが記載されている。また
特公昭50−1986号及び特公昭51−36989号の各公
報にはソース・ドレイン、及びゲート電極が半導
体基板と同材料で形成されているFET及び絶縁
層として作用する低ドープ半導体層を備えたバイ
ポーラ・トランジスタが記載されている。
ISSCC′77、197７年２月18日、セツシヨンXVIの
第196頁及び197頁に記載されるT.Sakaiによる
“Ａ 100 PS bipolar logic”には、シリコン・
ゲートMOS集積回路のものと同様の態様で回路
の相互接続の一部として使用される隆起した多結
晶シリコン電極が示されている。IBＭ TDB
Vol.19No.12第77頁にはベース対ベースの配線をリ
ンクするのにＰ＋型多結晶シリコンを用いエミツ
タ及びコレクタ・リーチスルー配線をリンクする
のにＮ＋型多結晶シリコンを使用した高速バイポ
ーラ集積回路が記載されている。
バイポーラ・トランジスタを組込んだ集積回路
の性能はエミツタ及びベースの接点の間隔に敏感
であることが知られている。この間隔は露光食刻
技術を含む半導体製造技術の水準によつて定ま
る。バイポーラ装置の従来の製造方法ではエミツ
タ、ベース接点の間隔は露光技術及び金属線と金
属線との間隔に対する配慮によつて定まつた。こ
の間隔によつて装置のベース抵抗が定まりスイツ
チング回路の性能が定まる。光露光技術を使用し
て製造した装置ではこの間隔は通常４−６ミクロ
ンである。電子ビーム露光を使用するとこの間隔
は２−３ミクロンにすることができる。本発明の
方法ではこの距離を約0.5ミクロンよりも小さく
することができる。本発明によつて製造される装
置は従来技術で製造されるものよりずつと優れた
性能を有する。たとえば、スイツチング回路にお
ける従来の装置の性能は400−500ピコ秒である
が、本発明による装置は120−100ピコ秒又はこれ
より速い動作をする。
の性能はエミツタ及びベースの接点の間隔に敏感
であることが知られている。この間隔は露光食刻
技術を含む半導体製造技術の水準によつて定ま
る。バイポーラ装置の従来の製造方法ではエミツ
タ、ベース接点の間隔は露光技術及び金属線と金
属線との間隔に対する配慮によつて定まつた。こ
の間隔によつて装置のベース抵抗が定まりスイツ
チング回路の性能が定まる。光露光技術を使用し
て製造した装置ではこの間隔は通常４−６ミクロ
ンである。電子ビーム露光を使用するとこの間隔
は２−３ミクロンにすることができる。本発明の
方法ではこの距離を約0.5ミクロンよりも小さく
することができる。本発明によつて製造される装
置は従来技術で製造されるものよりずつと優れた
性能を有する。たとえば、スイツチング回路にお
ける従来の装置の性能は400−500ピコ秒である
が、本発明による装置は120−100ピコ秒又はこれ
より速い動作をする。
本発明によるとエミツタ・ベース間隔の小さい
バイポーラ・トランジスタが得られる。本発明の
方法は好ましくは誘電体分離領域によつて互いに
分離されている単結晶シリコン領域を有するシリ
コン半導体基体を準備することから始まる。通常
の拡散又はイオン打込み技術によつてこれらの分
離された単結晶シリコン領域にベース領域が形成
される。ベースの下には既にサブコレクタ領域が
形成されている。異なる誘電体材料の第１層及び
第２層のマスクをシリコン基体上に形成する。こ
のマスクはエミツタ及びコレクタ・リーチスルー
領域となるべき領域を覆う。シリコン基体の表面
を覆つてドープド多結晶シリコン層を形成する。
この多結晶シリコン層はベース領域とオーミツク
接触する。次いでマスク上の多結晶シリコン層を
取除きマスクの第２層も取除く。マスクの第１層
と同じ材料の層を多結晶シリコン層上に形成す
る。第１層として効果的な材料の一つは二酸化シ
リコンである。第２層として効果的な材料は窒化
シリコンである。第１誘電体層材料はエミツタ及
びコレクタ・リーチスルー領域となるべき領域上
から取除く。次いで拡散又はイオン打込み技術に
よつてベース領域内にエミツタを形成する。コレ
クタ・リーチスルーは拡散又はイオン打込みによ
つてサブコレクタ領域に達するように形成され
る。次にエミツタ領域及びコレクタ・リーチスル
ー領域に電気的接点を形成する。多結晶シリコン
層が既にベース領域に対する電気接点となつてい
る。
バイポーラ・トランジスタが得られる。本発明の
方法は好ましくは誘電体分離領域によつて互いに
分離されている単結晶シリコン領域を有するシリ
コン半導体基体を準備することから始まる。通常
の拡散又はイオン打込み技術によつてこれらの分
離された単結晶シリコン領域にベース領域が形成
される。ベースの下には既にサブコレクタ領域が
形成されている。異なる誘電体材料の第１層及び
第２層のマスクをシリコン基体上に形成する。こ
のマスクはエミツタ及びコレクタ・リーチスルー
領域となるべき領域を覆う。シリコン基体の表面
を覆つてドープド多結晶シリコン層を形成する。
この多結晶シリコン層はベース領域とオーミツク
接触する。次いでマスク上の多結晶シリコン層を
取除きマスクの第２層も取除く。マスクの第１層
と同じ材料の層を多結晶シリコン層上に形成す
る。第１層として効果的な材料の一つは二酸化シ
リコンである。第２層として効果的な材料は窒化
シリコンである。第１誘電体層材料はエミツタ及
びコレクタ・リーチスルー領域となるべき領域上
から取除く。次いで拡散又はイオン打込み技術に
よつてベース領域内にエミツタを形成する。コレ
クタ・リーチスルーは拡散又はイオン打込みによ
つてサブコレクタ領域に達するように形成され
る。次にエミツタ領域及びコレクタ・リーチスル
ー領域に電気的接点を形成する。多結晶シリコン
層が既にベース領域に対する電気接点となつてい
る。
酸化層で覆われた多結晶シリコン・ベース接点
を使用することによつてベース・エミツタの間隔
は酸化物被覆と同じように狭くすることができ
る。この距離は約0.4ミクロン以下のオーダーで
ある。この方法で製造した装置の性能は約150ピ
コ秒以下である。二酸化シリコン及び窒化シリコ
ンのような２つの材料で形成されたマスクを使用
する方法が特に優れている。
を使用することによつてベース・エミツタの間隔
は酸化物被覆と同じように狭くすることができ
る。この距離は約0.4ミクロン以下のオーダーで
ある。この方法で製造した装置の性能は約150ピ
コ秒以下である。二酸化シリコン及び窒化シリコ
ンのような２つの材料で形成されたマスクを使用
する方法が特に優れている。
この結果得られる構造は好ましくは誘電体分離
領域によつて分離された単結晶の領域を有するシ
リコン半導体基体である。サブコレクタ領域は少
くとも一つの単結晶シリコン領域内にある。この
サブコレクタ領域はコレクタ・リーチスルー領域
によつて単結晶シリコン領域の表面に接続され
る。ベース領域はコレクタ・リーチスルーから離
れている。エミツタ領域にはエミツタ接点が形成
される。ベース領域へのオーミツク接点はドープ
ド多結晶シリコンで形成される。この接点はエミ
ツタ接点を囲んでいるのがよい。コレクタへのオ
ーミツク接点はコレクタ・リーチスルー領域に形
成される。
領域によつて分離された単結晶の領域を有するシ
リコン半導体基体である。サブコレクタ領域は少
くとも一つの単結晶シリコン領域内にある。この
サブコレクタ領域はコレクタ・リーチスルー領域
によつて単結晶シリコン領域の表面に接続され
る。ベース領域はコレクタ・リーチスルーから離
れている。エミツタ領域にはエミツタ接点が形成
される。ベース領域へのオーミツク接点はドープ
ド多結晶シリコンで形成される。この接点はエミ
ツタ接点を囲んでいるのがよい。コレクタへのオ
ーミツク接点はコレクタ・リーチスルー領域に形
成される。
次に図面を参照して本発明の実施例を説明す
る。この例ではNPN型バイポーラ・トランジス
タを扱うが逆導電型のものであつてもよいことは
いうまでもない。また不純物濃度は所望により増
減させることができる。基板１０はホウ素のよう
なＰ型不純物を含む溶融体から単結晶を引き上げ
ることによつて製造することができ、この場合＜
10０＞方向の種結晶を使用することができる。引
き上げられたロツドを非常に薄くスライスすると
＜100＞方向の表面を有するウエハが得られる。
Ｐ−型シリコン・ウエハは10−20オーム・センチ
メートルの抵抗率を有するものがよい。
る。この例ではNPN型バイポーラ・トランジス
タを扱うが逆導電型のものであつてもよいことは
いうまでもない。また不純物濃度は所望により増
減させることができる。基板１０はホウ素のよう
なＰ型不純物を含む溶融体から単結晶を引き上げ
ることによつて製造することができ、この場合＜
10０＞方向の種結晶を使用することができる。引
き上げられたロツドを非常に薄くスライスすると
＜100＞方向の表面を有するウエハが得られる。
Ｐ−型シリコン・ウエハは10−20オーム・センチ
メートルの抵抗率を有するものがよい。
第１図を参照すると、基板１０に図示しない基
板とは異なる導電型の領域をイオン打込み又は拡
散によつて形成する。この領域はシリコン基板の
場合には、熱酸化によつて半導体表面上に二酸化
シリコン層を先ず形成することによつて形成され
る。この二酸化シリコンの厚さは250オングスト
ロームが好ましい。この層は次のイオン打込工程
でスクリーンとして作用する。酸化されたシリコ
ン・ウエハはイオン打込装置内に配置され図示し
ないＮ＋層を形成するに充分な時間50KeVで１×
1016cm-2の密度でヒ素イオンにさらされる。次い
でウエハを適当な加熱装置中で置き約１100℃で
５分間酸素中で加熱し、次にアルゴン中で70分
間、蒸気中で55分間、酸素中で５分間加熱する。
この加熱によつてヒ素がＰ−型基板中にドライ
ブ・インされ、またウエハ表面が酸化される。次
いで適当な食刻法によつて二酸化シリコン層を取
除く。
板とは異なる導電型の領域をイオン打込み又は拡
散によつて形成する。この領域はシリコン基板の
場合には、熱酸化によつて半導体表面上に二酸化
シリコン層を先ず形成することによつて形成され
る。この二酸化シリコンの厚さは250オングスト
ロームが好ましい。この層は次のイオン打込工程
でスクリーンとして作用する。酸化されたシリコ
ン・ウエハはイオン打込装置内に配置され図示し
ないＮ＋層を形成するに充分な時間50KeVで１×
1016cm-2の密度でヒ素イオンにさらされる。次い
でウエハを適当な加熱装置中で置き約１100℃で
５分間酸素中で加熱し、次にアルゴン中で70分
間、蒸気中で55分間、酸素中で５分間加熱する。
この加熱によつてヒ素がＰ−型基板中にドライ
ブ・インされ、またウエハ表面が酸化される。次
いで適当な食刻法によつて二酸化シリコン層を取
除く。
このウエハを次にエピタキシヤル成長室に入れ
基板１０の表面にエピタキシヤル層１４を成長さ
せる。エピタキシヤル層の厚さは所望により任意
に選ぶことができるが、この実施例の装置のため
には約２ミクロン以下であるのがよい。エピタキ
シヤル層の好ましい厚みは約1.2ミクロンであ
る。層１４は約1000乃至1200℃のSiCl4／H2又は
SiH4／H2混合体を使用するような従来技術によ
つて基板１０上に成長させることができる。エピ
タキシヤル成長中にＮ＋層中のドーパントがエピ
タキシヤル層中に移動する。この結果、第１図の
Ｎ＋層１２が形成され、その一部分は後に形成さ
れるNPNトランジスタのサブコレクタとして作
用する。
基板１０の表面にエピタキシヤル層１４を成長さ
せる。エピタキシヤル層の厚さは所望により任意
に選ぶことができるが、この実施例の装置のため
には約２ミクロン以下であるのがよい。エピタキ
シヤル層の好ましい厚みは約1.2ミクロンであ
る。層１４は約1000乃至1200℃のSiCl4／H2又は
SiH4／H2混合体を使用するような従来技術によ
つて基板１０上に成長させることができる。エピ
タキシヤル成長中にＮ＋層中のドーパントがエピ
タキシヤル層中に移動する。この結果、第１図の
Ｎ＋層１２が形成され、その一部分は後に形成さ
れるNPNトランジスタのサブコレクタとして作
用する。
次の一連の工程はシリコン基板の反応性イオン
食刻技術である。湿つた酸素雰囲気又は乾いた酸
素雰囲気中で970℃の温度で熱成長させるか又は
化学的気相被着法（CVD）によつて被着させる
などの一般的な方法によつて二酸化シリコン層１
６を形成する。この代りに窒化シリコン、酸化ア
ルミニウム又はその組合せなどのマスク材料を使
用することもできる。窒素雰囲気中で800℃でシ
ラン及びN2Oの混合体を使用するCVD法により
0.3ミクロンの二酸化シリコン被膜を形成するの
が好ましい。最初の埋設酸化工程はベースとサブ
コレクタ・リーチスルー領域との間の分離領域の
形成を目的とする。この分離領域を形成すべき二
酸化シリコンの領域に一般的な露光食刻技術によ
つて適当な開口を形成する。こうして得られた構
造体を反応性イオン食刻雰囲気中に入れる。この
反応性イオン食刻は米国特許出願第594413号明細
書に詳細に説明されている。RF誘起されるプラ
ズマは反応性の塩素、臭素、又は沃素である。マ
スク層の厚みは2000−20000オングストロームで
あり正確な厚みはシリコンの溝の深さがどれだけ
である必要があるかに依存する。反応性イオン食
刻の雰囲気すなわちプラズマ食刻の雰囲気はアル
ゴン及び塩素のような不活性ガスの組合せである
のがよい。RF電源からの電力は0.1−0.75ワツ
ト／cm2のオーダーであるのがよく、これによつて
適度の速度でシリコンの反応性イオン食刻を生じ
るに充分な電力密度が得られる。この食刻で得ら
れる開口１８が第１図に示されており、開口はＮ
＋領域１２に少くとも部分的に入り込んでいる。
食刻技術である。湿つた酸素雰囲気又は乾いた酸
素雰囲気中で970℃の温度で熱成長させるか又は
化学的気相被着法（CVD）によつて被着させる
などの一般的な方法によつて二酸化シリコン層１
６を形成する。この代りに窒化シリコン、酸化ア
ルミニウム又はその組合せなどのマスク材料を使
用することもできる。窒素雰囲気中で800℃でシ
ラン及びN2Oの混合体を使用するCVD法により
0.3ミクロンの二酸化シリコン被膜を形成するの
が好ましい。最初の埋設酸化工程はベースとサブ
コレクタ・リーチスルー領域との間の分離領域の
形成を目的とする。この分離領域を形成すべき二
酸化シリコンの領域に一般的な露光食刻技術によ
つて適当な開口を形成する。こうして得られた構
造体を反応性イオン食刻雰囲気中に入れる。この
反応性イオン食刻は米国特許出願第594413号明細
書に詳細に説明されている。RF誘起されるプラ
ズマは反応性の塩素、臭素、又は沃素である。マ
スク層の厚みは2000−20000オングストロームで
あり正確な厚みはシリコンの溝の深さがどれだけ
である必要があるかに依存する。反応性イオン食
刻の雰囲気すなわちプラズマ食刻の雰囲気はアル
ゴン及び塩素のような不活性ガスの組合せである
のがよい。RF電源からの電力は0.1−0.75ワツ
ト／cm2のオーダーであるのがよく、これによつて
適度の速度でシリコンの反応性イオン食刻を生じ
るに充分な電力密度が得られる。この食刻で得ら
れる開口１８が第１図に示されており、開口はＮ
＋領域１２に少くとも部分的に入り込んでいる。
第２図を参照すると、第２の反応性イオン食刻
は単結晶シリコンの領域間の分離領域を形成する
ために行なわれる。二酸化シリコン層１６は一般
的な食刻技術によつて取除かれる。別の二酸化シ
リコン層がたとえばN2雰囲気中でシラン及びN2
Ｏの混合体を使用して800℃で熱分解被着により
基板表面に0.6−0.8ミクロンの厚さに形成され
る。開口１８はこの被着工程中に熱分解二酸化シ
リコンで埋められ分離領域２０となる。
は単結晶シリコンの領域間の分離領域を形成する
ために行なわれる。二酸化シリコン層１６は一般
的な食刻技術によつて取除かれる。別の二酸化シ
リコン層がたとえばN2雰囲気中でシラン及びN2
Ｏの混合体を使用して800℃で熱分解被着により
基板表面に0.6−0.8ミクロンの厚さに形成され
る。開口１８はこの被着工程中に熱分解二酸化シ
リコンで埋められ分離領域２０となる。
次に一般的な露光食刻技術により構造体に開口
を形成する。開口の位置は単結晶シリコン領域を
分離する誘電体分離領域を形成すべき位置であ
る。構造体を前述の反応性イオン食刻雰囲気中に
置き所望の深さの開口を食刻する。開口はＮ＋領
域１２を通つて基板領域１０に達するのがよい。
を形成する。開口の位置は単結晶シリコン領域を
分離する誘電体分離領域を形成すべき位置であ
る。構造体を前述の反応性イオン食刻雰囲気中に
置き所望の深さの開口を食刻する。開口はＮ＋領
域１２を通つて基板領域１０に達するのがよい。
次の工程は構造体をたとえば970℃の湿つた酸
化雰囲気にさらして開口又は溝を熱酸化する工程
である。開口又は溝内に約500−2000オングスト
ロームの厚さの二酸化シリコンを形成するために
構造体は前記雰囲気中に約10乃至30分間さらされ
る。熱酸化の目的は良好な二酸化シリコン界面特
性を得ることである。CVD被着した誘電体材料
の界面特性は余りよくないのが普通である。拡散
接合と誘電体分離領域とが接触してもよくするに
は良質の誘電体材料が必要である。たとえば気相
被着二酸化シリコンを用いて開口を適当な誘電体
材料で完全に埋め誘電体領域２２を得る。
化雰囲気にさらして開口又は溝を熱酸化する工程
である。開口又は溝内に約500−2000オングスト
ロームの厚さの二酸化シリコンを形成するために
構造体は前記雰囲気中に約10乃至30分間さらされ
る。熱酸化の目的は良好な二酸化シリコン界面特
性を得ることである。CVD被着した誘電体材料
の界面特性は余りよくないのが普通である。拡散
接合と誘電体分離領域とが接触してもよくするに
は良質の誘電体材料が必要である。たとえば気相
被着二酸化シリコンを用いて開口を適当な誘電体
材料で完全に埋め誘電体領域２２を得る。
場合によつては熱分解被着工程の前に溝の底部
の酸化物を通してほう素イオンをイオン打込みす
るのがよいことがある。これによつて分離領域の
下にＰ＋領域が形成され分離領域の下のＰ−型領
域がＮ型に反転するのが防止される。
の酸化物を通してほう素イオンをイオン打込みす
るのがよいことがある。これによつて分離領域の
下にＰ＋領域が形成され分離領域の下のＰ−型領
域がＮ型に反転するのが防止される。
熱分解二酸化シリコンは２乃至３ミクロンの厚
さに被着するのがよい。開口の充填工程はCO2／
SiH4／N4又はN2O／SiH4／N2のガス混合体を使
用して800乃至1000℃で二酸化シリコンを化学的
気相被着（CVD）させる方法が好ましい。代表
的な被着速度は50−10０オングストローム／分の
オーダーである。次に余分の二酸化シリコンを表
面から取除くためにＣVD二酸化シリコンを反応
性イオン食刻する。第２図は誘電体分離領域２２
によつて所望の単結晶シリコン領域を完全に分離
した構造を示す。構造体の表面は約0.08ミクロン
の熱酸化物を成長させるため再酸化され、二酸化
シリコン層２４が所望の厚さになるようにされて
いる。
さに被着するのがよい。開口の充填工程はCO2／
SiH4／N4又はN2O／SiH4／N2のガス混合体を使
用して800乃至1000℃で二酸化シリコンを化学的
気相被着（CVD）させる方法が好ましい。代表
的な被着速度は50−10０オングストローム／分の
オーダーである。次に余分の二酸化シリコンを表
面から取除くためにＣVD二酸化シリコンを反応
性イオン食刻する。第２図は誘電体分離領域２２
によつて所望の単結晶シリコン領域を完全に分離
した構造を示す。構造体の表面は約0.08ミクロン
の熱酸化物を成長させるため再酸化され、二酸化
シリコン層２４が所望の厚さになるようにされて
いる。
第３図を参照してベース領域の形成を説明す
る。適当な露光食刻技術を用いて二酸化シリコン
層２４にシリコン表面を露呈するベース開口を形
成する。この構造体をイオン打込装置中に入れ
100KeV、1.5×1014イオン／cm2の密度でほう素を
ベース領域に打込む。これによりベース領域２６
が形成される。ベースは誘電体分離領域に接触す
るのがよい。次いで適当な食刻技術によつて二酸
化シリコン層２４を取除く。その一つの方法はガ
ス流速度２−５c.c.／分で10−70ミクロンのガス圧
のCF4を使用するものであるRF電力レベルは0.1
ワツト／cm2以上である。
る。適当な露光食刻技術を用いて二酸化シリコン
層２４にシリコン表面を露呈するベース開口を形
成する。この構造体をイオン打込装置中に入れ
100KeV、1.5×1014イオン／cm2の密度でほう素を
ベース領域に打込む。これによりベース領域２６
が形成される。ベースは誘電体分離領域に接触す
るのがよい。次いで適当な食刻技術によつて二酸
化シリコン層２４を取除く。その一つの方法はガ
ス流速度２−５c.c.／分で10−70ミクロンのガス圧
のCF4を使用するものであるRF電力レベルは0.1
ワツト／cm2以上である。
第４図を参照すると、約300オングストローム
であるのが好ましい新しい二酸化シリコン層２８
が形成される。この層はCVD法又は熱酸化法に
より形成することができる。この二酸化シリコン
層の上に約300オングストロームであるのが好ま
しい窒化シリコン層３０を形成する。窒化シリコ
ン層は800℃のN2雰囲気中でシラン及びアンモニ
アの混合体から熱分解により被着させることがで
き、またRFスパツタリング法により形成するこ
ともできる。二酸化シリコン及び窒化シリコン以
外の誘電体材料の組合せも可能であり、たとえば
酸化アルミニウム、厚い二酸化シリコンなどを使
用することもできる。次に適当な露光食刻技術を
用いて二酸化シリコン２８及び窒化シリコン３０
の一部分を構造体の表面から取除く。二酸化シリ
コン及び窒化シリコンの２重層でマスクされたま
ま残されているのはエミツタ領域及びコレクタ・
リーチスルー領域となるべき領域である。
であるのが好ましい新しい二酸化シリコン層２８
が形成される。この層はCVD法又は熱酸化法に
より形成することができる。この二酸化シリコン
層の上に約300オングストロームであるのが好ま
しい窒化シリコン層３０を形成する。窒化シリコ
ン層は800℃のN2雰囲気中でシラン及びアンモニ
アの混合体から熱分解により被着させることがで
き、またRFスパツタリング法により形成するこ
ともできる。二酸化シリコン及び窒化シリコン以
外の誘電体材料の組合せも可能であり、たとえば
酸化アルミニウム、厚い二酸化シリコンなどを使
用することもできる。次に適当な露光食刻技術を
用いて二酸化シリコン２８及び窒化シリコン３０
の一部分を構造体の表面から取除く。二酸化シリ
コン及び窒化シリコンの２重層でマスクされたま
ま残されているのはエミツタ領域及びコレクタ・
リーチスルー領域となるべき領域である。
800℃水素雰囲気中でシラン及びジボランの混
合体を使用してＰ型不純物ドープのシリコンの被
膜３２をウエハ全面に被着する。他のＰ型ドーパ
ントを使用することもできる。シリコンの厚みは
約1000乃至10000オングストロームであり5000オ
ングストロームが好ましい。厚みが約10000オン
グストロームを越えると平坦性の問題を生じ高回
路密度のチツプを製造するのが困難になる。厚み
が約1000オングストローム以下であるならば、多
結晶シリコンの抵抗値が大きくなり装置の性能に
悪影響を与える。好ましいドーピング・レベルは
約1019乃至1021原子／cm2の間である。シヨツトキ
障壁接点、エミツタ領域及びコレクタ・リーチス
ルー領域上のシリコン層３２を取除くのに露光食
刻技術を使用する。次いで層３２を覆つて二酸化
シリコン層３４を成長させる。層３４の厚さは約
2000オングストロームがよい。
合体を使用してＰ型不純物ドープのシリコンの被
膜３２をウエハ全面に被着する。他のＰ型ドーパ
ントを使用することもできる。シリコンの厚みは
約1000乃至10000オングストロームであり5000オ
ングストロームが好ましい。厚みが約10000オン
グストロームを越えると平坦性の問題を生じ高回
路密度のチツプを製造するのが困難になる。厚み
が約1000オングストローム以下であるならば、多
結晶シリコンの抵抗値が大きくなり装置の性能に
悪影響を与える。好ましいドーピング・レベルは
約1019乃至1021原子／cm2の間である。シヨツトキ
障壁接点、エミツタ領域及びコレクタ・リーチス
ルー領域上のシリコン層３２を取除くのに露光食
刻技術を使用する。次いで層３２を覆つて二酸化
シリコン層３４を成長させる。層３４の厚さは約
2000オングストロームがよい。
層３４の表面にフオトレジストを施し露光現像
し焼成してエミツタ接点及びコレクタ・リーチス
ルー接点上の300オングストロームの窒化シリコ
ン層３０及び300オングストロームの二酸化シリ
コン層２８を反応性イオン食刻するためのマスク
とする。反応性イオン食刻は30−40ミクロンのガ
ス圧、流速約２−３c.c.／mm、室温で電力消費約
0.3ワツト／cm2という条件でCF4を用いダイオー
ド型のシステム内で行なう。
し焼成してエミツタ接点及びコレクタ・リーチス
ルー接点上の300オングストロームの窒化シリコ
ン層３０及び300オングストロームの二酸化シリ
コン層２８を反応性イオン食刻するためのマスク
とする。反応性イオン食刻は30−40ミクロンのガ
ス圧、流速約２−３c.c.／mm、室温で電力消費約
0.3ワツト／cm2という条件でCF4を用いダイオー
ド型のシステム内で行なう。
次に構造体を適当なイオン打込装置内に入れて
エミツタ及びコレクタ・リーチスルー領域のイオ
ン打込みを行なう。打込み材料として好ましいの
はヒ素でありその適用量は１×1015原子／cm2であ
り必要とされるエネルギは40KeVである。この結
果得られる構造を第６図に示す。３６がエミツタ
で３８がコレクタ・リーチスルーである。この構
造体をイオン打込装置から取り出し熱処理装置に
入れ、酸素中で1000℃で５分間加熱し次いで窒素
中で30分間加熱する。これによつてコレクタ・リ
ーチスルー領域３８及びエミツタ領域３６中の不
純物がドライブ・インされる。
エミツタ及びコレクタ・リーチスルー領域のイオ
ン打込みを行なう。打込み材料として好ましいの
はヒ素でありその適用量は１×1015原子／cm2であ
り必要とされるエネルギは40KeVである。この結
果得られる構造を第６図に示す。３６がエミツタ
で３８がコレクタ・リーチスルーである。この構
造体をイオン打込装置から取り出し熱処理装置に
入れ、酸素中で1000℃で５分間加熱し次いで窒素
中で30分間加熱する。これによつてコレクタ・リ
ーチスルー領域３８及びエミツタ領域３６中の不
純物がドライブ・インされる。
一般的な露光食刻技術により二酸化シリコン層
３４の表面にフオトレジスト・マスクを形成し第
７図に示すようにＰ型ドープド多結晶シリコン・
オーミツク接点４０に接続する開口４２を反応性
イオン食刻で開ける。二酸化シリコン材料の反応
性イオン食刻は30−40ミクロンのガス圧、約２−
３c.c.／分の流速でCF4ガスを使用して行なう。
３４の表面にフオトレジスト・マスクを形成し第
７図に示すようにＰ型ドープド多結晶シリコン・
オーミツク接点４０に接続する開口４２を反応性
イオン食刻で開ける。二酸化シリコン材料の反応
性イオン食刻は30−40ミクロンのガス圧、約２−
３c.c.／分の流速でCF4ガスを使用して行なう。
次に適当なオーミツク接点金属を蒸着その他の
方法により構造体の上表面に被着させる。代表的
な接点材料はアルミニウム又はアルミニウム銅で
ある。しかし、プラチナ、パラジウム、モリブデ
ンその他の材料を使用することもできる。半導体
構造の表面に所望の導体線を形成するために露光
食刻技術を使用することができる。こうして完成
したNPNトランジスタ構造を第８図に示す。４
４がエミツタ接点、４０がベース接点、４６が第
２レベルのベース接点、４８がコレクタ・リーチ
スルー接点である。第９図は第８図の構造の平面
図である。
方法により構造体の上表面に被着させる。代表的
な接点材料はアルミニウム又はアルミニウム銅で
ある。しかし、プラチナ、パラジウム、モリブデ
ンその他の材料を使用することもできる。半導体
構造の表面に所望の導体線を形成するために露光
食刻技術を使用することができる。こうして完成
したNPNトランジスタ構造を第８図に示す。４
４がエミツタ接点、４０がベース接点、４６が第
２レベルのベース接点、４８がコレクタ・リーチ
スルー接点である。第９図は第８図の構造の平面
図である。
第８図及び第９図に示す構造はベース、エミツ
タ間隔が約0.5ミクロン以下であるという利点を
有する。この利点はエミツタ接点を囲むことが望
ましいドープド多結晶シリコン接点を使用するこ
とによつて得られる。この設計によつて装置の寸
法も小さくなる。この構造を使用する回路のレイ
アウトはベース接点金属がエミツタ及びコレクタ
金属に平行であるから簡単である。多結晶シリコ
ンによつて得られるベース接点がエミツタの全側
面を囲みエミツタからの注入を全側面で均一にす
る。従つてこの構造によりエミツタの効率が向上
する。また、高度にドープされた多結晶シリコン
層によつて外的ベース拡散源が提供される。これ
により浅い接合のトランジスタにおける外的ベー
ス拡散の必要性が低減される。エミツタの幅及び
長さは約２ミクロン以下であり、エミツタ・ベー
ス間隔は約0.5ミクロン以下である。
タ間隔が約0.5ミクロン以下であるという利点を
有する。この利点はエミツタ接点を囲むことが望
ましいドープド多結晶シリコン接点を使用するこ
とによつて得られる。この設計によつて装置の寸
法も小さくなる。この構造を使用する回路のレイ
アウトはベース接点金属がエミツタ及びコレクタ
金属に平行であるから簡単である。多結晶シリコ
ンによつて得られるベース接点がエミツタの全側
面を囲みエミツタからの注入を全側面で均一にす
る。従つてこの構造によりエミツタの効率が向上
する。また、高度にドープされた多結晶シリコン
層によつて外的ベース拡散源が提供される。これ
により浅い接合のトランジスタにおける外的ベー
ス拡散の必要性が低減される。エミツタの幅及び
長さは約２ミクロン以下であり、エミツタ・ベー
ス間隔は約0.5ミクロン以下である。
第１図乃至第８図は本発明の実施例における各
工程の基板断面を示す図、第９図は第８図の構造
体の平面を示す図である。 ２６……ベース領域、３６……エミツタ領域、
４０……ドープド多結晶シリコン、４４……エミ
ツタ接点。
工程の基板断面を示す図、第９図は第８図の構造
体の平面を示す図である。 ２６……ベース領域、３６……エミツタ領域、
４０……ドープド多結晶シリコン、４４……エミ
ツタ接点。
Claims (1)
- 【特許請求の範囲】 １ (a) 絶縁分離領域によつて分離された第１導
電型のサブコレクタ領域を有する半導体基体を
準備し、 (b) 前記サブコレクタ領域に隣接して前記半導体
基体の表面に達する第２導電型のベース領域を
形成し、 (c) 前記半導体基体の表面において、少くとも、
エミツタ領域となるべき領域全体及びコレク
タ・リーチスルー領域となるべき領域全体を覆
い、前記ベース領域の少くとも一部を露出させ
るように絶縁性のマスク層を形成し、 (d) 前記ベース領域とオーミツク接触し且つ前記
エミツタ領域となるべき領域及びコレクタ・リ
ーチスルー領域となるべき領域を覆うように前
記半導体基体の表面に、第２導電型にドープさ
れた多結晶シリコン層を形成し、 (e) 前記エミツタ領域となるべき領域及びコレク
タ・リーチスルー領域のみに通じるための開口
をそれぞれ前記多結晶シリコン層に形成し、 (f) 前記多結晶シリコン層の表面に絶縁層を形成
し、 (g) 前記それぞれの開口中のマスク層を除去し、 (h) 前記それぞれの開口を通して、エミツタ領域
及びコレクタ・リーチスルー領域を形成するた
めに第１導電型のイオンを打ち込み、 (j) 前記エミツタ領域及びコレクタ・リーチスル
ー領域に前記それぞれの開口を介してオーミツ
ク金属接点を形成する工程を有する、 半導体装置の製造方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US05/844,769 US4160991A (en) | 1977-10-25 | 1977-10-25 | High performance bipolar device and method for making same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5466076A JPS5466076A (en) | 1979-05-28 |
| JPS62588B2 true JPS62588B2 (ja) | 1987-01-08 |
Family
ID=25293582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11246978A Granted JPS5466076A (en) | 1977-10-25 | 1978-09-14 | Semiconductor bipolar device |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US4160991A (ja) |
| EP (1) | EP0001550B1 (ja) |
| JP (1) | JPS5466076A (ja) |
| AU (1) | AU517690B2 (ja) |
| BR (1) | BR7806949A (ja) |
| CA (1) | CA1097825A (ja) |
| DE (1) | DE2861136D1 (ja) |
| ES (1) | ES474421A1 (ja) |
| IT (1) | IT1159126B (ja) |
Families Citing this family (42)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4277883A (en) * | 1977-12-27 | 1981-07-14 | Raytheon Company | Integrated circuit manufacturing method |
| US4157269A (en) * | 1978-06-06 | 1979-06-05 | International Business Machines Corporation | Utilizing polysilicon diffusion sources and special masking techniques |
| US4209350A (en) * | 1978-11-03 | 1980-06-24 | International Business Machines Corporation | Method for forming diffusions having narrow dimensions utilizing reactive ion etching |
| US4209349A (en) * | 1978-11-03 | 1980-06-24 | International Business Machines Corporation | Method for forming a narrow dimensioned mask opening on a silicon body utilizing reactive ion etching |
| US4269636A (en) * | 1978-12-29 | 1981-05-26 | Harris Corporation | Method of fabricating self-aligned bipolar transistor process and device utilizing etching and self-aligned masking |
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| US4338622A (en) * | 1979-06-29 | 1982-07-06 | International Business Machines Corporation | Self-aligned semiconductor circuits and process therefor |
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- 1977-10-25 US US05/844,769 patent/US4160991A/en not_active Expired - Lifetime
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1978
- 1978-07-18 CA CA307,631A patent/CA1097825A/en not_active Expired
- 1978-07-28 AU AU38448/78A patent/AU517690B2/en not_active Expired
- 1978-09-06 DE DE7878100830T patent/DE2861136D1/de not_active Expired
- 1978-09-06 EP EP78100830A patent/EP0001550B1/de not_active Expired
- 1978-09-14 JP JP11246978A patent/JPS5466076A/ja active Granted
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- 1978-10-23 BR BR7806949A patent/BR7806949A/pt unknown
- 1978-10-23 ES ES474421A patent/ES474421A1/es not_active Expired
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| JPS5427774A (en) * | 1977-08-03 | 1979-03-02 | Nec Corp | Semiconductor device |
Also Published As
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|---|---|
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| CA1097825A (en) | 1981-03-17 |
| AU517690B2 (en) | 1981-08-20 |
| EP0001550B1 (de) | 1981-10-07 |
| DE2861136D1 (en) | 1981-12-17 |
| US4160991A (en) | 1979-07-10 |
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