JPH0760809B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0760809B2 JPH0760809B2 JP62224626A JP22462687A JPH0760809B2 JP H0760809 B2 JPH0760809 B2 JP H0760809B2 JP 62224626 A JP62224626 A JP 62224626A JP 22462687 A JP22462687 A JP 22462687A JP H0760809 B2 JPH0760809 B2 JP H0760809B2
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- JP
- Japan
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- insulating film
- ion implantation
- region
- semiconductor device
- isolation region
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置分野に利用される。
本発明は半導体装置の製造方法に関し、特に不純物層の
形成方法に関する。
形成方法に関する。
本発明は、半導体基板上の溝が絶縁膜でおおわれた素子
分離領域と、薄い絶縁膜でおおわれた素子形成領域とを
有する半導体装置の製造方法において、 前記素子分離領域に注入される不純物のほぼ50％以上が
前記半導体基板中に達する条件で、前記厚い絶縁膜およ
び前記薄い絶縁膜上からイオン注入を行い同時に前記素
子分離領域および前記素子形成領域に不純物を導入し、
さらに、前記薄い絶縁膜上から前記素子形成領域に選択
的にイオン注入により不純物を導入することにより、 素子分離領域における寄生MISトランジスタのしきい値
を制御できるようにするとともに、従来よりもイオン注
入回数を少くし製造工程の簡略化を図ったものである。
分離領域と、薄い絶縁膜でおおわれた素子形成領域とを
有する半導体装置の製造方法において、 前記素子分離領域に注入される不純物のほぼ50％以上が
前記半導体基板中に達する条件で、前記厚い絶縁膜およ
び前記薄い絶縁膜上からイオン注入を行い同時に前記素
子分離領域および前記素子形成領域に不純物を導入し、
さらに、前記薄い絶縁膜上から前記素子形成領域に選択
的にイオン注入により不純物を導入することにより、 素子分離領域における寄生MISトランジスタのしきい値
を制御できるようにするとともに、従来よりもイオン注
入回数を少くし製造工程の簡略化を図ったものである。
半導体基板上に素子分離領域となる厚い絶縁膜領域と素
子形成領域となる薄い絶縁膜領域とを有する半導体装置
において、半導体基板中に不純物を導入する方法の一つ
として、従来は第２図（ａ）〜（ｄ）に示す方法が用い
られてきた。
子形成領域となる薄い絶縁膜領域とを有する半導体装置
において、半導体基板中に不純物を導入する方法の一つ
として、従来は第２図（ａ）〜（ｄ）に示す方法が用い
られてきた。
以下第２図（ａ）〜（ｄ）を用いて説明する。ここでは
半導体基板としてＰ型単結晶のシリコン基板を用いる。
半導体基板としてＰ型単結晶のシリコン基板を用いる。
第１に第２図（ａ）に示すように、シリコン基板21上に
数百Å程度の薄い酸化膜22を形成し、素子形成領域とな
る部分の薄い酸化膜22の上に熱酸化およびイオン注入の
阻止材28として例えばシリコン窒化膜を形成し、阻止材
28の無い領域に不純物のイオン注入26aを行う。イオン
注入する物質はシリコン基板21と同種のもの、例えばボ
ロン等を用いる。イオン注入時のエネルギーとして例え
ば100kevを用いると、イオン注入された不純物のピーク
は基板表面から約0.2μｍの深さに達しその軌跡はイオ
ン注入軌跡24aで示すようになる。この注入された不純
物領域は、厚い絶縁膜とその上に形成された配線とソー
ス、ドレインまたはクロスアンダとで構成される寄生MI
S（絶縁ゲート）トランジスタのしきい値を制御し、そ
の発生を防止する役目を持っている。
数百Å程度の薄い酸化膜22を形成し、素子形成領域とな
る部分の薄い酸化膜22の上に熱酸化およびイオン注入の
阻止材28として例えばシリコン窒化膜を形成し、阻止材
28の無い領域に不純物のイオン注入26aを行う。イオン
注入する物質はシリコン基板21と同種のもの、例えばボ
ロン等を用いる。イオン注入時のエネルギーとして例え
ば100kevを用いると、イオン注入された不純物のピーク
は基板表面から約0.2μｍの深さに達しその軌跡はイオ
ン注入軌跡24aで示すようになる。この注入された不純
物領域は、厚い絶縁膜とその上に形成された配線とソー
ス、ドレインまたはクロスアンダとで構成される寄生MI
S（絶縁ゲート）トランジスタのしきい値を制御し、そ
の発生を防止する役目を持っている。
第２に第２図（ｂ）に示すように、阻止材28の無い阻止
分離領域に熱酸化により0.8μｍ程度の厚い酸化膜23を
形成する。
分離領域に熱酸化により0.8μｍ程度の厚い酸化膜23を
形成する。
第３に第２図（ｃ）に示すように、阻止材８を除去した
後、薄い酸化膜領域22の下のシリコン基板21中の深い位
置にシリコン基板21と同種の不純物のイオン注入26bを
行う。不純物としてボロンを用い150kevのエネルギーで
注入をすると、不純物のピークは基板表面より0.4〜0.5
μｍとなり、その軌跡はイオン注入軌跡24bのようにな
る。厚い酸化膜23の領域では不純物のピークは酸化膜中
にあり、シリコン基板21中には不純物はほとんど導入さ
れない。
後、薄い酸化膜領域22の下のシリコン基板21中の深い位
置にシリコン基板21と同種の不純物のイオン注入26bを
行う。不純物としてボロンを用い150kevのエネルギーで
注入をすると、不純物のピークは基板表面より0.4〜0.5
μｍとなり、その軌跡はイオン注入軌跡24bのようにな
る。厚い酸化膜23の領域では不純物のピークは酸化膜中
にあり、シリコン基板21中には不純物はほとんど導入さ
れない。
第４に第２図（ｄ）に示すように、薄い酸化膜22の領域
下の基板表面からの浅い位置にイオン注入27を行う。イ
オン注入27のときに用いる不純物は素子の要求により同
様なものでも良いが、例えばボロンを用いるとエネルギ
ーを40kevとした場合不純物のピークは約0.1μｍの深さ
となり、その軌跡はイオン注入軌跡25のようになる。こ
の場合も厚い酸化膜23の領域では酸化膜中に不純物の濃
度ピークが存在しシリコン基板21中にほとんど入らな
い。
下の基板表面からの浅い位置にイオン注入27を行う。イ
オン注入27のときに用いる不純物は素子の要求により同
様なものでも良いが、例えばボロンを用いるとエネルギ
ーを40kevとした場合不純物のピークは約0.1μｍの深さ
となり、その軌跡はイオン注入軌跡25のようになる。こ
の場合も厚い酸化膜23の領域では酸化膜中に不純物の濃
度ピークが存在しシリコン基板21中にほとんど入らな
い。
以上の製造方法はLOCOS法と呼ばれるものである。この
後、素子形成工程へ進む。
後、素子形成工程へ進む。
前述のように、厚い絶縁膜でおおわれた素子分離領域と
薄い絶縁膜でおおわれた素子形成領域を有する半導体装
置では、半導体基板の厚い絶縁膜下の浅い位置と薄い絶
縁膜下の深い位置に半導体基板と同種の不純物の濃度の
高い層が形成される。
薄い絶縁膜でおおわれた素子形成領域を有する半導体装
置では、半導体基板の厚い絶縁膜下の浅い位置と薄い絶
縁膜下の深い位置に半導体基板と同種の不純物の濃度の
高い層が形成される。
前述の第２図（ａ）〜（ｄ）に示す従来の製造方法で
は、厚い絶縁膜下の不純物層は厚い絶縁膜を形成する前
に形成されるため、厚い絶縁膜を形成する際に、半導体
基板のより深い位置あるいは絶縁膜中に不純物が拡散し
ピーク濃度の制御が難しく、厚い絶縁膜領域に寄生的に
できるMISトランジスタのしきい値がさがり素子分離能
力が低下する欠点と、また、半導体基板と同種の不純物
層を２度に分けて形成しており製造工程が複雑になる欠
点とがあった。
は、厚い絶縁膜下の不純物層は厚い絶縁膜を形成する前
に形成されるため、厚い絶縁膜を形成する際に、半導体
基板のより深い位置あるいは絶縁膜中に不純物が拡散し
ピーク濃度の制御が難しく、厚い絶縁膜領域に寄生的に
できるMISトランジスタのしきい値がさがり素子分離能
力が低下する欠点と、また、半導体基板と同種の不純物
層を２度に分けて形成しており製造工程が複雑になる欠
点とがあった。
また、厚い絶縁膜の近傍で形成されるアクティブ領域の
反対導電型不純物界面の空乏層が繋がり易くなってMIS
トランジスタのしきい値が下がる問題があった。
反対導電型不純物界面の空乏層が繋がり易くなってMIS
トランジスタのしきい値が下がる問題があった。
本発明の目的は、前記の欠点を除去することにより、前
記MISトランジスタのしきい値を制御することができ、
かつイオン注入回数を減らすことのできる半導体装置の
製造方法を提供することにある。
記MISトランジスタのしきい値を制御することができ、
かつイオン注入回数を減らすことのできる半導体装置の
製造方法を提供することにある。
本発明は、一導電型の半導体基板の主表面上の素子分離
領域に溝を形成する工程と、この溝内を絶縁膜で埋め込
む工程と、素子形成領域に薄い絶縁膜を形成する工程と
を含む半導体装置の製造方法において、前記素子分離領
域および前記素子形成領域に同時に所定の導電型の不純
物の導入を行う第一のイオン注入工程と、前記薄い絶縁
膜上から前記素子形成領域に選択的に所定の導電型の不
純物の導入を行う第二のイオン注入工程とを含み、前記
第一のイオン注入工程におけるイオンの加速エネルギー
は前記素子分離領域に注入される不純物のほぼ50％以上
が前記半導体基板中に達する値に設定されることを特徴
とする。
領域に溝を形成する工程と、この溝内を絶縁膜で埋め込
む工程と、素子形成領域に薄い絶縁膜を形成する工程と
を含む半導体装置の製造方法において、前記素子分離領
域および前記素子形成領域に同時に所定の導電型の不純
物の導入を行う第一のイオン注入工程と、前記薄い絶縁
膜上から前記素子形成領域に選択的に所定の導電型の不
純物の導入を行う第二のイオン注入工程とを含み、前記
第一のイオン注入工程におけるイオンの加速エネルギー
は前記素子分離領域に注入される不純物のほぼ50％以上
が前記半導体基板中に達する値に設定されることを特徴
とする。
半導体基板上の溝を埋め込んだ絶縁膜および薄い絶縁膜
上から素子分離領域および素子形成領域に第一のイオン
注入工程により所定の不純物を導入する。この場合イオ
ンの加速エネルギーを前記素子分離領域に注入される不
純物のほぼ50％以上が半導体基板中に達する条件とす
る。さらに、薄い絶縁膜上から前記素子形成領域に第二
のイオン注入工程により選択的に所定の不純物の導入を
行う。
上から素子分離領域および素子形成領域に第一のイオン
注入工程により所定の不純物を導入する。この場合イオ
ンの加速エネルギーを前記素子分離領域に注入される不
純物のほぼ50％以上が半導体基板中に達する条件とす
る。さらに、薄い絶縁膜上から前記素子形成領域に第二
のイオン注入工程により選択的に所定の不純物の導入を
行う。
従って、前記第一の注入工程においては、溝を埋め込ん
だ絶縁膜を通してその下の半導体基板中に寄生MISトラ
ンジスタのしきい値を定める不純物が所要の値に制御し
て導入される。しかも従来のように一度導入した後にそ
の溝を埋める厚い絶縁膜を形成することはないので一度
導入したレベルは安定に保たれる。しかもこの第一のイ
オン注入工程により素子形成領域にも所定の不純物が導
入され、従来２回必要としたイオン注入回数を１回で済
ますことができる。これにより、寄生MISトランジスタ
のしきい値の制御と、イオン注入回数の減少とを図るこ
とが可能となる。
だ絶縁膜を通してその下の半導体基板中に寄生MISトラ
ンジスタのしきい値を定める不純物が所要の値に制御し
て導入される。しかも従来のように一度導入した後にそ
の溝を埋める厚い絶縁膜を形成することはないので一度
導入したレベルは安定に保たれる。しかもこの第一のイ
オン注入工程により素子形成領域にも所定の不純物が導
入され、従来２回必要としたイオン注入回数を１回で済
ますことができる。これにより、寄生MISトランジスタ
のしきい値の制御と、イオン注入回数の減少とを図るこ
とが可能となる。
以下、本発明の実施例について図面を参照して説明す
る。
る。
第１図（ａ）〜（ｄ）は本発明の実施例を示す主要工程
における半導体装置の模式的断面図で、溝あるいはトレ
ンチと呼ばれる製造方法に対するものである。
における半導体装置の模式的断面図で、溝あるいはトレ
ンチと呼ばれる製造方法に対するものである。
第１に第１図（ａ）に示すように、Ｐ型のシリコン基板
11の素子分離領域となる部分に深さ数千Å程度の溝19を
形成する。
11の素子分離領域となる部分に深さ数千Å程度の溝19を
形成する。
第２に第１図（ｂ）に示すように、溝19中に酸化膜を埋
め込み厚い酸化膜13を形成する。また溝19以外の部分に
も数百Å程度の薄い酸化膜12を形成する。このとき薄い
酸化膜12と厚い酸化膜13の表面は平坦化されているとす
る。
め込み厚い酸化膜13を形成する。また溝19以外の部分に
も数百Å程度の薄い酸化膜12を形成する。このとき薄い
酸化膜12と厚い酸化膜13の表面は平坦化されているとす
る。
第３に第１図（ｃ）に示すように、イオン注入16によ
り、シリコン基板11と同種の不純物を薄い酸化膜12およ
び厚い酸化膜13を通してシリコン基板11中にイオン注入
する。Ｐ型のシリコン基板11にボロンを350kevのエネル
ギーで注入する場合、溝19の深さが0.8μｍ程度である
と、不純物濃度のピーク位置の軌跡はイオン注入軌跡14
のようになり、シリコン基板11の底面から見るとほぼ同
位置となる。
り、シリコン基板11と同種の不純物を薄い酸化膜12およ
び厚い酸化膜13を通してシリコン基板11中にイオン注入
する。Ｐ型のシリコン基板11にボロンを350kevのエネル
ギーで注入する場合、溝19の深さが0.8μｍ程度である
と、不純物濃度のピーク位置の軌跡はイオン注入軌跡14
のようになり、シリコン基板11の底面から見るとほぼ同
位置となる。
第４に第１図（ｄ）に示すように、イオン注入17により
薄い酸化膜２の下のシリコン基板11の浅い位置に不純物
のイオン注入を行う。このときの不純物濃度のピークの
位置は、イオン注入軌跡15のようになる。
薄い酸化膜２の下のシリコン基板11の浅い位置に不純物
のイオン注入を行う。このときの不純物濃度のピークの
位置は、イオン注入軌跡15のようになる。
以上の説明においてＰ型半導体基板を用いたが、Ｎ型で
も、あるいは相補型にも本発明を適用できる。また、絶
縁膜も酸化膜に限定するものではない。
も、あるいは相補型にも本発明を適用できる。また、絶
縁膜も酸化膜に限定するものではない。
以上説明したように、本発明は、半導体基板に形成され
た溝に埋め込まれた厚い酸化膜の生成後に薄い酸化膜の
部分と一括して不純物の導入を行うので、従来技術と異
なり、不純物のピーク濃度の制御がしやすく、素子分離
領域に寄生的にできるMISトランジスタのしきい値を制
御できる効果がある。また、従来例よりイオン注入回数
が少なく製造工程を簡略化できる効果がある。
た溝に埋め込まれた厚い酸化膜の生成後に薄い酸化膜の
部分と一括して不純物の導入を行うので、従来技術と異
なり、不純物のピーク濃度の制御がしやすく、素子分離
領域に寄生的にできるMISトランジスタのしきい値を制
御できる効果がある。また、従来例よりイオン注入回数
が少なく製造工程を簡略化できる効果がある。
また、素子形成領域のエッジが垂直であり、イオン注入
層が平坦にできるため、分離領域の端部で不純物濃度の
低下がなく、寄生MISトランジスタのしきい値が下がっ
て誤動作を生ずることもない効果がある。
層が平坦にできるため、分離領域の端部で不純物濃度の
低下がなく、寄生MISトランジスタのしきい値が下がっ
て誤動作を生ずることもない効果がある。
第１図（ａ）〜（ｄ）は本発明の実施例を示す主要工程
における半導体装置の模式的断面図。 第２図（ａ）〜（ｄ）は従来例を示す主要工程における
半導体装置の模式的断面図。 11、21……シリコン基板、12、22……薄い酸化膜、13、
23……厚い酸化膜、14、15、24a、24b、25……イオン注
入軌跡、16、17、26a、26b、27……イオン注入、28……
阻止材、19……溝。
における半導体装置の模式的断面図。 第２図（ａ）〜（ｄ）は従来例を示す主要工程における
半導体装置の模式的断面図。 11、21……シリコン基板、12、22……薄い酸化膜、13、
23……厚い酸化膜、14、15、24a、24b、25……イオン注
入軌跡、16、17、26a、26b、27……イオン注入、28……
阻止材、19……溝。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/76 29/78 Ｈ０１Ｌ 21/265 Ｆ 7514−4Ｍ 29/78 ３０１ Ｙ 9278−4Ｍ 21/76 Ｒ
Claims (1)
- 【請求項１】一導電型の半導体基板の主表面上の素子分
離領域に溝を形成する工程と、この溝内を絶縁膜で埋め
込む工程と、素子形成領域に薄い絶縁膜を形成する工程
とを含む半導体装置の製造方法において、 前記素子分離領域および前記素子形成領域に同時に所定
の導電型の不純物の導入を行う第一のイオン注入工程
と、前記薄い絶縁膜上から前記素子形成領域に選択的に
所定の導電型の不純物の導入を行う第二のイオン注入工
程とを含み、 前記第一のイオン注入工程におけるイオンの加速エネル
ギーは前記素子分離領域に注入される不純物のほぼ50％
以上が前記半導体基板中に達する値に設定される ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62224626A JPH0760809B2 (ja) | 1987-09-08 | 1987-09-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62224626A JPH0760809B2 (ja) | 1987-09-08 | 1987-09-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6467911A JPS6467911A (en) | 1989-03-14 |
| JPH0760809B2 true JPH0760809B2 (ja) | 1995-06-28 |
Family
ID=16816654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62224626A Expired - Lifetime JPH0760809B2 (ja) | 1987-09-08 | 1987-09-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0760809B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5091324A (en) * | 1990-08-10 | 1992-02-25 | Advanced Micro Devices, Inc. | Process for producing optimum intrinsic, long channel, and short channel mos devices in vlsi structures |
| US6451645B1 (en) | 2000-07-12 | 2002-09-17 | Denso Corp | Method for manufacturing semiconductor device with power semiconductor element and diode |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4160991A (en) * | 1977-10-25 | 1979-07-10 | International Business Machines Corporation | High performance bipolar device and method for making same |
| JPS5687340A (en) * | 1979-12-19 | 1981-07-15 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
-
1987
- 1987-09-08 JP JP62224626A patent/JPH0760809B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6467911A (en) | 1989-03-14 |
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