JPH04226052A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は各種電子機器に搭載され
るメモリー、光電変換装置、信号処理装置等の半導体回
路装置に関し、特に金属配線構造及び素子分離構造が改
良された半導体装置に関する。

【０００２】

【従来の技術】従来、半導体装置における素子分離は、
図１のように構成されている。図中、符号１は金属配線
、２，３はトランジスタ，ＦＥＴ　，抵抗，コンデンサ
ー，光センサー等が形成されている素子領域であり、そ
れらを電気的に絶縁するのが、素子分離領域、すなわち
、不純物がドープされたＳｉ基板４や同じ不純物がドー
プされたＳｉ層５である。素子分離領域４，５の電位は
金属配線１または６により固定されている。

【０００３】例えば、固体撮像素子の素子分離領域は、
図２のように構成されている。図中、符号４はＰ型基板
、５’はｎ＋埋め込み層、２はｎ−エピタキシャル成長
層（以下、エピタキシャル成長をエピと記す）、５はｎ
＋層である。前記ｎ−エピ層２は光電変換領域であり、
ｎ＋埋め込み層５’およびｎ＋層５が素子領域である。

【０００４】ｎ−エピ層２は、ｎ＋埋め込み層５’およ
びｎ＋層５を通じてある正の電位に維持される。ｎ−エ
ピ層２とｎ＋層５の接合による内蔵電界により、光照射
で生成した電子は、ｎ＋埋め込み層５’およびｎ＋層５
に吸収されるが、正孔は画素内に閉じ込められ隣接画素
へ拡散できず、クロストークを防ぐことができる。

【０００５】しかしながら従来例は次のような解決すべ
き技術課題を有していた。

【０００６】（１）　素子分離領域５に数十〜数百Ω／
□程度のインピーダンスがあった。そのため、領域５に
電流が流れ込み、電位が上昇すると、素子領域２，３と
の間で寄生トランジスタがＯＮし、ラッチアップや機能
の不安定動作の原因となっていた。

【０００７】（２）　領域５のインピーダンスにより、
素子領域２，３でクロストークが発生し、不安定動作の
原因となっていた。

【０００８】特に固体撮像素子の場合には、（３）　熱
的に高いエネルギーを得た正孔は、隣接画素へ拡散して
しまう。

【０００９】（４）　素子分離領域も半導体であるので
、光が照射されると、キャリアを発生してしまう。

【００１０】（５）　また、ｎ＋−Ｓｉ　素子分離層の
幅は、プロセス上狭くすることができず、画素ピッチの
縮小化の妨げとなり、固体撮像装置の高解像度化の妨げ
となっていた。

【００１１】一方、高集積化された半導体装置における
金属配線構造としては、例えば図３に示すようにシリコ
ンなどからなる半導体基板５１の表面上に酸化シリコン
などからなる層間絶縁膜５２が形成され、この層間絶縁
膜５２の上に　Ａｌ，　Ａｌ−Ｓｉなどからなる金属配
線層５３が形成されたものが知られている。

【００１２】このような構造の金属配線を備えた半導体
装置にあっては、各配線の幅寸法を大きくして配線の断
面積を増大させ、これにより各配線に必要な電流許容量
を確保していたため、配線の平面積が増大してしまい、
素子サイズを大きくせずに配線の密度を向上させようと
しても、それには限界があった。

【００１３】このため、配線密度を向上させるために、
例えば図４に示すような各配線を多層に積層させた配線
構造の半導体装置が知られている。

【００１４】この半導体装置においては、２層の金属配
線が絶縁膜を介して積層されている。

【００１５】以下に、図４に示した半導体装置の製造方
法を概略説明する。

【００１６】まず、半導体基板５１の表面の一部にバイ
ポ−ラトランジスタ、ＭＯＳ　トランジスタ、ＭＯＳ　
ダイオ−ドなどの種々の必要な機能素子を形成したのち
、その半導体基板５１の残りの表面に　ＰＳＧ　（Ｐｈ
ｏｓｐｈｏ　ｓｉｌｉｃａｔｅ　ｇｌａｓｓ）　などか
らなる第１層間絶縁膜５２を常圧ＣＶＤ　法により厚さ
０．５　〜１．０　μｍで形成し、この第１層間絶縁膜
５２にアニ−ル（焼きなまし）を施す。

【００１７】次に、上述の第１層間絶縁膜５２の上にレ
ジストを用いたパタ−ニングを施して上述した各機能素
子の電極取り出し用として開孔５２ａ　を形成する。次
いで、スパッタリング法により例えば　Ａｌ−Ｓｉから
なる配線材料を第１層間絶縁膜５２の表面上および開孔
５２ａ　の内部に堆積させたのち、レジストを用いたパ
タ−ニングにより第１配線層５３を形成する。

【００１８】次に、この第１配線層５３および第１層間
絶縁膜５２の上に常圧ＣＶＤ　法により厚さ０．５　〜
１．０　μｍ程度のＰＳＧ　からなる第２層間絶縁膜５
４を形成したのち、第１配線層５３の上部にあたる第２
層間絶縁膜５４の一部に第１配線層と後述の上部配線層
とを接続するための開孔５４ａ　をパタ−ニングにより
形成する。

【００１９】次に、第２層間絶縁膜５４の上および開孔
５４ａ　の内部に例えば　Ａｌ−Ｓｉからなる配線材料
をスパッタリング法により堆積させたのち、パタ−ニン
グにより開孔５４ａ　の部分を通じて第１配線層５２と
接続する第２配線層５５を形成する。

【００２０】次に、第２層間絶縁膜５４および第２配線
層５５の上に窒化シリコンまたは酸化シリコンなどから
なるパッシベ−ション膜５６をプラズマＣＶＤ　法によ
り厚さ０．５　〜１．０　μｍで形成して図４に示した
金属２層配線構造の半導体装置を作製することができる
。

【００２１】このような構成の多層配線構造の半導体装
置では、図３に示した単層配線構造の半導体装置よりも
格段に高い配線密度の配線を実現することができる。

【００２２】しかしながら、上述したような多層配線構
造の半導体装置にあっては、下部の配線と上部の配線と
の間に層間絶縁膜を設けていることから、積層数が多く
なるにつれて配線部分による表面段差が大きくなり、こ
のため配線部分の半導体基板に対する相対的な位置の移
動（マイグレ−ション）や、各絶縁層間の接続に必要な
コンタクトホ−ルの形状などにより配線構造における設
計の自由度が規制されてしまい、この場合においてもや
はり配線密度の向上に限界があり、配線密度をある水準
以上に上げることが困難であった。

【００２３】また、多層配線構造の半導体装置では、上
層ほど表面の凹凸が大きくなるため、さらに配線を積層
する場合のパタ−ニングにおけるマスク合わせに際して
、アライメントのズレが大きくなり、配線が半導体基板
に対する所定位置に精度よく形成されず、配線の信頼性
に問題があった。

【００２４】

【発明が解決しようとする課題】本発明の主たる目的は
従来よりも優れた配線構造を有する半導体装置を提供す
ることにある。

【００２５】本発明の別の主たる目的は従来よりも優れ
た素子分離機能を有する半導体装置を提供することにあ
る。

【００２６】まず、本発明の目的は、不純物がドープさ
れた基板上に素子領域が形成され、この素子領域中に前
記基板中の不純物と同じ不純物がドープされた素子分離
領域が形成され、前記素子領域の表面または前記基板の
裏面に金属配線が形成されている素子分離構造を有する
半導体装置において、前記素子分離領域内に前記金属配
線に接続する縦方向に延びたアルミニウム堆積層が形成
されていることを特徴とする半導体装置を提供すること
にある。

【００２７】本発明の別の目的は、半導体装置の素子分
離領域のインピーダンスを低減させることができ、ラッ
チアップやクロストークの発生を防止し、動作の安定性
を得ることができる半導体装置を提供することにある。

【００２８】本発明の別の目的は、配線平面積が小さく
ても必要な電流許容量を確保でき、かつ高い位置精度で
形成できる配線構造を備えた半導体装置を提供すること
である。

【００２９】本発明の別の目的は、基板上に素子領域が
形成されるとともに、これら基板と素子領域間に不純物
がドープされた第１の素子分離領域が形成され、前記第
１の素子分離領域の両端にそれぞれの一端部が接続する
とともに、前記素子領域の表面にそれぞれの他端部が露
出するように、前記素子領域中の縦方向に延出する第２
の素子分離領域となるアルミニウムまたはアルミニウム
を主成分とするトレンチ金属層が形成されていることを
特徴とする半導体装置を提供するものである。

【００３０】また、本発明の他の目的は、絶縁基板上に
素子領域が形成され、この素子領域中に、縦方向に延出
する素子分離領域となるアルミニウムまたはアルミニウ
ムを主成分とするトレンチ金属層が、その一端部が前記
絶縁基板に当接するとともに、その他端部が前記素子領
域の表面に露出するように形成されていることを特徴と
する半導体装置を提供することにある。

【００３１】本発明の他の目的は、素子分離層を形成す
るトレンチ内にアルミニウムまたはアルミニウムを主成
分とする金属を選択的に成長堆積させてトレンチ金属層
を構成したものを素子分離領域として用いることにより
、画素間のクロストークをなくし、かつ、画素の高密度
化を可能とすることである。さらに、本発明の他の目的
はトレンチ金属層を配線ラインとして使用できるので、
レイアウトの縮小化も可能な半導体装置を提供すること
にある。

【００３２】本発明の別の目的は、少なくとも２つの機
能素子を有する半導体基体の内部に前記少なくとも２つ
の機能素子を接続するための金属配線層を設けたことを
特徴とする半導体装置を提供することにある。

【００３３】

【課題を解決するための手段】本発明の好適な実施態様
の１つは、素子分離領域に金属からなる縦長の埋込領域
を設けるものである。半導体基体の一部である所定の領
域と金属の縦長の埋込領域とを電気的に接続する場合に
は次ような実施態様をとる。例えば金属が溝の底部のみ
で所定の領域と電気的に接続する場合には、側壁全てを
絶縁膜で覆うとよい。又、金属が溝の側壁や底面のうち
の一部分と絶縁されるように構成する場合には該一部分
のみを絶縁膜で覆うようにする。

【００３４】

【実施例】（実施例１）図５は本発明の第１の実施例の
特徴を最も良く表わす図面であり、図中、符号１は後述
する　Ａｌ−ＣＶＤ法により、後述の素子分離領域５中
に縦方向に形成された素子分離配線、２は第１素子領域
、３は第２素子領域、４は不純物がドープされたＳｉ基
板、５は基板４と同型の不純物がドープされた素子分離
領域である。

【００３５】図に示すように、素子分離配線１をアスペ
クト比１．０　以上好ましくは２．０　以上、最適には
３．０　以上として縦方向に深く堆積させることにより
、チップ面積の増大を招くことなく、素子領域５のイン
ピーダンスを低減することができる。インピーダンスを
低減させることにより、次のような効果を得ることがで
きる。

【００３６】（１）　ラッチアップ防止（２）　素子間
相互干渉による機能低下に対する向上（クロストークの
低減）次に、上記構成の素子分離構造を有する半導体装
置の製造方法を説明する。

【００３７】ｉ）　一導電型半導体基板、例えばＰ型Ｓ
ｉ基板４上にこの基板４と反導伝型の不純物を有する層
としてエピタキシャル成長によりｎ型エピ層２，３を形
成する。

【００３８】ｉｉ）　次に、熱酸化により前記エピ層２
，３の表面に酸化膜を０．５　〜１．０　μｍ　形成し
た後、素子分離領域５にパターニングにより、前記酸化
膜をマスクとしてエピ層２，３と反導伝型の不純物（例
えばＰ型）をイオン注入により形成する。その拡散層は
下地半導体基板４に達するようにする。

【００３９】ｉｉｉ）次に、エピ層２，３表面の酸化膜
を除去したのち、再び１００　〜１０００Å厚の酸化膜
を形成する。 その後、レジストパターニングにより前記素子分離領域
５内を開孔し、レジストをマスクとして、酸化膜とエピ
層のＳｉを２段階にエッチングし、溝を形成する。この
場合、溝の深さは、下地半導体基板４に達する深さとす
る。エッチング終了後、レジストを除去した。

【００４０】ｉｖ）　次に、後述の　Ａｌ−ＣＶＤ法と
してＤＭＡＨと水素とを用いて基体表面温度を２７０　
℃に保持し、エピ層２，３内に設けられた溝の中に　Ａ
ｌを埋め込む。ここで溝内を埋め込む材料は純　Ａｌと
は限らず、金属材料としては前述したように　Ａｌ−Ｓ
ｉ，Ａｌ−Ｔｉ　等でもよい。

【００４１】（実施例２）図６は実施例２の特徴を最も
良く表わす図面であり、図中、符号１はアスペクト比の
大きな埋込型の素子分離配線、２は第１の素子領域、３
は第２の素子領域、４は不純物がドープされたＳｉ基板
、５は４と同型の不純物がドープされた素子分離Ｓｉ、
６は裏面金属配線である。

【００４２】素子分離領域５の電位を素子分離配線１と
裏面金属配線６とにより固定すれば、チップ上面からの
配線が不要となり、チップ面積の低減となる。

【００４３】次に上記構成の素子分離構造を有する半導
体装置の製造方法を説明する。

【００４４】工程のｉ）〜ｉｉ）　は前記実施例１と同
ようにして行ったので、説明を略す。

【００４５】ｉｉｉ）次に、熱酸化により半導体基板４
裏面に酸化膜を形成した後、レジストパターニングによ
り上記素子分離領域５直下の半導体基板４の裏面のみを
開孔するようにパターニングする。

【００４６】その後、レジストマスクにより半導体基板
４の裏面より酸化膜に続き、半導体基板４をエッチング
し、半導体基板４裏面に溝を設けた。この溝の深さは、
半導体基板４を貫通し、前記素子分離用拡散層５に達す
る深さとする。

【００４７】ｉｖ）　次に、　Ａｌ−ＣＶＤ法として実
施例１と同様にして溝部分のみに選択的に　Ａｌを堆積
させ、溝内を　Ａｌで埋め込む。その後、非選択モード
のスパッタリング法により半導体基板４の裏面全面に　
Ａｌ膜を形成する。

【００４８】その後、裏面　Ａｌをパターニングするこ
とにより裏面金属配線６を形成する。

【００４９】（実施例３）次に素子領域２または３に形
成される半導体機能素子について図７を用いて説明する
。この半導体機能素子は、ＭＯＳ　型トランジスタのバ
ックゲート（ｎＭＯＳのＰウエル領域１０と、ｐＭＯＳ
のｎ−エピまたはｎウエル領域１１）を任意の電位に固
定するためのアスペクト比の大きな素子配線１２を、前
述の　Ａｌ−ＣＶＤ法により縦方向にＰ−ウエル領域１
０中と、ｎ−エピまたはｎ−ウエル領域１１中に形成し
たことを特徴とする。

【００５０】（実施例４）図８は他の半導体機能素子の
断面構成図であり、図９は同素子の回路図である。この
素子は、ＭＯＳ　型トランジスタのバックゲートである
Ｐウエル１０およびｎ−エピまたはｎウエル１１と、ソ
ース領域（またはドレイン領域）とが同電位のときに、
バックゲートの抵抗を低減させるための素子分離配線１
２を前述の　Ａｌ−ＣＶＤ法によりソース（またはドレ
イン）領域１３に形成したことを特徴とする。

【００５１】従来のＭＯＳ　型トランジスタでは、バッ
クゲートの抵抗分がラッチアップや機能低下の原因とな
っていた。また、この問題点を低減させるために素子領
域や配線領域を増大させていたので、レイアウト面積の
増大を招いていた。

【００５２】これに対し、前記素子では、図７および図
８に示すように、　Ａｌ−ＣＶＤ法による素子配線１２
を縦方向に深く堆積させることにより、少ない配線面積
で、バックゲートの抵抗分を低減させ、従来問題となっ
ていたラッチアップや機能低下を改善させることができ
る。特に、図８のような論理回路（例としてインバータ
）において、電源とソース（またはドレイン）が同電位
であるところの領域では、図のような配線構造とするこ
とができ、より少ない配線面積で済むため、従来の問題
点を改善することができる。

【００５３】次に、図７に示した素子の製造方法を図１
０〜図１３を参照して説明する。

【００５４】まず、公知のＣ−ＭＯＳ　製作技術により
、コンタクト開孔形成直前の状態まで加工する（図１０
）。

【００５５】次に、レジストを使用したフォトリソグラ
フィーによりｎ−ＭＯＳ　のＰ−ｗｅｌｌ部分１０，Ｐ
−ＭＯＳ　のｎ−エピまたはｎ−ｗｅｌｌ部分１１に０
．８　μｍ　□程度の形成すべき開孔に応じたレジスト
像を形成する（図１１）。

【００５６】次に、ＣＨＦ３−Ｃ２Ｆ６　系のドライエ
ッチングを用いて層間絶縁層２０とフィールド酸化膜２
１の二層を貫通させた開孔２２を形成する。その後、レ
ジストを除去せずにＣＬ２−ＣＢｒＦ３　系のドライエ
ッチングによりシリコン基板を約１μｍ　程度垂直にエ
ッチングする（図１２）。

【００５７】次に、　Ａｌ−ＣＶＤ法として実施例１と
同じように用いて層間絶縁膜上面までアルミニウム１２
を埋め込む。総埋め込み量は、シリコン基板溝１μｍ　
、フィールド酸化膜８０００Å、層間絶縁層７０００Å
として、総計２．５　μｍ　とする（図１３）。

【００５８】以下、公知の技術を用い、コンタクト開孔
形成、アルミニウム配線形成などを行えば、試料は完成
する。

【００５９】図８に示した実施例の製作も図７のものと
同様な手順で作製できる。相異点は開孔形成箇所がＭＯ
Ｓ　トランジスタのソース（またはドレイン）部分にな
り、開孔形成時に層間絶縁層−フィールド酸化膜の貫通
ではなく、層間絶縁層−ゲート酸化膜の貫通によるだけ
である。

【００６０】以上説明した素子を本発明による素子分離
構造をもって良好に分離できる。

【００６１】以上説明したように、素子分離領域内に　
Ａｌ−　ＣＶＤ　法を用いて　Ａｌを縦方向に堆積させ
ることにより、用いないで同一の効果を得る場合と比べ
てチップ面積の低減となり、　Ａｌ配線部分を少なくで
き、その結果、製造コストを下げることができる。

【００６２】（実施例５）図１４は本実施例の特徴を最
も良く表わす図面であり、４はＰ基板、５’はｎ＋埋め
込み層、２はｎ−エピ層、１はＣＶＤ　法により形成し
たトレンチ金属層である。前記トレンチ金属層１は、そ
の一端部を前記ｎ−エピ層２表面に露出しており、その
他端部を前記ｎ＋埋め込み層５’に接続させている。

【００６３】ｎ−エピ層２は光電変換領域（素子領域又
は活性領域という）であり、ｎ＋埋め込み層５’および
トレンチ金属層１は素子分離領域である。また、トレン
チ金属層１は配線ラインでもある。

【００６４】ｎ−エピ層２はｎ＋埋め込み層５’および
トレンチ金属層１を通じてある正の電位に維持される。

【００６５】上記構造において、光照射により生成した
電子は、ｎ＋埋め込み層５’とｎ−エピ層２の接合によ
る内蔵電界により、主にｎ＋埋め込み層５’に吸収され
る。正孔は内蔵電界により画素内に閉じ込められる。

【００６６】隣接画素へ拡散しようとする正孔は、金属
であるトレンチ金属層１に全て吸収されてしまうため、
画素間のクロストークを無くすことができる。

【００６７】素子分離領域１はトレンチ（溝）をエッチ
ングで形成し、その後、この溝を前記選択ＣＶＤ　法に
よりアルミニウムまたはアルミニウムを主成分とする金
属を堆積させて形成するため、素子分離領域幅は従来よ
り縮小でき、画素の高密度化が可能となる。

【００６８】また、トレンチ金属層１は、低抵抗である
ので、配線ラインとしても利用でき、そのため、レイア
ウトの縮小化が可能となる。

【００６９】次に、上記構成の素子分離構造半導体装置
の製造方法を説明する。

【００７０】ｉ）　一導電型半導体基板、例えば、Ｐ型
Ｓｉ基板１上の一部に浅く広幅の溝を形成する。この溝
に基板４と反導伝型の不純物を有するｎ＋埋め込み層５
’をマスクを用いたエピタキシャル成長により形成する
。

【００７１】ｉｉ）　前記のようにｎ＋埋め込み層５’
が形成された基板４上に光電変換領域となるｎ−エピ層
２をエピタキシャル成長により形成する。

【００７２】ｉｉｉ）次に、熱酸化により前記ｎ−エピ
層２の表面に酸化膜を０．５　〜１．０　μｍ　形成し
た後、前記ｎ＋埋め込み層５’の両端上にレジストパタ
ーニングにより前記ｎ−エピ層２内を開孔し、レジスト
をマスクとしてエッチングし、トレンチを形成する。こ
の場合、トレンチの深さは、下地のｎ＋埋め込み層５’
に達する深さとした。エッチング終了後、レジストを除
去する。

【００７３】ｉＶ）　次に、選択ＣＶＤ　法としてＤＭ
ＡＨと水素とを用いて基板表面温度を２７０　℃に保持
し、ｎ−エピ層２内に設けられたトレンチの中にアルミ
ニウムを埋め込む。 ここでトレンチ内を埋め込む材料はアルミニウムとは限
らず、金属材料としては前述したように　Ａｌ−Ｓｉ，
　Ａｌ−Ｔｉ　等でもよい。

【００７４】（実施例６）図１５は本発明を絶縁性基板
を有する半導体装置に応用した例である。１はトレンチ
金属層、４’は絶縁性基板、２は半導体層である。

【００７５】前記半導体層２は光電変換領域であり、ト
レンチ金属層１は素子分離領域かつ配線ラインである。 トレンチ金属層１によりクロストークがなく、高密度な
半導体装置が可能となる。

【００７６】次に上記構成の素子分離構造半導体装置の
製造方法を説明する。

【００７７】ｉ）サファイヤからなる絶縁性基板４’上
に光電変換領域（素子領域）となる半導体層２をエピタ
キシャル成長により形成する。

【００７８】ｉｉ）　次に、熱酸化により前記半導体層
２の表面に酸化膜を０．５　〜１．０　μｍ　形成した
後、レジストパターニングにより前記半導体層２内を開
孔し、レジストをマスクとしてエッチングし、トレンチ
を形成する。この場合、トレンチの深さは下地の絶縁性
基板４’に達する深さとする。エッチング終了後、レジ
ストを除去する。

【００７９】ｉｉｉ）次に、前述の選択ＣＶＤ　法とし
てＤＭＡＨと水素とを用いて基板表面温度を２７０　℃
に保持し、半導体層６内に設けられたトレンチの中にア
ルミニウムを埋め込んだ。ここでトレンチ内に埋め込む
材料はアルミニウムとは限らず、金属材料としては、前
記のように、　Ａｌ−Ｓｉ，　Ａｌ−Ｔｉ　等でもよい
。

【００８０】以上説明したように、素子分離領域として
トレンチ金属層を用いることにより、画素間のクロスト
ークが無く、画素が高密度で、チップサイズが縮小され
た半導体装置が可能となる。

【００８１】本発明の別の好適な実施態様例は、複数の
素子を接続する金属配線の一部を半導体基体上の絶縁膜
上ではなく半導体基体に設けられた溝の内に形成するも
のである。

【００８２】（実施例７）図１６はＣＭＯＳ構成の論理
回路の一部を示す回路図であり、図１７はそのレイアウ
トを示す模式図である。

【００８３】このように電源ラインＶｃｃ　及びアース
ラインＧＮＤ　は各セル毎に共通に配置されている。こ
れらのラインではインピーダンスの低減と誤動作回避更
にはマイグレーション等による信頼性低下の回避が特に
要求される。よって、これらラインに埋込配線を用いれ
ば機能的な面に加えて、占有面積の減少，段差の低減な
どの物理的な面での改善が計れる。同様に本発明の埋込
配線はクロック信号を伝達する為のクロックラインに用
いても効果がある。この場合には次のように配線を形成
する半導体基体に溝を形成した後、その溝の内面全てを
絶縁層で覆う。そして、その溝内に半導体材料若しくは
導電材料を堆積させて金属が選択堆積する大地を形成す
る。そして溝内に金属を埋め込んで本実施態様例の半導
体装置を形成する。

【００８４】図１８は図１７をより詳しく説明する為の
模式図であり、図中、６３は前出の図９のＣＭＯＳと同
様のインバータである。ここでラインＶｃｃ　及びライ
ンＧＮＤ　はいずれも２つのＭＯＳＦＥＴのソース領域
とウェル領域とに接続される埋込配線であり、両隣りの
セル６１，６２　と共通のラインになっている。ａはイ
ンバータの入力となる多結晶シリコンゲート電極であり
、ｏｕｔ　はインバータの出力となるドレイン配線であ
る。この例では、従来と異なり、電源ラインＶｃｃ　及
びアースラインＧＮＤ　がゲート電極ａよりも下層の配
線となっている。

【００８５】本実施態様例の半導体装置においては、金
属配線層が基体内に設けられているので、金属配線層の
平面積を大きくしなくても、深さ寸法を大きくすること
により所定の電流許容量を確保することができるととも
に、装置表面の凹凸を最小限に抑えることができること
から、配線層の基体に対する相対移動がなくなり、配線
層の形成位置の精度を向上させることができる。

【００８６】（実施例８）図１９および図２０は、いず
れも本発明の半導体装置における配線構造の特徴部分を
示す図である。ここで、図１９は電源ラインのように正
電圧をかけることを目的として構成された配線構造を示
し、図２０はアースラインのように負電圧をかけること
を目的として構成された配線構造を示すものである。こ
れら二つの配線構造は電圧の印加方法に関係して各構成
部分を形成する材料の種類を異にする外は、本発明の技
術的思想に基づいて構成された点において本発明の実施
態様例である。したがって、前者の構成およびその製造
方法を説明してから、前者との差異において後者の構成
およびその製造方法を説明する。

【００８７】図１９において符号７１０　は基体として
、例えばシリコンなどからなるＰ−　型半導体基板であ
る。この基板７１０　の表面にはエッチング等の通常の
手段により溝７１１が形成されており、この溝７１１　
の底面を除く内面および基板７１０　の表面には熱酸化
法またはＣＶＤ　法などにより形成される酸化シリコン
等からなる絶縁層７１２　が連続的に形成されている。 上述の溝７１１　の底面から基板７１０　内部には、必
要に応じて基板７１０　を形成するシリコン等の半導体
の導伝型と反対の型の不純物がド−プされた半導体領域
として、熱拡散されて形成されたＮ＋　型拡散層７１３
　が設けられている。

【００８８】このような溝７１１　の内部には例えば　
Ａｌ等の金属からなる金属配線層７１４　が設けられて
いる。この金属配線層７１４　はバイアススパッタリン
グ法等の通常の方法を用いて形成してもよいが、好まし
くは後述する　Ａｌ−ＣＶＤ　法を用いて形成すること
もできる。この　Ａｌ−ＣＶＤ　法は、　Ａｌ等の金属
膜を酸化シリコンからなる絶縁層７１２　上に形成する
ことなく、シリコンからなる基板７１０　、すなわちこ
の場合、溝７１１　の底面上にのみ選択的に形成するこ
とができる再現性のよい成膜方法である。

【００８９】こうして形成された配線膜は少なくとも２
つの機能素子同士あるいは必要に応じて３つ以上の機能
素子の所定の電極端子間を結線し、電気回路を構成する
。例えば２つのＭＯＳＦＥＴのソース・ドレイン間やバ
イポーラトランジスタのコレクタ間の結線、あるいはＭ
ＯＳＦＥＴやバイポーラトランジスタと拡散抵抗間、Ｍ
ＯＳＦＥＴやバイポーラトランジスタと容量素子間等の
接続配線として好適に用いられる。

【００９０】次に、このような構成の配線構造の製造方
法の一例を説明する。

【００９１】まず、図１９に示すように、半導体基体と
してＰ−　型シリコン基板７１０　を用意する。

【００９２】次いで、この基板７１０　の表面にレジス
トを用いたパタ−ニングを施したのち、エッチングを施
すことによって配線層形成用の溝７１１　を形成する。

【００９３】次に、基板７１０　の表面および溝７１１
　の内面に熱酸化法またはＣＶＤ　法により膜厚０．５
　〜１．０　μｍ程度の絶縁層７１２　を形成する。

【００９４】次に、溝７１１　の底面を除いた基板７１
０　の全表面にレジストを用いたパタ−ニングを施した
のち、溝７１１　の底面に形成された酸化膜層をＲＩＥ
（反応性イオンエッチング）　等の異方性エッチングに
より除去して基板７１０　のシリコン部分を露出させる
。

【００９５】次に、溝７１１　の底面のシリコン露出部
分に、イオン注入法または熱拡散法により基板７１０　
の形成材料の導伝型と反対の型の不純物をド−プし、拡
散してＮ＋　型拡散層７１３　を形成する。

【００９６】次に、Ｎ＋　型拡散層７１３　上に例えば
スパッタリング法等の通常の成膜方法または　Ａｌ−Ｃ
ＶＤ　法により　Ａｌ等からなる金属配線層７１４　を
形成する。この金属配線層７１４　は、その上面が溝７
１１　の周囲の基板７１０　表面上に形成された絶縁層
７１２　の上面と面一になるように形成されるのが半導
体装置の表面平坦化を達成するうえで望ましい。このよ
うな金属配線層７１４　においては、溝７１１　の内面
に形成された絶縁膜としての絶縁層７１２　および溝７
１１　の底面に形成されたＰ−Ｎ分離層としてのＮ＋　
型拡散層７１３　によりＰ−　型シリコン基板７１０　
から電気的に分離されている。したがって、この金属配
線層７１４　から基板７１０　への漏れ電流は生じない
。

【００９７】上述の選択　Ａｌ−ＣＶＤ　法によれば、
上述したように、　Ａｌ膜はシリコンからなるＮ＋　型
拡散層７１３　の上に選択的に堆積するが、酸化シリコ
ンからなる絶縁層７１２　の上には堆積しない。したが
って、この選択　Ａｌ−ＣＶＤ　法を用いれば、スパッ
タリング法等の通常の成膜方法の場合に必要なレジスト
によるパタ−ニング等を施さなくてもよいという利点が
ある。また、上述した溝７１１　の深さ寸法が幅寸法よ
りも比較的長く、幅寸法自体が短い場合でも、溝７１１
　の底面から良質の　Ａｌ膜を効率よく成膜することが
できるという利点もある。従ってアスペクト比が１．０
以上にはもちろん１．５　以上、さらには２．０　以上
であるような微細構造にも十分適用可能である。 さらに、深い溝７１１　の内部にも良質の　Ａｌ膜を形
成することが容易であるので、金属配線層７１４　の幅
寸法を大きくしなくても深さ寸法を大きくすることによ
り金属配線層７１４　の電流許容量を容易に増大させる
ことができる。

【００９８】次に、図２０に示す配線構造を説明する。 図２０において、図１９の構成と同一部分について同一
符号を符し、その説明を簡略化する。

【００９９】図２０において符号７２０　は基体として
の例えばシリコンからなるＮ−　型半導体基板である。 この基板７２０　の表面にはエッチング等の通常の手段
により溝７１１　が形成されており、この溝７１１　内
部の底面を除く内面および基板７２０　の表面には熱酸
化法またはＣＶＤ　法などにより酸化シリコン等からな
る絶縁膜層７１２　が連続的に形成されている。上述の
溝７１１　の底面から基板７２０　内部には、基板７２
０　を形成するシリコン等の半導体の導伝型と反対の導
電型の不純物がド−プされ、熱拡散されて形成された半
導体領域としてのＰ＋　型拡散層７２１　が設けられて
いる。

【０１００】このような溝７１１　の内部には例えば　
Ａｌ等の金属からなる金属配線層７１４　が設けられて
いる。このような金属配線層７１４　においては、溝７
１１　の内面に形成された絶縁膜としての絶縁層７１２
　および溝７１１　の底面に形成されたＰ−Ｎ分離層と
してのＰ＋　型拡散層７２１　によりＮ−　型シリコン
基板７２０　から電気的に分離されている。したがって
、この金属配線層７１４　から基板７２０　への漏れ電
流はほとんど生じない。

【０１０１】このような構成の本発明の配線構造は、あ
らゆる機能素子、すなわち電界効果トランジスタ、バイ
ポ−ラトランジスタ、拡散抵抗等に利用することができ
るものである。

【０１０２】図２１は本発明の配線構造の一例であって
、金属２層配線構造を示した模式的断面図である。

【０１０３】図２１において符号７３０　は例えばシリ
コンからなるＮ−　型半導体基板である。この基板７３
０　の表面にはエッチング等の通常の手段により溝７３
１　が形成されており、この溝７３１　内部の底面を除
く内面および基板７３０　の表面には熱酸化法またはＣ
ＶＤ　法などにより酸化シリコン等からなる酸化膜層７
３２　が連続的に形成されている。 上述した溝７３１　の底面から基板７３０　内部には、
基板７３０　を形成するシリコン等の半導体の導伝型と
反対の型の不純物がド−プされ、熱拡散されて形成され
たＰ＋　型拡散層７３３　が設けられている。

【０１０４】このような溝７３１　の内部には、例えば
Ａｌ等からなる第１金属配線層７３４　が後述する選択
Ａｌ−ＣＶＤ　法により形成されている。この第１金属
配線層７３４　は、その上面が基板７３０　の表面と面
一になっている。

【０１０５】また、上述の酸化膜層７３２　の一部には
、基板７３０　の表面にまで達する半導体素子の電極取
出用の開孔７３５　が形成されている。

【０１０６】この開孔７３５　の内部および第１金属配
線層７３４　の上方の溝７３１　の内部と共に酸化膜層
７３２　の表面上には、例えばＡｌ等の金属からなる第
２金属配線層７３６　が形成されている。この第２金属
配線層７３６　および酸化膜層７３２　の上には、例え
ば窒化シリコン等からなるパッシベ−ション膜７３７　
が形成されている。

【０１０７】次に、図２２ないし図２４を参照しながら
図２１に示した構成の配線構造を有する半導体装置の製
造方法を説明する。

【０１０８】まず、図２２に示すように、半導体基板と
してＮ−　型シリコン基板７３０　を用意する。

【０１０９】次いで、この基板７３０　の表面にレジス
トを用いたパタ−ニングを施したのち、エッチングを施
すことによって第１金属配線層形成用の溝７３１　を形
成する。

【０１１０】次に、基板７３０　の表面および溝７３１
　の内面に熱酸化法により膜厚０．５　〜１．０　μｍ
程度の酸化膜層７３２　を形成する。

【０１１１】次に、溝７３１　の底面を除いた基板７３
０　の全表面にレジストを用いたパタ−ニングを施した
のち、溝７３１　の底面に形成された酸化膜層をＲＩＥ
（反応性イオンエッチング）　の異方性エッチングによ
り除去して基板７３０　のシリコン部分を露出させる。

【０１１２】次に、この溝７３１　の底面のシリコン露
出部分に、イオン注入法により基板７３０の形成材料の
導伝型と反対の型の不純物としてＢをドープし、拡散し
てＰ＋　型拡散層７３３　を形成する。

【０１１３】次に、Ｐ＋　型拡散層７３３　の上に上述
した選択Ａｌ−ＣＶＤ法によりＡｌ等からなる第１金属
配線層７３４　を形成する。この第１金属配線層７３４
　は、その上面が溝７３１の周囲の基板７３０　の上面
と面一になるように形成する。この第１金属配線層７３
４を、溝７３１　の内面に形成された絶縁膜としての酸
化膜層７３２　および溝７３１　の底面に形成されたＰ
−Ｎ分離層としてのＰ＋　型拡散層７３３　により、Ｎ
−　型シリコン基板７３０　から電気的に分離する。そ
して、第１金属配線層７３４　から基板７３０への電流
の漏れがほとんどないことを確認する。

【０１１４】次に、酸化膜層７３２　の表面にレジスト
を用いたパタ−ニングを施したのち、酸化膜層７３２　
の一部にエッチングにより基板７３０の表面にまで達す
る半導体素子の電極取出用の開孔７３５　を形成する（
図２３参照）。

【０１１５】次に、この開孔７３５　の内部および第１
金属配線層７３４の上方の溝７３１　の内部にＡｌから
なる第２金属配線下層７３６ａを　Ａｌ−ＣＶＤ法とし
て、ＤＭＡＨと水素とを利用し基体表面温度を２７０　
℃として堆積させ形成する。この第２金属配線下層７３
６ａは、その上面が酸化膜層７３２　の上面と面一にな
るように形成する。次いで、第２金属配線下層７３６ａ
の各上面および酸化膜層７３２　の表面の所定位置に、
　Ａｌからなる第２金属配線層上層７３６ｂをスパッタ
リング法により形成する（図２４参照）。

【０１１６】さらに、この第２金属配線層７３６　およ
び酸化膜層７３２の上に、膜厚０．５　〜１．０μｍ程
度の窒化シリコンからなるパッシベ−ション膜７３７　
をプラズマＣＶＤ　法により形成し、図２１に示すよう
な金属２層配線構造を備えた半導体装置を得た。

【０１１７】このような構成の半導体装置においても、
Ｎ−　型シリコン基板７３０　内に設けられた第１金属
配線層７３４　が、溝７３１　の内面の絶縁膜としての
酸化膜層７３２　および溝７３１　の底面のＰ−Ｎ分離
層としてのＰ＋　型拡散層７３３　によりＮ−　型シリ
コン基板７３０　から電気的に分離されており、この第
１金属配線層７３４　から基板７３０　への漏れ電流を
生じることがほとんどない。この第１金属配線層７３４
　にあっては、その平面積を大きくしなくても、深さ寸
法を大きくすることにより所望の電流許容量を確保する
ことができる。また、半導体装置の表面の凹凸を最小限
に抑えることができるので、第１金属配線層７３４　の
基板７３０　に対する相対移動がなく、第１金属配線層
７３４　の形成位置の精度を向上させることができると
ともに、限定された素子の厚さの範囲で多層配線の積層
数を増加させることができる。また、第１金属配線層と
第２金属配線層との間に層間絶縁膜を必要としないから
、第３金属配線層以降の配線層を設ける場合に、表面段
差を低減でき、第３層以降の配線層の信頼性を向上させ
ることができる。

【０１１８】以上説明したように、本発明によれば、配
線平面積が小さくても必要な電流許容量を確保でき、か
つ高い位置精度で形成できる配線構造を得ることができ
る。

【０１１９】本発明に好適な成膜方法とは、アルキルア
ルミニウムハイドライドのガスと水素ガスとを用いて、
電子供与性の基体上に表面反応により堆積膜を形成する
ものである（以下Ａｌ−ＣＶＤ法と称する）。

【０１２０】特に、原料ガスとしてモノメチルアルミニ
ウムハイドライド（ＭＭＡＨ）またはジメチルアルミニ
ウムハイドライド（ＤＭＡＨ）を用い、反応ガスとして
Ｈ２ガスを用い、これらの混合ガスの下で基体表面を加
熱すれば良質のＡｌ膜を堆積することが出来る。ここで
、Ａｌ選択堆積の際には直接加熱または間接加熱により
基体の表面温度をアルキルアルミニウムハイドライドの
分解温度以上４５０℃未満に保持することが好ましく、
より好ましくは２６０℃以上４４０℃以下がよい。

【０１２１】基体を上記温度範囲になるべく加熱する方
法としては直接加熱と間接加熱とがあるが、特に直接加
熱により基体を上記温度に保持すれば高堆積速度で良質
のＡｌ膜を形成することができる。例えば、Ａｌ膜形成
時の基体表面温度をより好ましい温度範囲である２６０
℃〜４４０℃とした時、３００Å〜５０００Å／分とい
う抵抗加熱の場合よりも高い堆積速度で良質な膜が得ら
れるのである。このような直接加熱（加熱手段からのエ
ネルギーが直接基体に伝達されて基体自体を加熱する）
の方法としては、例えば、ハロゲンランプ、キセノンラ
ンプ等によるランプ加熱があげられる。また、間接加熱
の方法としては抵抗加熱があり、堆積膜を形成すべき基
体を支持するための堆積膜形成用の空間に配設された基
体支持部材に設けられた発熱体等を用いて行うことが出
来る。

【０１２２】この方法により電子供与性の表面部分と非
電子供与性の表面部分とが共存する基体にＣＶＤ法を適
用すれば電子供与性の基体表面部分にのみ良好な選択性
のもとにＡｌの単結晶が形成される。このＡｌは電極／
配線材料として望まれるあらゆる特性に優れたものとな
る。即ち、ヒルロックの発生確率の低減、アロイスパイ
ク発生確率の低減が達成されるのである。

【０１２３】これは、電子供与性の表面としての半導体
や導電体からなる表面上に良質のＡｌを選択的に形成で
き、且つそのＡｌが結晶性に優れているが故に下地のシ
リコン等との共晶反応によるアロイスパイクの形成等が
ほとんどみられないか極めて少ないものと考えらる。そ
して、半導体装置の電極として採用した場合には従来考
えられてきたＡｌ電極の概念を越えた従来技術では予想
だにしなかった効果が得られるのである。

【０１２４】以上のように電子供与性の表面例えば絶縁
膜に形成され半導体基体表面が露出した開孔内に堆積さ
れたＡｌは単結晶構造となることを説明したが、このＡ
ｌ−ＣＶＤ法によれば以下のようなＡｌを主成分とする
金属膜をも選択的に堆積でき、その膜質も優れた特性を
示すのである。

【０１２５】たとえば、アルキルアルミニウムハイドラ
イドのガスと水素とに加えてＳｉＨ４　，Ｓｉ２　Ｈ６
　，Ｓｉ３　Ｈ８　，Ｓｉ（ＣＨ３　）４　，ＳｉＣｌ
４　，ＳｉＨ２　Ｃｌ２，ＳｉＨＣｌ３　等のＳｉ原子
を含むガスや、ＴｉＣｌ４　，ＴｉＢｒ４　，Ｔｉ（Ｃ
Ｈ３　）４　等のＴｉ原子を含むガスや、ビスアセチル
アセトナト銅Ｃｕ（Ｃ５　Ｈ７　Ｏ２　），ビスジピバ
ロイルメタナイト銅Ｃｕ（Ｃ１１Ｈ１９Ｏ２　）２　，
ビスヘキサフルオロアセチルアセトナト銅Ｃｕ（Ｃ５　
ＨＦ６　Ｏ２　）２　等のＣｕ原子を含むガスを適宜組
み合わせて導入して混合ガス雰囲気として、例えばＡｌ
−Ｓｉ，Ａｌ−Ｔｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｔｉ，
Ａｌ−Ｓｉ−Ｃｕ等の導電材料を選択的に堆積させて電
極を形成してもよい。

【０１２６】また、上記Ａｌ−ＣＶＤ法は、選択性に優
れた成膜方法であり且堆積した膜の表面性が良好である
ために、次の堆積工程に非選択性の成膜方法を適用して
、上述の選択堆積したＡｌ膜および絶縁膜としてのＳｉ
Ｏ２　等の上にもＡｌ又はＡｌを主成分とする金属膜を
形成することにより、半導体装置の配線として汎用性の
高い好適な金属膜を得ることができる。

【０１２７】このような金属膜とは、具体的には以下の
とおりである。選択堆積したＡｌ，Ａｌ−Ｓｉ，Ａｌ−
Ｔｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｔｉ，Ａｌ−Ｓｉ−Ｃ
ｕと非選択的に堆積したＡｌ，Ａｌ−Ｓｉ，Ａｌ−Ｔｉ
，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｔｉ，Ａｌ−Ｓｉ−Ｃｕと
の組み合わせ等である。

【０１２８】非選択堆積のための成膜方法としては上述
したＡｌ−ＣＶＤ法以外のＣＶＤ法やスパッタリング法
等がある。

【０１２９】（成膜装置）次に、本発明による電極を形
成するに好適な成膜装置について説明する。

【０１３０】図２５ないし図２７に上述した成膜方法を
適用するに好適な金属膜連続形成装置を模式的に示す。

【０１３１】この金属膜連続形成装置は、図２５に示す
ように、ゲートバルブ３１０ａ〜３１０ｆによって互い
に外気遮断下で連通可能に連接されているロードロック
室３１１，第１の成膜室としてのＣＶＤ反応室３１２，
ＲＦエッチング室３１３，第２の成膜室としてのスパッ
タ室３１４，ロードロック室３１５とから構成されてお
り、各室はそれぞれ排気系３１６ａ〜３１６ｅによって
排気され減圧可能に構成されている。ここで前記ロード
ロック室３１１は、スループット性を向上させるために
堆積処理前の基体雰囲気を排気後にＨ２　雰囲気に置き
換えるための室である。次のＣＶＤ反応室３１２は基体
上に常圧または減圧下で上述したＡｌ−ＣＶＤ法による
選択堆積を行う室であり、成膜すべき基体表面を少なく
とも２００℃〜４５０℃の範囲で加熱可能な発熱抵抗体
３１７を有する基体ホルダ３１８が内部に設けられると
ともに、ＣＶＤ用原料ガス導入ライン３１９によって室
内にバブラー３１９−１で水素によりバブリングされ気
化されたアルキルアルミニウムハイドライド等の原料ガ
スが導入され、またガスライン３１９′より反応ガスと
しての水素ガスが導入されるように構成されている。次
のＲＦエッチング室３１３は選択堆積後の基体表面のク
リーニング（エッチング）をＡｒ雰囲気下で行うための
室であり、内部には基体を少なくとも１００℃〜２５０
℃の範囲で加熱可能な基体ホルダ３２０とＲＦエッチン
グ用電極ライン３２１とが設けられるとともに、Ａｒガ
ス供給ライン３２２が接続されている。次のスパッタ室
３１４は基体表面にＡｒ雰囲気下でスパッタリングによ
り金属膜を非選択的に堆積する室であり、内部に少なく
とも２００℃〜２５０℃の範囲で加熱される基体ホルダ
３２３とスパッタターゲット材３２４ａを取りつけるタ
ーゲット電極３２４とが設けられるとともに、Ａｒガス
供給ライン３２５が接続されている。最後のロードロッ
ク室３１５は金属膜堆積完了後の基体を外気中に出す前
の調整室であり、雰囲気をＮ２　に置換するように構成
されている。

【０１３２】図２６は上述した成膜方法を適用するに好
適な金属膜連続形成装置の他の構成例を示しており、前
述の図２５と同じ部分については同一符号とする。図２
６の装置が図２５の装置と異なる点は、直接加熱手段と
してハロゲンランプ３３０が設けられており基体表面を
直接加熱出来る点であり、そのために、基体ホルダ３１
２には基体を浮かした状態で保持するツメ３３１が配設
されていることである。

【０１３３】このよう構成により基体表面を直接加熱す
ることで前述した様に堆積速度をより一層向上させるこ
とが可能である。

【０１３４】上記構成の金属膜連続形成装置は、実際的
には、図２７に示すように、搬送室３２６を中継室とし
て前記ロードロック室３１１，ＣＶＤ反応室３１２，Ｒ
Ｆエッチング室３１３，スパッタ室３１４，ロードロッ
ク室３１５が相互に連結された構造のものと実質的に等
価である。この構成ではロードロック室３１１はロード
ロック室３１５を兼ねている。前記搬送室３２６には、
図に示すように、ＡＡ方向に正逆回転可能かつＢＢ方向
に伸縮可能な搬送手段としてのアーム３２７が設けられ
ており、このアーム３２７によって、図２８中に矢印で
示すように、基体を工程に従って順次ロードロック室３
１１からＣＶＤ室３１２，ＲＦエッチング室３１３，ス
パッタ室３１４，ロードロック室３１５へと、外気にさ
らすことなく連続的に移動させることができるようにな
っている。

【０１３５】（成膜手順）本発明による電極および配線
を形成するための成膜手順について説明する。

【０１３６】図２９〜３２は本発明による電極および配
線を形成するための成膜手順を説明するための模式的斜
視図である。

【０１３７】始めに概略を説明する。絶縁膜に開孔の形
成された半導体基体を用意し、この基体を成膜室に配し
その表面を例えば２６０℃〜４５０℃に保持して、アル
キルアルミニウムハイドライドとしてＤＭＡＨのガスと
水素ガスとの混合雰囲気での熱ＣＶＤ法により開孔内の
半導体が露出した部分に選択的にＡｌを堆積させる。も
ちろん前述したようにＳｉ原子等を含むガスを導入して
Ａｌ−Ｓｉ等のＡｌを主成分とする金属膜を選択的に堆
積させてもよい。次にスパッタリング法により選択的に
堆積したＡｌおよび絶縁膜上にＡｌ又はＡｌを主成分と
する金属膜を非選択的に形成する。その後、所望の配線
形状に非選択的に堆積した金属膜をパターニングすれば
電極および配線を形成することが出来る。

【０１３８】次に、図２６ないし図３２を参照しながら
具体的に説明する。まず基体の用意をする。基体として
は、例えば単結晶Ｓｉウエハ上に各口径の開孔の設けら
れた絶縁膜が形成されたものを用意する。

【０１３９】図２９はこの基体の一部分を示す模式図で
ある。ここで、４０１は伝導性基体としての単結晶シリ
コン基体、４０２は絶縁膜（層）としての熱酸化シリコ
ン膜である。４０３および４０４は開孔（露出部）であ
り、それぞれ口径が異なる。４１０はＳｉの露出した溝
底部である。

【０１４０】基体上への第１配線層としての電極となる
Ａｌ成膜の手順は図２９〜３２をもってすれば次の通り
である。

【０１４１】まず、上述した基体をロードロック室３１
１に配置する。このロードロック室３１１に前記したよ
うに水素を導入して水素雰囲気としておく。そして、排
気系３１６ｂにより反応室３１２内をほぼ１×１０−８
Ｔｏｒｒに排気する。ただし反応室３１２内の真空度は
１×１０−８Ｔｏｒｒより悪くてもＡｌは成膜出来る。

【０１４２】そして、ガスライン３１９からバブリング
されたＤＭＡＨのガスを供給する。ＤＭＡＨラインのキ
ャリアガスにはＨ２　を用いる。

【０１４３】第２のガスライン３１９′は反応ガスとし
てのＨ２　用であり、この第２のガスライン３１９′か
らＨ２　を流し、不図示のスローリークバルブの開度を
調整して反応室３１２内の圧力を所定の値にする。この
場合の典型的圧力は略々１．５Ｔｏｒｒがよい。ＤＭＡ
ＨラインよりＤＭＡＨを反応管内へ導入する。全圧を略
々１．５Ｔｏｒｒ、ＤＭＡＨ分圧を略々５．０×１０−
３Ｔｏｒｒとする。その後ハロゲンランプ３３０に通電
しウエハを直接加熱する。このようにしてＡｌを選択的
に堆積させる。

【０１４４】所定の堆積時間が経過した後、ＤＭＡＨの
供給を一端停止する。この過程で堆積されるＡｌ膜の所
定の堆積時間とは、Ｓｉ（単結晶シリコン基体）上のＡ
ｌ膜の厚さが、ＳｉＯ２　（熱酸化シリコン膜）の膜厚
と等しくなるまでの時間であり、実験によりあらかじめ
求めることが出来る。

【０１４５】このときの直接加熱による基体表面の温度
は２７０℃程度とする。ここまでの工程によれば図３０
に示すように開孔内に選択的にＡｌ膜４０５が堆積する
のである。

【０１４６】以上をコンタクトホール内に電極を形成す
るための第１成膜工程と称する。

【０１４７】上記第１成膜工程後、ＣＶＤ反応室３１２
を排気系３１６ｂにより５×１０−３Ｔｏｒｒ以下の真
空度に到達するまで排気する。同時に、ＲＦエッチング
室３１３を５×１０−６Ｔｏｒｒ以下に排気する。両室
が上記真空度に到達したことを確認した後、ゲートバル
ブ３１０ｃが開き、基体を搬送手段によりＣＶＤ反応室
３１２からＲＦエッチング室３１３へ移動し、ゲートバ
ルブ３１０ｃを閉じる。基体をＲＦエッチング室３１３
に搬送し、排気系３１６ｃによりＲＦエッチング室３１
３を１０−６Ｔｏｒｒ以下の真空度に達するまで排気す
る。その後ＲＦエッチング用アルゴン供給ライン３２２
によりアルゴンを供給し、ＲＦエッチング室３１３を１
０−１〜１０−３Ｔｏｒｒのアルゴン雰囲気に保つ。Ｒ
Ｆエッチング用基体ホルダー３２０を２００℃程に保ち
、ＲＦエッチング用電極３２１へ１００ＷのＲｆパワー
を６０秒間程供給し、ＲＦエッチング室３１３内でアル
ゴンの放電を生起させる。このようにすれば、基体の表
面をアルゴンイオンによりエッチングし、ＣＶＤ堆積膜
の不要な表面層をとり除くことができる。この場合のエ
ッチング深さは酸化物相当で約１００Å程度とする。な
お、ここでは、ＲＦエッチング室でＣＶＤ堆積膜の表面
エッチングを行ったが、真空中を搬送される基体のＣＶ
Ｄ膜の表面層は大気中の酸素等を含んでいないため、Ｒ
Ｆエッチングを行わなくてもかなわない。その場合、Ｒ
Ｆエッチング室３１３は、ＣＶＤ反応室３１２とスパッ
タ室３１４の温度差が大きく異なる場合、温度変化を短
時間で行なうための温度変更室として機能する。

【０１４８】ＲＦエッチング室３１３において、ＲＦエ
ッチングが終了した後、アルゴンの流入を停止し、ＲＦ
エッチング室３１３内のアルゴンを排気する。ＲＦエッ
チング室３１３を５×１０−６Ｔｏｒｒまで排気し、か
つスパッタ室３１４を５×１０−６Ｔｏｒｒ以下に排気
した後、ゲートバルブ３１０ｄを開く。その後、基体を
搬送手段を用いてＲＦエッチング室３１３からスパッタ
室３１４へ移動させゲートバルブ３１０ｄを閉じる。

【０１４９】基体をスパッタ室３１４に搬送してから、
スパッタ室３１４をＲＦエッチング室３１３と同様に１
０−１〜１０−３Ｔｏｒｒのアルゴン雰囲気となし、基
体を載置する基体ホルダー３２３の温度を２００〜２５
０℃程に設定する。そして、５〜１０ｋｗのＤＣパワー
でアルゴンの放電を行い、ＡｌやＡｌ−Ｓｉ（Ｓｉ：０
．５％）等のターゲット材をアルゴンイオンで削りＡｌ
やＡｌ−Ｓｉ等の金属を基体上に１００００Å／分程の
堆積速度で成膜を行う。この工程は非選択的堆積工程で
ある。これを電極と接続する配線を形成するための第２
成膜工程と称する。

【０１５０】基体上に５０００Å程の金属膜を形成した
後、アルゴンの流入およびＤＣパワーの印加を停止する
。ロードロック室３１１を５×１０−３Ｔｏｒｒ以下に
排気した後、ゲートバルブ３１０ｅを開き基体を移動さ
せる。ゲートバルブ３１０ｅを閉じた後、ロードロック
室３１１にＮ２　ガスを大気圧に達するまで流しゲート
バルブ３１０ｆを開いて基体を装置の外へ取り出す。

【０１５１】以上の第２Ａｌ膜堆積工程によれば図３１
のようにＳｉＯ２　膜４０２上にＡｌ膜４０６を形成す
ることができる。

【０１５２】そして、このＡｌ膜４０６を図３２のよう
にパターニングすることにより所望の形状の配線を得る
ことができる。

【０１５３】（実験例）以下に、上記Ａｌ−ＣＶＤ法が
優れており、且つそれにより開孔内に堆積したＡｌがい
かに良質の膜であるかを実験結果をもとに説明する。

【０１５４】まず基体としてＮ型単結晶シリコンウエハ
ーの表面を熱酸化して８０００ÅのＳｉＯ２　を形成し
０．２５μｍ×０．２５μｍ角から１００μｍ×１００
μｍ角の各種口径の開孔をパターニングして下地のＳｉ
単結晶を露出させたものを複数個用意した（サンプル１
−１）。

【０１５５】これらを以下の条件によるＡｌ−ＣＶＤ法
によりＡｌ膜を形成した。原料ガスとしてＤＭＡＨ、反
応ガスとして水素、全圧力を１．５Ｔｏｒｒ、ＤＭＡＨ
分圧を５．０×１０−３Ｔｏｒｒという共通条件のもと
で、ハロゲンランプに通電する電力量を調整し直接加熱
により基体表面温度を２００℃〜４９０℃の範囲で設定
し成膜を行った。

【０１５６】その結果を表１に示す。

【０１５７】

【表１】

【０１５８】表１から判るように、直接加熱による基体
表面温度が２６０℃以上では、Ａｌが開孔内に３０００
〜５０００Å／分という高い堆積速度で選択的に堆積し
た。

【０１５９】基体表面温度が２６０℃〜４４０℃の範囲
での開孔内のＡｌ膜の特性を調べてみると、炭素の含有
はなく、抵抗率２．８〜３．４μΩｃｍ、反射率９０〜
９５％、１μｍ以上のヒロック密度が０〜１０であり、
スパイク発生（０．１５μｍ接合の破壊確率）がほとん
どない良好な特性であることが判明した。

【０１６０】これに対して基体表面温度が２００℃〜２
５０℃では、膜質は２６０℃〜４４０℃の場合に比較し
て若干悪いものの従来技術から見れば相当によい膜であ
るが、堆積速度が１０００〜１５００Å／分と決して十
分に高いとはいえず、スループットも７〜１０枚／Ｈと
比較的低かった。

【０１６１】また、基体表面温度が４５０℃以上になる
と、反射率が６０％以下、１μｍ以上のヒロック密度が
１０〜１０４　ｃｍ−２、アロイスパイク発生が０〜３
０％となり、開孔内のＡｌ膜の特性は低下した。

【０１６２】次に上述した方法がコンタクトホールやス
ルーホールといった開孔にいかに好適に用いることがで
きるかを説明する。

【０１６３】即ち以下に述べる材料からなるコンタクト
ホール／スルーホール構造にも好ましく適用されるので
ある。

【０１６４】上述したサンプル１−１にＡｌを成膜した
時と同じ条件で以下に述べるような構成の基体（サンプ
ル）にＡｌ膜を形成した。

【０１６５】第１の基体表面材料としての単結晶シリコ
ンの上に、第２の基体表面材料としてのＣＶＤ法による
酸化シリコン膜を形成し、フォトリソグラフィー工程に
よりパターニングを行い、単結晶シリコン表面を部分的
に吐出させた。

【０１６６】このときの熱酸化ＳｉＯ２　膜の膜厚は８
０００Å、単結晶シリコンの露出部即ち開口の大きさは
０．２５μｍ×０．２５μｍ〜１００μｍ×１００μｍ
であった。このようにしてサンプル１−２を準備した（
以下このようなサンプルを“ＣＶＤＳｉＯ２　（以下Ｓ
ｉＯ２　と略す）／単結晶シリコン”と表記することと
する）。

【０１６７】サンプル１−３は常圧ＣＶＤによって成膜
したボロンドープの酸化膜（以下ＢＳＧと略す）／単結
晶シリコン、サンプル１−４は常圧ＣＶＤによって成膜
したリンドープの酸化膜（以下ＰＳＧと略す）／単結晶
シリコン、サンプル１−５は常圧ＣＶＤによって成膜し
たリンおよびボロンドープの酸化膜（以下ＢＳＰＧと略
す）／単結晶シリコン、サンプル１−６はプラズマＣＶ
Ｄによって成膜した窒化膜（以下Ｐ−ＳｉＮと略す）／
単結晶シリコン、サンプル１−７は熱窒化膜（以下Ｔ−
ＳｉＮと略す）／単結晶シリコン、サンプル１−８は減
圧ＣＶＤによって成膜した窒化膜（以下ＬＰ−ＳｉＮと
略す）／単結晶シリコン、サンプル１−９はＥＣＲ装置
によって成膜した窒化膜（以下ＥＣＲ−ＳｉＮと略す）
／単結晶シリコンである。

【０１６８】さらに以下に示す第１の基体表面材料（１
８種類）と第２の基体表面材料（９種類）の全組み合わ
せによりサンプル１−１１〜１−１７９（注意：サンプ
ル番号１−１０，２０，３０，４０，５０，６０，７０
，８０，９０，１００，１１０，１２０，１３０，１４
０，１５０，１６０，１７０は欠番）を作成した。第１
の基体表面材料として単結晶シリコン（単結晶Ｓｉ），
多結晶シリコン（多結晶Ｓｉ），非晶質シリコン（非晶
質Ｓｉ），タングステン（Ｗ），モリブデン（Ｍｏ），
タンタル（Ｔａ），タングステンシリサイド（ＷＳｉ）
，チタンシリサイド（ＴｉＳｉ），アルミニウム（Ａｌ
），アルミニウムシリコン（Ａｌ−Ｓｉ），チタンアル
ミニウム（Ａｌ−Ｔｉ），チタンナイトライド（Ｔｉ−
Ｎ），銅（Ｃｕ），アルミニウムシリコン銅（Ａｌ−Ｓ
ｉ−Ｃｕ），アルミニウムパラジウム（Ａｌ−Ｐｄ），
チタン（Ｔｉ），モリブデンシリサイド（Ｍｏ−Ｓｉ）
，タンタルシリサイド（Ｔａ−Ｓｉ）を使用した。第２
の基体表面材料としてはＴ−ＳｉＯ２　，ＳｉＯ２　，
ＢＳＧ，ＰＳＧ，ＢＰＳＧ，Ｐ−ＳｉＮ，Ｔ−ＳｉＮ，
ＬＰ−ＳｉＮ，ＥＣＲ−ＳｉＮである。以上のような全
サンプルについても上述したサンプル１−１に匹敵する
良好なＡｌ膜を形成することができた。

【０１６９】次に、以上のようにＡｌを選択堆積させた
基体に上述したスパッタリング法により非選択的にＡｌ
を堆積させてパターニングした。

【０１７０】その結果、スパッタリング法によるＡｌ膜
と、開孔内の選択堆積したＡｌ膜とは、開孔内のＡｌ膜
の表面性がよいために良好な電気的にも機械的にも耐久
性の高いコンタクト状態となっていた。

【０１７１】（実験例）以上実施例１ないし８において
説明した方法により半導体装置のサンプルを試作して実
験した結果期待通りの良好な特性が得られた。

【図面の簡単な説明】

【図１】従来の半導体装置を説明するための構成図であ
る。

【図２】従来の半導体装置を説明するための構成図であ
る。

【図３】従来の半導体装置を説明するための構成図であ
る。

【図４】従来の半導体装置を説明するための構成図であ
る。

【図５】本発明の第１の実施例を示す半導体装置の要部
の構成図である。

【図６】本発明の第２の実施例を示す半導体装置の要部
の構成図である。

【図７】本発明に適用される半導体装置の要部の構成図
である。

【図８】本発明に適用される半導体装置の要部の構成図
である。

【図９】本発明に適用される半導体装置の回路図である
。

【図１０】本発明に適用される半導体装置の製造方法を
示す製造工程図である。

【図１１】本発明に適用される半導体装置の製造方法を
示す製造工程図である。

【図１２】本発明に適用される半導体装置の製造方法を
示す製造工程図である。

【図１３】本発明に適用される半導体装置の製造方法を
示す製造工程図である。

【図１４】本発明の第３の実施例を示す半導体装置の要
部の構成図である。

【図１５】本発明の第４の実施例を示す半導体装置の要
部の構成図である。

【図１６】本発明による論理回路装置の回路図である。

【図１７】本発明による論理回路装置を説明するための
構成図である。

【図１８】本発明による他の論理回路を示す上面図であ
る。

【図１９】本発明装置において、正電位を印加すること
を目的とした配線構造を示す模式断面図である。

【図２０】本発明装置において、負電位を印加すること
を目的とした配線構造を示す模式断面図である。

【図２１】本発明の半導体装置における多層配線構造の
実施例を示す模式的断面図である。

【図２２】図２１の配線構造の製造方法を説明するため
の模式図である。

【図２３】図２１の配線構造の製造方法を説明するため
の模式図である。

【図２４】図２１の配線構造の製造方法を説明するため
の模式図である。

【図２５】本発明による半導体装置における配線層の形
成に好適な成膜方法を実施するのに用いられる成膜装置
の一例を示す模式図である。

【図２６】本発明による半導体装置における配線層の形
成に好適な成膜方法を実施するのに用いられる成膜装置
の一例を示す模式図である。

【図２７】図２５，２６　に示した装置の概略平面構成
図である。

【図２８】図２７における基体の移動順序を矢印で付加
した概略構成図である。

【図２９】本発明による半導体装置における配線層の形
成に好適な成膜方法を説明するための模式図である。

【図３０】本発明による半導体装置における配線層の形
成に好適な成膜方法を説明するための模式図である。

【図３１】本発明による半導体装置における配線層の形
成に好適な成膜方法を説明するための模式図である。

【図３２】本発明による半導体装置における配線層の形
成に好適な成膜方法を説明するための模式図である。

【符号の説明】

１　　素子分離配線（トレンチ金属層）２　　第１素子
領域（ｎ−エピ層） ３　　第２素子領域 ４　　Ｓｉ基板 ４’　　絶縁性基板 ５　　素子分離領域 ５’　　ｎ＋埋め込み層 ６　　裏面金属配線 １０　　Ｐウェル領域 １１　　ｎウェル領域 １２　　素子配線 １３　　ソース領域 ２０　　層間絶縁層 ２１　　フィールド酸化膜 ２２　　開孔 ６１　　セル ６２　　セル ６３　　インバータ ７１０　　　Ｐ−型半導体基板 ７１１　　　溝 ７１２　　　絶縁層 ７１３　　　Ｎ＋型拡散層 ７１４　　　金属配線層 ７２０　　　Ｎ−型半導体基板 ７２１　　　Ｐ＋型拡散層 ７３０　　　Ｎ−型半導体基板 ７３１　　　溝 ７３２　　　酸化膜層 ７３３　　　Ｐ＋型拡散層 ７３４　　　第１金属配線層 ７３５　　　開孔 ７３６ａ　　第２金属配線下層 ７３６ｂ　　第２金属配線上層 ７３７　　　パッシベーション膜

Claims (8)

【特許請求の範囲】
1. 【請求項１】　　不純物がドープされた半導体基板上に
   、素子領域と、素子分離領域と、が形成され、前記素子
   領域の表面または前記基板の裏面に金属配線が形成され
   ている素子分離領域を有する半導体装置において、前記
   素子分離領域内に前記金属配線に接続する縦方向に延び
   たアルミニウムを主成分とする領域が形成されているこ
   とを特徴とする素子分離領域を有する半導体装置。
2. 【請求項２】　　絶縁基板上に、素子領域と、縦方向に
   延出する素子分離領域となるアルミニウムを主成分とす
   る金属領域と、を有し、金属領域の一端部が前記絶縁基
   板に当接するとともに、その他端部が表面に露出するよ
   うに形成されていることを特徴とする素子分離領域を有
   する半導体装置。
3. 【請求項３】　　前記半導体装置は固体撮像装置である
   ことを特徴とする請求項１または２いずれかに記載の半
   導体装置。
4. 【請求項４】　　少なくとも２つの機能素子を有する半
   導体基体の内部に前記少なくとも２つの機能素子を接続
   するための埋込金属配線層を設けたことを特徴とする半
   導体装置。
5. 【請求項５】　　前記金属配線層の上に更に少なくとも
   一つの金属配線層を積層したことを特徴とする請求項４
   に記載の半導体装置。
6. 【請求項６】　　前記半導体基板内に設けられた金属配
   線層は単結晶アルミニウムにより形成されたものである
   ことを特徴とする請求項４または５のいずれかに記載の
   半導体装置。
7. 【請求項７】　　前記半導体基体と該基体内に設けられ
   た金属配線層とは該基体の導電型と反対の導電型の層領
   域により電気的に分離されることを特徴とする請求項６
   記載の半導体装置。
8. 【請求項８】　　前記半導体装置は論理回路を含むこと
   を特徴とする請求項４に記載の半導体装置。