JP2522884B2 - ショットキ―・バリヤ・ダイオ―ド分離によるシリサイド相互接続を作る方法 - Google Patents

ショットキ―・バリヤ・ダイオ―ド分離によるシリサイド相互接続を作る方法

Info

Publication number
JP2522884B2
JP2522884B2 JP4189296A JP18929692A JP2522884B2 JP 2522884 B2 JP2522884 B2 JP 2522884B2 JP 4189296 A JP4189296 A JP 4189296A JP 18929692 A JP18929692 A JP 18929692A JP 2522884 B2 JP2522884 B2 JP 2522884B2
Authority
JP
Japan
Prior art keywords
region
regions
diffusion
mask
interconnect
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP4189296A
Other languages
English (en)
Other versions
JPH05198764A (ja
Inventor
エドワード・ジョゼフ・ノワク
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH05198764A publication Critical patent/JPH05198764A/ja
Application granted granted Critical
Publication of JP2522884B2 publication Critical patent/JP2522884B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0925—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising an N-well only in the substrate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/019—Contacts of silicides
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/103—Mask, dual function, e.g. diffusion and oxidation

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、相補型金属酸化膜シリ
コン技術の分野に関し、特に異なる導電型のドープ拡散
領域の相互接続法に関する。
【０００２】
【従来の技術】相補型金属酸化膜シリコン（ＣＭＯＳ）
技術においては、ｎ-チャンネルおよびｐ-チャンネルの
電界効果トランジスタ（ＦＥＴ）のゲート電極が、ある
印加電圧に対して２つのデバイスの一方がオフになるよ
うに相互接続される。あるＣＭＯＳ回路においては、ｎ
タイプのソース／ドレーン拡散領域をｐタイプのソース
／ドレーン拡散領域に相互接続することもまた必要であ
る。従来は、これらの拡散相互接続が、領域の接続のた
め例えば金属線を用いることにより、あるいは２つの領
域を接続するため分離溝（トレンチ）提供することによ
り行われている。
【０００３】１９９０年７月３日発行されＩｎｔｅｒｎ
ａｔｉｏｎａｌ ＢｕｓｉｎｅｓｓＭａｃｈｉｎｅｓ社
に譲渡された米国特許第４，９３９，５６７号「Ｔｒｅ
ｎｃｈ Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ ｆｏｒ Ｃ
ＭＯＳ Ｄｉｆｆｕｓｉｏｎ Ｒｅｇｉｏｎｓ」は、ｎ
-タイプ拡散領域をｐ-タイプ拡散領域に結合するため使
用される導体充填トレンチについて記載している。この
トレンチは、Ｐ+拡散領域とＮ+拡散領域との間に配置さ
れ、トレンチ内の導電層が拡散領域を相互に電気的に結
合するようにする。導体は、トレンチの側壁部および底
部に配置された薄い絶縁層により基板から絶縁される。
【０００４】１９９１年１月８日発行され、Ｉｎｔｅｒ
ｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅ
ｓ社に譲渡された米国特許第４，９８３，５４４号「Ｓ
ｉｌｉｃｉｄｅ Ｂｒｉｄｇｅ Ｃｏｎｔａｃｔ Ｐｒ
ｏｃｅｓｓ」においては、ソース拡散領域と導体充填ト
レンチ間にブリッジ接点を形成する方法が記載されてい
る。このトレンチは、基板面上にチタンの如き耐火性金
属（難溶性金属）層を被着させることにより、またチタ
ン・シリサイドを形成するため焼結することによりソー
ス拡散領域と結合される。
【０００５】ｎ-タイプ拡散領域およびｐ-タイプ拡散領
域を相互に接続する上記方法は、領域を接続するためワ
イヤの如き付加的な要素、あるいは拡散領域と相互に接
続される必要がある領域間に配置されたトレンチの付設
を必要とする。これらの付加的な要素は、プロセスの複
雑さと経費の増大をもたらすものである。このため、付
加的な要素を使用することなく異なる導電型のドープ拡
散領域間の相互接続を形成する必要が存在する。更に、
別個のマスクおよび食刻ステップを用いることなく、異
なる導電型のドープ拡散領域間に相互接続を形成する必
要が存在する。
【０００６】
【発明が解決しようとする課題】本発明の目的は、ワイ
ヤまたはトレンチの如き付加的な要素を使用せずに基板
上に異なる導電型のドープ領域間の接続を形成すること
にある。
【０００７】本発明の別の目的は、異なる導電型のドー
プ拡散領域間に相互接続領域を画成する際におけるＰ+
ドープ領域およびＮ+ドープ領域の画成に使用されるマ
スクを使用することにある。
【０００８】本発明の更に別の目的は、回路性能を劣化
することなく、ｐ-タイプ拡散領域およびｎ-タイプ拡散
領域間に相互接続を提供することにある。
【０００９】本発明の方法によれば、異なる導電型のド
ープ拡散領域を結合するための相互接続領域の提供によ
り、上記目的は達成され、従来技術の短所は克服され、
更なる利点が提供される。
【００１０】
【課題を解決するための手段】第２の導電型のウエル領
域を有する第１の導電型の基板上に形成された半導体デ
バイスにおいては、第２の導電型の第１の拡散領域が基
板に形成され、第１の導電型の第２の拡散領域がウエル
領域内に形成される。相互接続領域は、第１の拡散領域
と第２の拡散領域との間に相互接続を形成するためこれ
ら領域間に配置された相互接続層を含む。相互接続層
は、基板およびウエル領域に対するショットキー・バリ
ヤ・ダイオードを、また第１の拡散領域および第２の拡
散領域に対するオーミック接触を形成する。
【００１１】また、本発明の方法によれば、第１の拡散
領域は第１のブロッキング・マスクにより画成され、第
２の拡散領域は第２のブロッキング・マスクにより画成
される。これらマスクの組合わせは、相互接続領域の画
成のため使用される。
【００１２】
【実施例】図１は、ｐ-タイプ金属酸化膜シリコン電界
効果トランジスタ（ＭＯＳＦＥＴ）１０２およびｎ-タ
イプＭＯＳＦＥＴ１０４が形成される基板１００の一例
を示す。この特定例では、基板１００は配向Ｐ+タイプ
単結晶シリコンであり、基板上に成長したｐ-タイプ・
エピタキシャル・シリコン層１０６を有する。公知の方
法で基板上に被着されるのは、例えば、ＳｉＯ2または
ホウ素・リン・ケイ酸ガラスの如き電気的に絶縁性を呈
する材料からなるパッシベーション層１０８である。パ
ッシベーション層１０８上には、パッシベーション層を
経て食刻され例えばタングステンの如き金属で充填され
る１つ以上のバイア１１６を介してソース領域１１２
ａ、１１４ａ（以下において更に説明する）との接触を
生じるため使用される金属、例えばアルミニウムまたは
タングステンの層１１０が被着される。
【００１３】また、基板１００上には、例えば、隣接す
るＮ+またはＰ+拡散領域を電気的に分離するため使用さ
れるくぼんだ領域であるフィールド分離領域１１８も形
成される。本発明の原理によれば、フィールド分離領域
１１８は、図２に示されるマスク１１９によりパターン
化される。図２によれば、拡散領域１１２、１１４（以
下に更に述べる）が相互に結合されるように例えば
「Ｕ」字形を有するマスク１１９がパターン化されるこ
とが示される。このパターンは、マスク１１９の外側に
選択的なフィールド分離を可能にし、またマスクにより
画成される開口、即ち「Ｕ」字形の内側を異なる導電型
のドープ領域間で連続することを可能にする。マスク１
１９はＵ字形として示されるが、意図された機能が実現
される限りマスク１１９が異なる形状でよいことが当業
者には明らかである。上記のマスキングが行われた後、
マスク１１９の外側の領域により画成されるフィールド
分離領域に酸化物を選択的に被着させるため従来のプロ
セス手順が用いられる。
【００１４】再び図１において、ｎ-タイプ・ウエル１
２０がエピタキシャル層１０６の一部で従来のマスキン
グおよび注入手順により形成される。単一のｎ-タイプ
・ウエルが示されるが、その代わりに、ｐ-タイプおよ
びｎ-タイプのウエルからなる２重ウエルをエピタキシ
ャル層１０６に形成することもできる。更にまた、更に
別の実施例において、ｎ-タイプのエピタキシャル層に
おけるｐ-タイプのウエル、またはｎ-タイプのウエーハ
を用いることができる。ｎ-タイプ・ウエル１２０内に
は、ｐ-タイプＭＯＳＦＥＴ１０２が存在する。ＭＯＳ
ＦＥＴ１０２は、それぞれＰ+ドープ・ソース／ドレー
ン領域１１２ａ、１１２ｂおよびゲート電極１２２を含
む。同様に、ｎ-タイプＭＯＳＦＥＴ１０４は、それぞ
れＮ+ドープ・ソース／ドレーン領域１１４ａ、１１４
ｂおよびゲート電極１２４を含む。ゲート電極１２２、
１２４は、各ＭＯＳＦＥＴのチャンネル伝導を制御する
ため使用され、例えば、タングステンまたはＮ+ドープ
・ポリシリコンから作られる。ゲート電極の形成に使用
される材料は、ゲート絶縁層１２５上に配置されたもの
と同じ導電材料であってもあるいはなくてもよい。
【００１５】ソース／ドレーン領域の形成については図
２に関して論述するが、同図では本発明の拡散領域およ
び相互接続領域（以下において更に述べる）ならびに先
に述べたフィールド分離領域の画成時に使用されるマス
ク構造が示される。図２において、また本発明の原理に
よれば、基板に対して例えばリンまたはヒ素の如きＮ+
ドーパント類を注入するため埋込みブロッキング・マス
ク１３０が使用される。マスク１３０は、ｐ-タイプＭ
ＯＳＦＥＴ１０２のｎ-タイプ・ウエル１２０を側方に
越えて延長するように基板１００上に配置される。この
マスクは、その境界内部の如何なるものもブロックし、
これによりＮ+ドーパント領域１１４がマスク１３０の
外側に配置される。Ｎ+ドープ・ソース／ドレーン拡散
領域１１４ａ、１１４ｂを画成するのはこのマスクであ
る。更に、マスクの境界の画成は、本発明の原理によれ
ば、ｎ-ドーパントが相互接続領域１３２に侵入するこ
とを阻止される（以下に更に述べる）如きものである。
【００１６】同様に、ｎ-タイプ・ウエル１２０内部に
配置される埋込みブロッキング・マスク１３４を用い
て、例えばホウ素またはガリウムの如きＰ+ドーパント
類を基板１００に対して注入する。マスク１３４は、そ
の境界の外側の何物もブロックし、これによりＰ+ドー
パント領域１１２がマスク１３４の境界内に存在する。
即ち、Ｐ+ドープ・ソース／ドレーン拡散領域１１２
ａ、１１２ｂはｎ-タイプ・ウエル１２０内部に形成さ
れる。このマスクの画成もまた、相互接続領域１３２へ
のＰ+ドーパントの注入を阻止することが望ましい。従
って、本発明により画成される如きマスク１３０、１３
４は、Ｐ+ドーパントおよびＮ+ドーパントが相互接続領
域１３２に侵入するのを阻止するため組合わせて使用さ
れる。更にまた、前記マスクの画成は、相互接続領域１
３２が必然的にｎ-タイプ・ウエル１２０とＰ-領域間の
境界と交差するようになっている。これらのマスクの画
成即ちパターンは、絶縁マスク１１９により画成される
フィールド分離における開口（先に述べた）が相互接続
領域１３２に継続することを許容し、これにより異なる
導電型のドープ拡散領域間に接続を形成する。例えば、
相互接続領域１３２は、Ｎ+ドレーン１１４ｂおよびＰ+
ドレーン１１２ｂを結合する。
【００１７】先に述べたように、異なる導電型のドープ
・ドレーン間の相互接続領域は、例えばフィールド分離
領域、Ｐ+ドーパントおよびＮ+ドーパント領域を生成す
るため使用されたのと同じマスクにより画成される。こ
のため、相互接続領域１３２の画成のためには、何ら付
加的なマスキングまたはエッチング手順を必要としな
い。相互接続領域１３２に跨る異なる導電型のドープさ
れたドレーン間の相互接続が、Ｐ-シリコンおよびＮ-シ
リコンの双方に対してショットキー・バリヤ特性を有す
るシリコン上の金属シリサイドの形成を許容する金属
（以下に更に述べる）により提供される。即ち、相互接
続は、シリサイドの電位がシリコンのエネルギ・バンド
ギャップの範囲内にある如きものでなければならない。
ショットキー・バリヤ特性を有することに加えて、金属
シリサイドはまた異なる導電型のドープ拡散領域に対し
てオーミック接触を呈するものでもなければならない。
当技術において周知のように、このことは、電流が金属
シリサイドから高度に拡散された領域へ無視し得る電圧
降下で流れ得ることを意味する。
【００１８】ショットキー相互接触は、比較的低電圧の
正バイアス導電経路を提供することによりＣＭＯＳ回路
のラッチ・アップに対する強い耐性を提供し、これによ
りこのような順バイアス条件下でＰ+またはＮ+拡散領域
からの少数キャリヤの注入を阻止する。Ｎ-タイプ・ウ
エルまたはＰ-領域のいずれに対しても電流損もなく２
つの拡散領域間に電流を通すことが必要である。これ
は、ＣＭＯＳ回路の通常の使用がＮ-タイプ・ウエルが
ウエーハ上のどの点よりも最も正の電圧であり、ｐ-領
域が最も負の電圧であることを必要とするため生じる。
このため、相互接続領域は、Ｐ-領域より正であり、Ｎ-
ウエルより正の度合いが弱い。従って、電圧がＰ-基板
およびＮ-ウエルにより挟まれるため、相互接続はこれ
ら２つの領域に導通せず、異なる導電型のドープ拡散領
域間の相互接続がＮ-ウエルとＰ-基板の双方に対してシ
ョットキー・バリヤ・ダイオード構造を介して分離され
る。先に述べたように、この分離および相互接続は、付
加的な構造および複雑さを回路に加えることなく達成さ
れる。
【００１９】前に述べたように、相互接続領域１３２が
上記のマスキング・ステップにより画成された後、例え
ば基板１００上にチタンの如き金属を被着させることに
より相互接続が形成される。周知のように、チタンは、
柱状晶成長を促進する条件下で例えばスパッタリングま
たは蒸着により被着され、金属シリサイド層１３３を形
成するため焼結（６００〜７００℃に加熱）される。シ
リサイドは、耐火性金属（例えば、タングステン、チタ
ン、モリブデン、ニッケル、タンタル、コバルト、等）
とシリコンの反応によって形成される。結果として得る
耐火性金属・シリサイドは、従来の金属またはドープさ
れたポリシリコンを用いて得たものより遥かに低い抵抗
を生じる。
【００２０】特に、耐火性金属・シリサイドは耐火性金
属のブランケット層を基板に塗布することにより形成さ
れ、次いで基板が加熱される。この加熱（あるいは焼
結）サイクルの間、耐火性金属が単結晶シリコン基板と
接触している領域（例えば、拡散ソース／ドレーン領域
１１４ａ、１１４ｂ、１１２ａ、１１２ｂ、および相互
接続領域１３２）または露出した多結晶シリコン領域
（例えば、ゲート電極の上面）からシリコンが上方に拡
散してこれらの領域の上にシリサイドを形成する。これ
と同時に、耐火性金属が酸化シリコンに被さっている領
域（例えば、酸化シリコン分離構造ならびにゲート電極
の側壁部に形成される酸化シリコン・スペーサ）からあ
る程度のシリコンが上方に拡散するが、拡散速度が遅
く、典型的には焼結サイクル中これら領域にはシリサイ
ドが形成されない程度の拡散速度である。焼結サイクル
が完了した後、この構造物は反応したシリサイドを著し
く侵すことなく未反応耐火性金属を優先的にエッチング
するエッチャント（典型的にはウエット・エッチャン
ト）に曝される。時に「サリサイド（ｓａｌｉｃｉｄ
ｅ）」と呼ばれるこのプロセスの最終生成物は、ソース
／ドレーン領域及びゲート電極に対して整合されかつこ
れと接触する（これにより、接触抵抗を低下させる）シ
リサイドの領域と、ＦＥＴのゲート電極（これにより、
ゲートのシート抵抗を低下させる）を含む。これらの領
域におけるシリサイドを選択的に提供するため別個のマ
スクおよび食刻ステップを使用する必要はない。更に、
本発明の原理によれば、シリサイド領域はまた、相互接
続領域にシリサイドを選択的に提供するための別個のマ
スクおよび食刻ステップを使用することなく、相互接続
領域に対して整合されかつこれと接触する。
【００２１】先に述べたように、相互接続領域１３２
は、フィールド分離領域、およびＮ+およびＰ+ドーパン
ト領域を形成するため必要なマスク・ステップを用いる
ことにより異なる導電型のドープ拡散領域間に画成さ
れ、柱状晶成長を促進する条件下でチタンの如き金属を
被着させることにより相互接続が提供され焼結されて、
チタン・シリサイドの如き金属シリサイドを形成する。
前に述べたように、この金属はＰ-シリコンおよびＮ-シ
リコンの双方に対してショットキー・バリヤ特性を持つ
シリコン上の金属シリサイド、および異なる導電型のド
ープ拡散領域に対してオーミック接触の形成を可能にす
るものでなければならない。相互接続は、拡散領域が埋
設されるＰ-およびＮ-領域に対する電気的な分離を維持
しながら、異なる導電型のドープ拡散領域間にサブ面結
合、即ちパッシベーション・レベル１０８下方の結合を
提供する。これは、ワイヤ層の使用により拡散領域を接
続する必要を排除し、これにより結果として得られる集
積回路の密度が増す。
【００２２】望ましい実施態様について本文で詳細に記
述したが、当業者には、本発明の趣旨から逸脱すること
なく種々の変更、追加、代替などが可能であることが明
らかであり、従ってこれらは頭書の特許請求の範囲によ
り定義される如き本発明の範囲内に含まれると見做され
る。
【００２３】
【発明の効果】本発明によれば、ワイヤまたはトレンチ
の如き付加的な要素を使用することなく基板上に異なる
導電型のドープ領域間の接続を形成することができるの
で、これを用いて集積回路の密度を向上させることがで
きる。
【図面の簡単な説明】
【図１】本発明の原理による異なる導電型のドープ拡散
領域の相互接続を示す基板の一実施例の断面図である。
【図２】本発明のフィールド分離、Ｎ+ドープ領域、Ｐ+
ドープ領域および相互接続領域の画成の際使用されるマ
スクの一実施例の平面図である。
【符号の説明】
１００ 基板 １０２ ｐ-タイプＭＯＳＦＥＴ １０４ ｎ-タイプＭＯＳＦＥＴ １０６ ｐ-タイプ・エピタキシャル・シリコン層 １０８ パッシベーション層 １１０ 金属層 １１２ Ｐ+ドープ・ソース／ドレーン拡散領域 １１４ Ｎ+ドープ・ソース／ドレーン拡散領域 １１６ バイア １１８ フィールド分離領域 １１９ マスク １２０ ｎ-タイプ・ウエル １２２、１２４ ゲート電極 １２５ ゲート絶縁層 １３０ 埋込みブロッキング・マスク １３２ 相互接続領域

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】第１の導電型の基板に第２の導電型のウエ
    ルを形成する工程と、 上記基板の上記ウエル内の第１領域、上記ウエルの外側
    の第２領域及び該第１及び第２領域をつなぐ相互接続領
    域をマスクしてこれら領域の外側に絶縁性の分離領域を
    形成する工程と、 上記第１領域及び上記相互接続領域をマスクする第１の
    マスクを用いて上記第２領域に第１の導電型の第２拡散
    領域を形成する工程と、 上記第１領域のみを露呈する第２のマスクを用いて上記
    第１領域に第２の導電型の第１拡散領域を形成する工程
    と、 上記領域のすべてを含む上記基板の全面に耐火性金属の
    層を付着し、次いでこれを加熱して耐火性金属のシリサ
    イドを上記分離領域以外に形成する工程と、 上記第１拡散領域、第２拡散領域及び相互接続領域以外
    におけるシリサイドを形成しない未反応の耐火性金属を
    エッチングにより除去する工程と、 を含むショットキー・バリヤ・ダイオード分離によるシ
    リサイド相互接続を作る方法。
JP4189296A 1991-09-19 1992-07-16 ショットキ―・バリヤ・ダイオ―ド分離によるシリサイド相互接続を作る方法 Expired - Lifetime JP2522884B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/762,277 US5250834A (en) 1991-09-19 1991-09-19 Silicide interconnection with schottky barrier diode isolation
US762277 1991-09-19

Publications (2)

Publication Number Publication Date
JPH05198764A JPH05198764A (ja) 1993-08-06
JP2522884B2 true JP2522884B2 (ja) 1996-08-07

Family

ID=25064587

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4189296A Expired - Lifetime JP2522884B2 (ja) 1991-09-19 1992-07-16 ショットキ―・バリヤ・ダイオ―ド分離によるシリサイド相互接続を作る方法

Country Status (2)

Country Link
US (2) US5250834A (ja)
JP (1) JP2522884B2 (ja)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5250834A (en) * 1991-09-19 1993-10-05 International Business Machines Corporation Silicide interconnection with schottky barrier diode isolation
US20040004262A1 (en) * 1994-05-31 2004-01-08 Welch James D. Semiconductor devices in compensated semiconductor
US6091128A (en) * 1994-05-31 2000-07-18 Welch; James D. Semiconductor systems utilizing materials that form rectifying junctions in both N and P-type doping regions, whether metallurgically or field induced, and methods of use
US6624493B1 (en) 1994-05-31 2003-09-23 James D. Welch Biasing, operation and parasitic current limitation in single device equivalent to CMOS, and other semiconductor systems
US5763918A (en) * 1996-10-22 1998-06-09 International Business Machines Corp. ESD structure that employs a schottky-barrier to reduce the likelihood of latch-up
US6303479B1 (en) * 1999-12-16 2001-10-16 Spinnaker Semiconductor, Inc. Method of manufacturing a short-channel FET with Schottky-barrier source and drain contacts
US20030235936A1 (en) * 1999-12-16 2003-12-25 Snyder John P. Schottky barrier CMOS device and method
US20060079059A1 (en) * 2001-08-10 2006-04-13 Snyder John P Transistor having high dielectric constant gate insulating layer and source and drain forming schottky contact with substrate
WO2003015181A1 (en) * 2001-08-10 2003-02-20 Spinnaker Semiconductor, Inc. Transistor having high dielectric constant gate insulating layer and source and drain forming schottky contact with substrate
JP5160709B2 (ja) * 2001-09-28 2013-03-13 ラピスセミコンダクタ株式会社 Ｓｏｉ型ｍｏｓ電界効果トランジスタ及びその製造方法
CN100401528C (zh) 2002-01-23 2008-07-09 斯平内克半导体股份有限公司 具有与应变半导体基片形成肖特基或肖特基类接触的源极和/或漏极的场效应晶体管
US6974737B2 (en) * 2002-05-16 2005-12-13 Spinnaker Semiconductor, Inc. Schottky barrier CMOS fabrication method
WO2003098693A2 (en) * 2002-05-16 2003-11-27 Spinnaker Semiconductor, Inc. Schottky barrier cmos device and method
US6828632B2 (en) * 2002-07-18 2004-12-07 Micron Technology, Inc. Stable PD-SOI devices and methods
US7250666B2 (en) * 2005-11-15 2007-07-31 International Business Machines Corporation Schottky barrier diode and method of forming a Schottky barrier diode
KR100773399B1 (ko) * 2006-10-23 2007-11-05 삼성전자주식회사 반도체 소자 및 그 형성 방법
US8338906B2 (en) * 2008-01-30 2012-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Schottky device
US8415748B2 (en) 2010-04-23 2013-04-09 International Business Machines Corporation Use of epitaxial Ni silicide
US9362287B2 (en) * 2014-11-12 2016-06-07 Cypress Semiconductor Corporation Semiconductor device and method for manufacturing the same

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4054893A (en) * 1975-12-29 1977-10-18 Hutson Jearld L Semiconductor switching devices utilizing nonohmic current paths across P-N junctions
US4156246A (en) * 1977-05-25 1979-05-22 Bell Telephone Laboratories, Incorporated Combined ohmic and Schottky output transistors for logic circuit
JPS54131890A (en) * 1978-04-05 1979-10-13 Toshiba Corp Semiconductor device
US4199774A (en) * 1978-09-18 1980-04-22 The Board Of Trustees Of The Leland Stanford Junior University Monolithic semiconductor switching device
US4785341A (en) * 1979-06-29 1988-11-15 International Business Machines Corporation Interconnection of opposite conductivity type semiconductor regions
JPS5683073A (en) * 1979-12-11 1981-07-07 Toshiba Corp Semiconductor device
JPS57116430A (en) * 1981-01-13 1982-07-20 Toshiba Corp Inverted logical circuit
US4374700A (en) * 1981-05-29 1983-02-22 Texas Instruments Incorporated Method of manufacturing silicide contacts for CMOS devices
US4430792A (en) * 1982-07-08 1984-02-14 General Electric Company Minimal mask process for manufacturing insulated-gate semiconductor devices with integral shorts
US4545116A (en) * 1983-05-06 1985-10-08 Texas Instruments Incorporated Method of forming a titanium disilicide
JPS60134461A (ja) * 1983-12-23 1985-07-17 Hitachi Ltd 半導体記憶装置
US5166094A (en) * 1984-09-14 1992-11-24 Fairchild Camera & Instrument Corp. Method of fabricating a base-coupled transistor logic
US4692991A (en) * 1985-07-19 1987-09-15 Signetics Corporation Method of controlling forward voltage across Schottky diode
JPH0693485B2 (ja) * 1985-11-29 1994-11-16 日本電装株式会社 半導体装置
US4983544A (en) * 1986-10-20 1991-01-08 International Business Machines Corporation Silicide bridge contact process
US4920388A (en) * 1987-02-17 1990-04-24 Siliconix Incorporated Power transistor with integrated gate resistor
US5061981A (en) * 1987-05-22 1991-10-29 Hall John H Double diffused CMOS with Schottky to drain contacts
JPH01102954A (ja) * 1987-10-16 1989-04-20 Nissan Motor Co Ltd 半導体装置の入力保護回路
JPH07120705B2 (ja) * 1987-11-17 1995-12-20 三菱電機株式会社 素子間分離領域を有する半導体装置の製造方法
JPH01144667A (ja) * 1987-11-30 1989-06-06 Toshiba Corp 基板電位検出回路
US4939567A (en) * 1987-12-21 1990-07-03 Ibm Corporation Trench interconnect for CMOS diffusion regions
US4871686A (en) * 1988-03-28 1989-10-03 Motorola, Inc. Integrated Schottky diode and transistor
FR2649830B1 (fr) * 1989-07-13 1994-05-27 Sgs Thomson Microelectronics Structure de circuit integre cmos protege contre les decharges electrostatiques
JP2765967B2 (ja) * 1989-07-26 1998-06-18 沖電気工業株式会社 半導体素子
US5225359A (en) * 1990-08-17 1993-07-06 National Semiconductor Corporation Method of fabricating Schottky barrier diodes and Schottky barrier diode-clamped transistors
US5250834A (en) * 1991-09-19 1993-10-05 International Business Machines Corporation Silicide interconnection with schottky barrier diode isolation

Also Published As

Publication number Publication date
US5250834A (en) 1993-10-05
US5336637A (en) 1994-08-09
JPH05198764A (ja) 1993-08-06

Similar Documents

Publication Publication Date Title
JP2522884B2 (ja) ショットキ―・バリヤ・ダイオ―ド分離によるシリサイド相互接続を作る方法
JP3860672B2 (ja) トランジスタの製造方法およびその製造方法によって製造されたトランジスタ
US5578508A (en) Vertical power MOSFET and process of fabricating the same
US5532179A (en) Method of making a field effect trench transistor having lightly doped epitaxial region on the surface portion thereof
KR100385408B1 (ko) 반도체 장치 및 그 제조 방법
JP3773755B2 (ja) 縦形ｍｏｓトランジスタ及びその製造方法
EP1085577A2 (en) Power field-effect transistor having a trench gate electrode and method of making the same
TWI500140B (zh) 包括具有互相耦合的電晶體的積體電路的電子裝置
JPS63239973A (ja) 集積回路およびその製造方法
JP2010500765A (ja) Ｓｏｉ又はバルクシリコンの何れか内の内蔵バックゲートを有するｊｆｅｔ
TW201232760A (en) Semiconductor device and fabrication method thereof
US4845051A (en) Buried gate JFET
US5882966A (en) BiDMOS semiconductor device and method of fabricating the same
JPH06318697A (ja) Ｄｍｏｓ構造及びその製造方法
US4737831A (en) Semiconductor device with self-aligned gate structure and manufacturing process thereof
JP2004311547A (ja) 縦形ｍｏｓトランジスタの製造方法
US5459083A (en) Method for making BIMOS device having a bipolar transistor and a MOS triggering transistor
KR20110001893A (ko) 우물 영역을 포함하는 전자 장치
KR100966033B1 (ko) 수직 게이트 반도체 디바이스를 제조하는 방법
JP3164030B2 (ja) 縦型電界効果トランジスタの製造方法
JPH10335660A (ja) 半導体装置およびその製造方法
JPH0964359A (ja) 半導体装置及びその製造方法
JP3303806B2 (ja) 半導体装置およびその製造方法
JP2973129B2 (ja) Ｍｉｓ電界効果トランジスタ
EP0112662A1 (en) Stacked MOS devices with polysilicon interconnects