JP2765967B2 - 半導体素子 - Google Patents
半導体素子Info
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- JP2765967B2 JP2765967B2 JP1191304A JP19130489A JP2765967B2 JP 2765967 B2 JP2765967 B2 JP 2765967B2 JP 1191304 A JP1191304 A JP 1191304A JP 19130489 A JP19130489 A JP 19130489A JP 2765967 B2 JP2765967 B2 JP 2765967B2
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- Japan
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- film
- wiring
- alloy
- insulating film
- heat treatment
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
- H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Description
【発明の詳細な説明】 （産業上の利用分野） この発明は半導体素子における絶縁膜に設けられた開
孔部の金属埋込み配線に関するものである。
孔部の金属埋込み配線に関するものである。
（従来の技術） 半導体素子において配線構造は従来第２図に示すよう
に形成されている。まずIC基板11に素子分離のための絶
縁膜12（例えばSiO2）、拡散層13を形成した後絶縁膜14
（例えばBPSG）を、CVD法にて形成し、熱処理を行って
絶縁膜をフローさせ表面を平坦にした後コンタクトとな
る開孔部15を形成する。
に形成されている。まずIC基板11に素子分離のための絶
縁膜12（例えばSiO2）、拡散層13を形成した後絶縁膜14
（例えばBPSG）を、CVD法にて形成し、熱処理を行って
絶縁膜をフローさせ表面を平坦にした後コンタクトとな
る開孔部15を形成する。
そして選択WCVD法によりα−Ｗ膜16を開孔部15と絶縁
膜14の段差が生じない程度に、コンタクト孔15の中だけ
選択的に形成する。その後Al−Si系合金膜17をスパッタ
法で形成し、ホトリソ、エッチングによるパターニング
する。このような方法によればコンタクト内を金属で埋
込めるため、ステップカバレージの悪化による断線を防
ぐことができ、信頼性の高い配線構造を得ることができ
る。
膜14の段差が生じない程度に、コンタクト孔15の中だけ
選択的に形成する。その後Al−Si系合金膜17をスパッタ
法で形成し、ホトリソ、エッチングによるパターニング
する。このような方法によればコンタクト内を金属で埋
込めるため、ステップカバレージの悪化による断線を防
ぐことができ、信頼性の高い配線構造を得ることができ
る。
（発明が解決しようとする課題） しかしながら選択WCVDで埋込まれたα−Ｗ膜は配線層
となるAl−Si系合金膜と後の熱処理によって反応し、第
３図に示す通りAl−Si系合金膜配線中にα−W18が入り
込む。その度合は熱処理温度が高くなるほど激しくな
る。Al−Si系合金膜中にＷが入り込むと配線抵抗が増加
するという問題があった。さらに集積度が上がるごとに
微細になりつつある配線にとってはとても大きく影響し
てくる。
となるAl−Si系合金膜と後の熱処理によって反応し、第
３図に示す通りAl−Si系合金膜配線中にα−W18が入り
込む。その度合は熱処理温度が高くなるほど激しくな
る。Al−Si系合金膜中にＷが入り込むと配線抵抗が増加
するという問題があった。さらに集積度が上がるごとに
微細になりつつある配線にとってはとても大きく影響し
てくる。
（課題を解決するための手段） この発明は絶縁膜に開孔部を設けた後WCVD法により前
記開孔部を埋め込む際、Ｗの膜質をβ−Ｗ（ベータタン
グステン）としたことにより、その後の熱処理によって
もβ−ＷとAl−Si系合金膜との反応を抑えるようにした
ものである。
記開孔部を埋め込む際、Ｗの膜質をβ−Ｗ（ベータタン
グステン）としたことにより、その後の熱処理によって
もβ−ＷとAl−Si系合金膜との反応を抑えるようにした
ものである。
（作用） 本発明では絶縁膜に設けられた開孔部をβ−Ｗで埋め
込む。ここでβ−Ｗはα−Ｗに比較してAl−Si系合金と
反応しにくいため、Al−Si系合金配線形成後に熱処理を
施しても、前記配線中へのＷの拡散を小さくするように
作用する。β−Ｗがα−Ｗに比べ何故Al−Si系合金と反
応しにくいかは未だ明らかではない。第５図はα−Ｗと
β−ＷのＸ線回折結果である。図より明らかな様にα−
Ｗ膜はＸ−Ｗ（110）が主となるピークをもつがβ−Ｗ
膜では結晶構造が異なるため全く違ったパターンを示
す。おそらくは、結晶構造が異なることにより、β−Ｗ
膜が結晶粒子間に不純物ガスを取り込んでおり、これに
よってＷ原子が動きにくくなるため反応が抑えられてい
ると考えられる。
込む。ここでβ−Ｗはα−Ｗに比較してAl−Si系合金と
反応しにくいため、Al−Si系合金配線形成後に熱処理を
施しても、前記配線中へのＷの拡散を小さくするように
作用する。β−Ｗがα−Ｗに比べ何故Al−Si系合金と反
応しにくいかは未だ明らかではない。第５図はα−Ｗと
β−ＷのＸ線回折結果である。図より明らかな様にα−
Ｗ膜はＸ−Ｗ（110）が主となるピークをもつがβ−Ｗ
膜では結晶構造が異なるため全く違ったパターンを示
す。おそらくは、結晶構造が異なることにより、β−Ｗ
膜が結晶粒子間に不純物ガスを取り込んでおり、これに
よってＷ原子が動きにくくなるため反応が抑えられてい
ると考えられる。
（実施例） 第１図に本発明による配線構造を示す。半導体基板１
上に素子分離領域２、拡散層３が形成されており、その
上層に絶縁膜４と前記絶縁膜に設けられた開孔部即ちコ
ンタクトホール５が形成されている。前記コンタクトホ
ール５はWCVD法によるβ−Ｗにより埋め込まれておりそ
の上層にAl−Si系合金配線７が形成されβ−Ｗを介して
拡散層３と電気的に導通がとられている。この材料の選
択によればβ−ＷがAl−Si系合金と反応しにくいため低
抵抗の良好な半導体素子が得られる。第６図は、Si基板
上にα−Ｗ又はβ−Ｗを1500Å堆積させそれらの上層に
Alを2000Å堆積させた２種類の試料を500℃30分熱処理
を行った後にRBS（ラザフォード・バック・スキャッタ
リング）法によりAl膜中のＷ濃度を測定した結果であ
る。図中点線で示されるα−Ｗ試料は500℃30分の熱処
理でＷがAl表面まで入り込んできているのに対し、実線
で示されるβ−Ｗ試料ではＷの拡散は極めて少量に抑え
込まれておりβ−Ｗ膜はAl膜と反応しにくいことがわか
る。次に、β−Ｗ膜の形成方法の一例について述べる。
第４図（ａ）〜（ｃ）は本発明の工程断面図である。以
下第４図を用いて説明する。Si基板21上に素子分離領域
22（例えばSiO2）、拡散層23を形成した後、絶縁膜24
（例えばBPSG）をCVD法にて10000Å形成し平坦化のため
の熱処理（950℃、30分、N2雰囲気）を行う。（第４図
（ａ））その後ホトリソ・エッチングによりコンタクト
孔25を開孔する。そして選択WCVD法によりコンタクト孔
25をβ−Ｗ膜で前記絶縁膜24と段差が生じない程度に埋
め込む。（第４図（ｂ））β−Ｗ膜を形成する条件はCV
D装置にもかなり依存するが、形成温度230℃〜400℃でS
iH4/WF6流量比を1.0以上にすることで得られる。そして
配線となるAl−Si系合金膜27をスパッタ法により7000Å
形成しホトリソ・エッチングを行ない配線パターンを形
成する。（第４図（ｃ）） （発明の効果） 以上詳細に説明したようにこの発明によれば絶縁膜に
形成された開孔部にWCVD法によりAl−Si系合金膜と反応
しにくいβ−Ｗ膜を形成したので後に熱処理を行っても
Al−Si系合金とＷの反応は抑えられるため、集積度向上
による微細配線になっても配線抵抗の増加という問題な
くなる。また、β−Ｗでコンタクト部が埋込まれている
ため、ステップカバレージ悪化により断線も生じずに良
好な導通が得られる。
上に素子分離領域２、拡散層３が形成されており、その
上層に絶縁膜４と前記絶縁膜に設けられた開孔部即ちコ
ンタクトホール５が形成されている。前記コンタクトホ
ール５はWCVD法によるβ−Ｗにより埋め込まれておりそ
の上層にAl−Si系合金配線７が形成されβ−Ｗを介して
拡散層３と電気的に導通がとられている。この材料の選
択によればβ−ＷがAl−Si系合金と反応しにくいため低
抵抗の良好な半導体素子が得られる。第６図は、Si基板
上にα−Ｗ又はβ−Ｗを1500Å堆積させそれらの上層に
Alを2000Å堆積させた２種類の試料を500℃30分熱処理
を行った後にRBS（ラザフォード・バック・スキャッタ
リング）法によりAl膜中のＷ濃度を測定した結果であ
る。図中点線で示されるα−Ｗ試料は500℃30分の熱処
理でＷがAl表面まで入り込んできているのに対し、実線
で示されるβ−Ｗ試料ではＷの拡散は極めて少量に抑え
込まれておりβ−Ｗ膜はAl膜と反応しにくいことがわか
る。次に、β−Ｗ膜の形成方法の一例について述べる。
第４図（ａ）〜（ｃ）は本発明の工程断面図である。以
下第４図を用いて説明する。Si基板21上に素子分離領域
22（例えばSiO2）、拡散層23を形成した後、絶縁膜24
（例えばBPSG）をCVD法にて10000Å形成し平坦化のため
の熱処理（950℃、30分、N2雰囲気）を行う。（第４図
（ａ））その後ホトリソ・エッチングによりコンタクト
孔25を開孔する。そして選択WCVD法によりコンタクト孔
25をβ−Ｗ膜で前記絶縁膜24と段差が生じない程度に埋
め込む。（第４図（ｂ））β−Ｗ膜を形成する条件はCV
D装置にもかなり依存するが、形成温度230℃〜400℃でS
iH4/WF6流量比を1.0以上にすることで得られる。そして
配線となるAl−Si系合金膜27をスパッタ法により7000Å
形成しホトリソ・エッチングを行ない配線パターンを形
成する。（第４図（ｃ）） （発明の効果） 以上詳細に説明したようにこの発明によれば絶縁膜に
形成された開孔部にWCVD法によりAl−Si系合金膜と反応
しにくいβ−Ｗ膜を形成したので後に熱処理を行っても
Al−Si系合金とＷの反応は抑えられるため、集積度向上
による微細配線になっても配線抵抗の増加という問題な
くなる。また、β−Ｗでコンタクト部が埋込まれている
ため、ステップカバレージ悪化により断線も生じずに良
好な導通が得られる。
第１図は本発明による配線構造図。第２図は従来の配線
構造図。第３図は高温（500℃）熱処理後の従来の配線
構造図。第４図（ａ）〜（ｃ）は本発明の一実施例を示
す工程断面図。第５図はＷ膜のＸ線回折パターン図。第
６図はRBS測定によるAl膜中のＷ濃度分布図。 １……半導体基板、２……フィールド酸化膜、３……拡
散層、４……絶縁膜、５……コンタクトホール、６……
β−Ｗ膜、７……Al−Si系合金配線。
構造図。第３図は高温（500℃）熱処理後の従来の配線
構造図。第４図（ａ）〜（ｃ）は本発明の一実施例を示
す工程断面図。第５図はＷ膜のＸ線回折パターン図。第
６図はRBS測定によるAl膜中のＷ濃度分布図。 １……半導体基板、２……フィールド酸化膜、３……拡
散層、４……絶縁膜、５……コンタクトホール、６……
β−Ｗ膜、７……Al−Si系合金配線。
Claims (1)
- 【請求項１】絶縁膜に設けられた開孔部に充填された導
伝性材料の少なくとも一方の端部がAl−Si系合金配線材
料と接触して成る配線構造を含む半導体素子に於て、前
記導伝性材料がCVD法によって形成されたβ−Ｗ（ベー
タタングステン）であることを特徴とする半導体素子。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1191304A JP2765967B2 (ja) | 1989-07-26 | 1989-07-26 | 半導体素子 |
| US07/555,595 US5126825A (en) | 1989-07-26 | 1990-07-23 | Wiring structure of a semiconductor device with beta tungsten |
| KR1019900011382A KR0184634B1 (ko) | 1989-07-26 | 1990-07-26 | 반도체소자 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1191304A JP2765967B2 (ja) | 1989-07-26 | 1989-07-26 | 半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0357214A JPH0357214A (ja) | 1991-03-12 |
| JP2765967B2 true JP2765967B2 (ja) | 1998-06-18 |
Family
ID=16272336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1191304A Expired - Lifetime JP2765967B2 (ja) | 1989-07-26 | 1989-07-26 | 半導体素子 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5126825A (ja) |
| JP (1) | JP2765967B2 (ja) |
| KR (1) | KR0184634B1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ATE150585T1 (de) * | 1990-05-31 | 1997-04-15 | Canon Kk | Verfahren zur herstellung einer halbleitervorrichtung mit einer verdrahtungsstruktur hoher dichte |
| JPH04267586A (ja) * | 1991-02-22 | 1992-09-24 | Nec Corp | 同軸配線パターンおよびその形成方法 |
| US5250834A (en) * | 1991-09-19 | 1993-10-05 | International Business Machines Corporation | Silicide interconnection with schottky barrier diode isolation |
| JP2684978B2 (ja) * | 1993-11-25 | 1997-12-03 | 日本電気株式会社 | 半導体装置 |
| KR100228764B1 (ko) * | 1996-06-24 | 1999-11-01 | 김영환 | 캐패시터 하부 전극 형성방법 |
| US6452276B1 (en) * | 1998-04-30 | 2002-09-17 | International Business Machines Corporation | Ultra thin, single phase, diffusion barrier for metal conductors |
| JP5066565B2 (ja) * | 2007-03-22 | 2012-11-07 | パナソニック株式会社 | 記憶素子及び記憶装置 |
| WO2010004675A1 (ja) | 2008-07-11 | 2010-01-14 | パナソニック株式会社 | 電流抑制素子、記憶素子、及びこれらの製造方法 |
| JP6166508B2 (ja) * | 2011-12-21 | 2017-07-19 | トランスフォーム・ジャパン株式会社 | 半導体装置及び半導体装置の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4902645A (en) * | 1987-08-24 | 1990-02-20 | Fujitsu Limited | Method of selectively forming a silicon-containing metal layer |
-
1989
- 1989-07-26 JP JP1191304A patent/JP2765967B2/ja not_active Expired - Lifetime
-
1990
- 1990-07-23 US US07/555,595 patent/US5126825A/en not_active Expired - Fee Related
- 1990-07-26 KR KR1019900011382A patent/KR0184634B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US5126825A (en) | 1992-06-30 |
| KR910003784A (ko) | 1991-02-28 |
| JPH0357214A (ja) | 1991-03-12 |
| KR0184634B1 (ko) | 1999-04-15 |
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