KR0140379B1 - 도전 구조체를 반도체 소자내에 선택적으로 인캡슐레이션하기 위한 방법 - Google Patents

도전 구조체를 반도체 소자내에 선택적으로 인캡슐레이션하기 위한 방법

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KR0140379B1
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heat resistant
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핀트쵸브스키 페이블
로버트 이어게인 죤
엠. 필리팩 스텐리
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빈센트 죠셉 로너
모토로라 인코포레이티드
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Abstract

반도체 소자(10) 제조방법에 관한 것으로 인캡슐레이션층(24)의 보호층이 내화금속도체(14)를 인캡슐레이션하여 선택적으로 형성된다. Al2O3층(24)을 형성하기 위해 먼저 Al/내화금속층(22)이 내화금속도체(14)의 표면상에 선택적으로 형성된 후 Al/내화금속 합금(22)이 O2와 반응한다. 수반하는 Al2O3인캡슐레이션층(24)은 반도체 소자를 제조하는데 사용된 뒤따른 방법 단계시에, 내회금속의 산화를 방지하는 O2확산장벽으로서 작용한다. 또한 Al2O3층(24)은 반도체 소자를 조립하는데 사용된 다른 재료, 예를 들어 내화금속도체(14)의 부동 유리 위에 놓인 층의 부착을 개선하는 내화금속도체(14)의 기계적 양립성을 향상시킨다.

Description

도전 구조체를 반도체 소자내에 선택적으로 인캡슐레이션하기 위한 방법
제1a도 내지 제1d도는 본 발명의 한 실시예에 따른 공정단계의 단면도.
제2도는 본 발명에 따라 제조된 시료에서 취한 오제 분광 데이타를 나타내는 그라프도.
제3a 내지 3c도는 본 발명의 다른 실시예에 따른 공정 단계의 단면도.
제4도는 본 발명의 공정에 따라 제조된 국부적 상호 연결부의 단면도.
제5도는 본 발명의 방법에 따라 제조된 고성능 트랜지스터의 단면도.
*도면의 주요부분에 대한 부호의 설명
12,30,50:기판 16,34:소자 영역
18:절연층 22:합금층
24:인캡슐레이션층 32:트랜지스터 게이트
36:게이트 절연층 38:폴리실리콘층
40:확산 장벽층 42:내열성 금속층
45:Al 층 46:Al2O3층
52,54:제1 및 제2도전성능 58,60:제1 및 제2절연층
70:상부판
[발명의 배경]
본 발명은 반도체 소자 제조 방법, 특히 반도체 소자내의 도전 구조체상에 보호용 코팅을 선택절으로 형성하기 위한 방법에 관한 것이다. 반도체 소자 제조자는 고객 수행 요구에 직면하여 고 수행 집적 회로를 계속하여 설계하고 있다. 이와 같은 대응 요건은 소자내의 신호 전달 속도를 증가시키기 위해 저 전기 저항을 가지는 도전 재료의 사용을 필요로 한다. 저 벌크 저항성(a low bulk resistivity)을 가지는 내열성 금속(refractory-metals)은 반도체 소자내의 게이트 전극, 국부적 상호 접속부, 콘덴서판 또는 다른 도전 구조체로서 사용하기 위한 잠재적 가능성을 가지는 재료로서 오랫동안 고려되었다. 도전체로서 내열성금속의 사용은 반도체 소자의 구조로 통상 사용된 다른 재료와의 양립성의 결여 때문에 제한되었다. 예를 들어 내열성금속은 소자 제조에 통상 직면되는 고온에 노출될때 쉽게 산화된다. 또한 초대규모 집적 회로(VLSI) 소자의 제조에 사용된 화학적 방법과 접촉될 때 화학적 퇴화를 받기쉽다. 또한 일반적으로 도전성 리드와 트랜지스터 게이트 위에 부착된 패시베이션 유리 같은 패시베이션 재료(passivation materials)는 내열성금속에 잘 부착되지 않는다.
순수 내열성금속 대신에, 내열성금속 규화물은 존재하는 공정 기술과의 양립성의 커다란 정도 때문에 통상 사용되었다. 고 수행 VLSI 소자에서의 내열성금속 규화물의 사용의 단점은 선택된 내열성금속이 6 내지 12μΩ-cm인 반면에 고유의 고체적 전기 저항성이 60 내지 100μΩ-cm이다. 내열성금속 규화물의 고 벌크 전기 저항은 최첨단 기술의 VLSI 소자에 필요한 고 신호 전달 속도의 달성을 허용하지 않는다. 그러므로 트랜지스터 게이트, 상호 접속부, 콘덴서판 전기 리이드 등으로서 사용하기 위한 순수 내열성금속의 적용을 허용할 수 있는 공정이 제공될 수 있다면 잇점이 있을 것이다.
[발명의 개요]
본 발명의 수행에 있어서, Al2O3의 인캡슐레이션층에 의해 산화 및 다른 화학적 퇴화의 형성을 방지하는 내열성금속 도전체 구조를 가지는 반도체 소자 제조 공정을 제공한다. 인캡슐레이션 공정은 Al 성분과 내열성 금속 성분을 가지는 합금층을 내열성 금속 도전체의 노출 표면 영역에 선택적으로 형성하는 것에 의해 행해진다. 합금이 도전체의 표면상에 형성되면, 합금층을 산화시키고 Al2O3의 보호층을 내열성금속 도체위에 선택적으로 형성하는 산화반응이 수행된다. 본 발명의 한 실시예에서, 소자 영역을 그 위에 가지는 기판이 제공된다. 절연층은 기판 위에 놓이도록 형성되며 내열성금속 도전체가 수평 표면 및 실제로 수직벽 표면을 가지는 소자 영역상에 형성된다. Al2O3층은 내열성금속 도전체 위에 놓이도록 선택적으로 형성되는데, Al2O3층은 내열성금속 도전체의 수평 및 실질적으로 수직인벽 표면위에 놓인다.
[적합한 실시예의 상세한 설명]
제1a도 내지 제1d도, 제3a도 내지 3c도, 제4도 및 제5도에서, 다수 소자의 비율은 일정한 비율이 아닌 것을 인식할 수 있을 것이다. 예를 들면 일정 소자의 크기는 명확성을 위해 서로에 대하여 확대되었다.
본 발명의 다양한 관점은 도면을 참조로 하여 상세히 설명될 것이다. 제1a도 내지 제1d도는 본 발명의 한 실시예에 따른 공정 단계의 단면도로서, 도전체를 둘러싸는 (encapsulating) 알루미나(Al2O3)층을 가지는 내열성금속 도전체가 형성된다. Al2O3층은 산소(O2)의 확산에 대해 장벽(barrier)을 제공하며, 그것에 의해 수반되는 기판의 처리시에 하부 내열성금속의 산화를 방지한다. 또한 Al2O3층은 하부의 내열성금속이 반도체 소자 제조시에 사용된 처리 화학제와의 접촉에 의한 화학적 퇴화를 방지한다. 내열성금속 도전체는 반도체 소자에 사용된 어떤 형상화된 도전체 층일 것이다. 특히 내열성금속 도전체는 트랜지스터 게이트, 국부적 상호 연결부, 배선 리이드 등일 수 있다. 그와 같은 구조체는 전도성 소자를 통하여 고 전기 신호 전달 속도가 요구되는 정적 램(SRAM), 동적램(DRAM), 마이크로프로세서, Bi-CMOS 소자 또는 다른 집적 회로 구조체가 사용된다.
제1a도는 본 발명의 한 실시예에 따른 반도체 소자의 제조에 사용된 처리 단계의 일부가 이미 수행된 반도체 기판의 일부 단면도이다. 설명된 구조체는 기판(12)의 소자 영역(16)에 놓인 도전체(14)를 가지는 반도체 기판(12)의 일부분(10)을 포함한다. 절연층(18)은 기판의 표면상에 놓이며 도전체(14)를 기판으로부터 절연시킨다. 절연층(18)은 기판(12)의 열적 산화에 의한 열적 성장 절연층일 것이며, 대안적으로는 화학 증착(CVD)에 의한 SiO2층일 것이다. 또한 절연층(18)은 CVD에 의해 형성된 도프된(doped) 규산염 유리(silicate glass)(SG)층일 것이며, BSG를 형성하기 위해 붕소(B)를, PSG를 형성하기 위해 인(P)을, BPSG를 형성하기 위해 B와 P의 조합같은 도판트 원자(dopant atons)는 규산염 유리에 합체된다. 도전체(14)는 상술한 바와 같이 반도전체 소자의 도전성 소자이며 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 코발트(Co) 및 백금(Pt)으로 구성된 그룹으로부터 선택된 내열성금속으로 구성된다.
한 실시예에서, 도전체(14)는 스퍼터 퇴적(sputter deposition) 방법에 의해 절연층(18)상에 퇴적된 W 금속이다. W층의 퇴적 두께는 형성할 도전성 구조 형태에 따르며, 예를 들어 내열성금속 도전체(14)가 트랜지스터 게이트 전극인 경우에 W층은 약 80 내지 120nm의 두께로 퇴적된다. 도전체(14)가 국부적 상호 접속부 같은 전기 배선 구조인 경우에 W층은 약 750 내지 1250nm의 두께로 퇴적된다. W층의 스퍼터 퇴적은 감압 상태의 불활성 분위기에서 W 표적으로부터 고주파(radio-frequency)(RF) 스퍼터링에 의해 수행된다. 대안적으로 W층은 CVD법에 의해 퇴적될 수 있는데, 육불화텅스텐(tungsten hexafluoride)(WF6)는 제안된 반응, 즉
WF6+3H2→W+6HF…(1)
에 따라 과잉의 수소(H2)와 반응한다. W층의 부착에 이어서 도전체(14)는 종래의 포토리쏘그라피(photolighography)을 이용하여 먼저 W층 상의 포토레지스트 패턴을 형성함으로서 형성된다. 다음 W층은 CF2Cl2, CF3Cl3, CF3Cl 같은 탄화수소 가스, 또는 CF3Br 등과 같은 브롬화 탄화수소 가스와 O2를 사용하여 반응이온 에칭에 의해 선택적으로 이방성으로 에칭된다. 이방성의 반응 이온 에칭은 방향성 에칭으로 W은 실질적 수직 측벽을 가지는 구조를 형성함으로서 측방향보다 더 빠르게 여러번 수직 방향으로 에칭된다. 또한 에칭은 W이 하부 절연층(18)보다 훨씬 더 빠르게 에칭된다는 점에 있어서 선택적이다. 그러므로 W 층의 비형성부의 완전한 제거시에 절연층(18)의 상대적으로 작은 양만이 제거된다. 본 발명의 수행에 있어서 다른 에칭법은 본 발명을 이탈함이 없이 사용될 수 있다는 것을 이해해야 한다. 예를 들어 W층은 칼륨 수산화물과 칼륨시안화 제2철을 포함하는 액체 에칭 용액에 의해 등방성적으로 에칭된다. 도전체(14)의 형성은 제1a도에 도시한 구조로 인해 포토 레지스트 패턴의 제거로 완성된다.
제1b도에 도시한 바와 같이, 기판(12) 위의 알루미늄층(20)의 퇴적으로 공정이 지속된다. 알루미늄층(20)은 도전체(14) 위에 연속층으로서 적합하게 약 50 내지 100nm의 두께로 퇴적된다. 본 발명의 일실시예에서, Al층(20)은 Al 표적으로부터 아르곤 분위기에서 RF 스퍼터링에 의해 퇴적된다. 알루미늄층(20)은 실리콘 또는 구리를 구비하는 Al 합금 또는 그 조합으로서 퇴적될 수 있다. 대안적으로 Al 층(20)은 Al 복합유기금속 화합물의 열분해에 의해 형성될 수 있다. 예를 들어 트리-이소부틸 알루미늄(CH2CH(CH3)2)3Al)은 약 200 내지 300℃에서 불활성 분위기에서 열분해 반응을 수행함으로서 Al 막을 형성하도록 분해된다.
Al 층(20)이 도전체(14) 위에 퇴적된 후, 기판(12)은 도전체(14)의 내열성금속과 Al 층(20)의 Al 사이에서 반응을 유도하기 위해 열 에너지에 영향을 받기 쉽다. 한 실시예에서 합금은 화학양론적 비율 WAl12을 가지는 두 금속층의 계면 영역에서 형성된다. 이미 지적한 바와 같이 다른 내열성금속은 도전체(14)를 형성하는데 사용될 수 있다. 다수의 Al/내열성금속 합금의 형성은 최근공보, 예를 들어 E. G. Colgan 등의 Co, Cr, Mo, Ta, Ti 및 W을 가지는 Al의 박막반응과 1989년 J. Mater. Res 4(4)에 설명되었다. 다른 합금은 TiAl3, TaAl3, MoAl12, CrxAly 및 CopAlq를 포함하는 상술한 내열성금속을 가지는 Al의 반응에 의해 준비된다. 여기서, X, Y, P 및 q는 정수이다. 반응은 신속열적 어닐링(rapid thermal annealing)(RTA) 장치로 수행되는데, 기판(12)은 예를 들어 약 15 내지 240초의 지체시간동안 비간섭 광원으로부터 고강도 광역 밴드 방사에 영향을 받기 쉽다. 통상의 지식을 가진 자는 다른 방사원이 간섭광원, 레이저 광원, 아크램프 등과 같은 것이 사용될 수 있으며 그리고 상기 광원은 Al/내열성금속 합금을 형성하기 위해 다른 어닐링 시간을 필요로 할 수 있다는 것을 인식할 수 있을 것이다. 대안으로서 Al/내열성금속 합금을 약 400 내지 500℃에서의 불활성 분위기에서 노에 의해 어닐링에 의해 형성될 수 있다. 이점에서, 본 발명의 공정에 의하여 WAl12합금은 Al 층(20)과 도전체(14)가 서로 밀착하는 영역내에서만 선택적 형성된다.
WAl12합금이 형성되면 Al 층(20)의 잔존 비반응부는 제1C도에 도시한 바와 같이 기판(12)으로부터 제거된다. Al 층(20)의 비반응부는 습윤성 화학 에칭법, 건조 플라즈마 에칭법 또는 그 조합에 의해 제거될 수 있다. 본 발명의 한 실시예에서, 질산, 인산, 아세트산 및 물의 혼합물을 포함하는 습윤성 화학 에칭 용액은 Al 층(20)의 모든 잔존 비반응부를 실질적으로 등방성적으로 제거하는데 사용된다. 대안으로서 다른 습윤성 에칭 용액은 암모늄 수산화물과 수소 과산화물을 구비하는 화학용액 같은 것이 사용될 수 있다. 또한 Al과 선택적 반응하는 에칭 가스를 이용하는 반응 이온 에칭법 같은 건조 플라즈마 에칭법이 사용될 수 있다. Al 층(20)의 잔존 비반응부의 제거에 의해 기판(12)상에 도전체가 작용하게 되어 도전체 구조의 전체 노출 표면상에 설치된 인캡슐레이션 합금층(22)을 가진다. 제1C도에 도시한 바와 같이, 합금층(22)은 도전체(14)의 내부내의 비반응 금속을 인캡슐레이션하는 도전체(14)의 수평 및 수직 표면위에 연속으로 연장된다.
도전체(14)가 합금층(22)에 의해 인캡슐레이션된 후에 O2가스와 합금층(22)의 Al 성분 사이의 가스-고체(gas-solid) 반응에 의해 Al2O3의 인캡슐레이션 층을 형성하기 위해 산화반응이 수행된다. Al2O3형성 반응은 다음과 같이 수행된다고 여겨진다.
WAl12+10.502→6Al2O3+WO3…(2)
여기서 텅스텐 삼산화물(WO3)은 가스 반응 생성물이다. 반응식(2)는 RTA 장치로 약 600 내지 800℃에서 수행된다. 한 실시예에서 기판(12)은 RTA 장치내의 반응실에 배치되며 산소가 산소 분위기를 창출하는 챔버로 도입된다. 상술한 반응 온도와 과잉의 O2에서 형성된 Al2O3층은 RTA 장치내의 기판(12)의 노출 시간에 따른 두께를 가진다. 예를 들어 RTA 장치내에서 기판(12)에 약 15 내지 300초 동안 광역 밴드 방사를 행하면, Al2O3층은 약 10 내지 20nm의 두께로 도전체(14)의 표면상에 형성된다. 대안적으로 반응식(2)에 따른 Al2O3층의 형성은 종래의 대류노에서 수행될 수 있다.
합금층(22)의 산화에 의한 도전체(14)의 표면상에 Al2O3의 보호층의 형성은 제1D도에 도시되었다. 합금층(22)의 산화의 결과로서, 인캡슐레이션층(24)은 합금층(22)이 존재하는 기판(12)이 영역에서만 선택적으로 형성된다. 선택적으로 인캡슐레이션되는 도전 구조체의 공정은 산소 확산에 대한 불침투성인 인캡슐레이션 층을 창출하는 수단을 설치한 잇점을 가지며, 이에 의해 그후에 행해진 기판(12)의 처리동안에 인캡슐레이션된 도전 구조체의 어떤 일부의 산화를 방지할 수 있다. 또한 인캡슐레이션층(24)은 하부에 위치하는 W 이후에 행해지는 회로 제조 단계 동안에 공통으로 사용된 처리화학약품과 접촉하는 것에 의해 화학적으로 퇴화하는 것을 방지할 수 있다.
산화 공정시에 산화 반응은 실질적으로 합금층(22) 내에서 발생하며 O2는 합금층(22)를 통하여 거의 확산되지 않으면, 따라서 도전체(14) 하부 금속과 거의 반응하지 않는다. 제2도는 본 발명의 방법에 의해 준비된 시료로부터 달성된 정상높이 대 스퍼터링 시간(분으로)의 구성으로서 오제 전자분광 데이타(Auger electron spectroscopy data)를 나타낸다. 제2도에 나타난 바와 같이, O와 동일한 라인으로 지시된 산소 농도는 스퍼터링 시간의 작용으로서 급격히 경사지는데 이는 시료안으로의 깊이에 비례한다. 제2도에 나타난 데이타는 가스 고체 산화 반응이 표면으로부터 먼저 10 내지 20nm 내에서 발생하고 그리고 실질적으로는 합금층(22)의 영역내에서 완성되는 것이 제시되었다. 합금층(22) 내의 영역에서의 산화 반응의 제한으로 인해 도전체(14) 내에 존재하는 하부 내열성금속의 일체성이 유지된다. 또한 오제 데이타는 인캡슐레이션층(24)을 형성하기 위해 산화 반응을 수행한 후 합금층(22)의 어떤 비반응부가 존재하지 않는 것을 나타낸다. 합금층(22)의 완전 산화는 표면에서 W와 동일한 라인으로 지시된 W이 존재하지 않는 것에 의해 명백하게 된다. 더 많은 노고없이 통상의 지식을 가진자는 상술한 설명을 사용하여 완전한 정도로 본 발명을 이용할 수 있다. 그러므로 하기의 적합한 특정 실시예가 단지 예시를 위한 것이며, 어떤 방법으로 그 개시의 나머지 부분을 한정하는 것은 아니다.
[예 1]
다른 도전성 구조체가 본 발명의 공정에 의해 형성될 수 있다는 것을 통상의 지식을 가진자에 의해 이해될 수 있을 것이다. 예를 들어 폴리실리콘층과 상부에 놓인 인캡슐레이션된 내열성금속층을 가지는 다중층을 구비한 트랜지스터 게이트는 상술한 공정을 사용하여 형성될 수 있다. 본 발명의 다른 실시예는 제3A도로 도시되었으며, 이는 본 발명에 따라서 다수 공정 단계를 가지는 게이트 구조를 단면도로 도시하였다. 게이트 구조는 기판(30)의 소자 영역(34) 위에 놓이는 복합 트랜지스터 게이트(32)를 가지는 반도전체 기판(30)의 일부를 포함한다. 게이트 절연층(36)은 트랜지스터 게이트(32)를 기판(30)으로부터 분리하는 기판(30)상에 배치된다. 트랜지스터 게이트(32)는 게이트 절연층(36) 위에 놓이는 폴리실리콘층(38)과 폴리실리콘층(38) 위에 놓이는 확산장벽층(40)과 확산 장벽층(40) 위에 놓이는 내열성금속층(42)을 포함한다. 확상 장벽층(40)은 티타늄 질화물(TiN) 같은 내열성금속 질화물로 구성된다. 공지된 방법에 있어서, 소스 및 드레인 영역(43,44)은 주입 마스크(implantation mask)로서 트랜지스터 게이트(32)를 사용하여 기판(30)의 도전성과 역의 도전성 형태의 이온 종류의 이온 주입에 의해 트랜지스터 게이트(32)의 모서리에 정렬된 기판(30)에서 형성된다. 대안으로서, 소스 및 드레인 영역(43,44)은 기판의 도전성과 역의 도전성의 도판트 원자의 열적 확산에 의해 형성될 수 있다. 제3A도에 도시한 게이트 구조는 DRAMs, SRAMs, 마이크로프로세서 등과 같은 많은 반도체 소자에서 고속 트랜지스터 게이트로 사용될 수 있다.
내열성금속층(42)의 인캡슐레이션은 제3B도에 도시한 바와 같이 트랜지스터 게이트(32) 위에 일치하여 놓이도록 Al 층(45)을 퇴적함으로서 수행된다. 상술한 처리 단계를 사용함으로서 기판(30)은 층(45)과 내열성금속층(42) 사이의 계면의 영역에서 Al/내열성금속 합금을 형성하도록 열적 에너지에 영향을 받는다. Al/내열성금속 합금은 Al 층(45)과 밀착하는 내열성금속층(42)의 노출된 표면상에만 선택적으로 형성되며, 트랜지스터 게이트(32)의 다른 부분상에는 형성되지 않는다. 상술한 것과 유사한 방법으로 Al 층(45)의 비반응부는 기판(30)으로부터 제거되며, 산화 반응은 제3C도에 도시한 바와 같이 단지 내열성금속층(42)을 인캡슐레이션하는 Al2O3층(46)을 선택적으로 형성하도록 수행된다. 본 발명의 선택적 방법에 의하여 복합 트랜지스터 게이트(32)가 제조되지만 복합 트랜지스터 게이트는 인캡슐레이션된 내열성금속 층을 가지며 이 내열성금속층은 집적 회로를 완전히 제조하기 위해 사용된 후속의 처리 단계로부터 발생하는 산화 및 다른 화학적 퇴화의 형태로부터 완전하게 보호된다.
[예 2]
제4도에 단면도로 도시한 것은 본 발명의 방법에 의해 제조된 국부적 상호 접속부이다. 국부적 상호 접속부 구조체는 반도체 기판(50), 제1도전성층(52), 제2도전성층(54) 및 Al2O3인캡슐레이션된 내열성금속 리드(56)로 구성된다. 제1도전성층(52)은 제1절연층(58)에 의해 기판(60)으로부터 전기 절연되며, 제2도전성층(54)은 제2절연층(60)에 의해 제1도전성층으로부터 전기 절연된다. 내열성금속 리드(56)는 서로 달리 전기 절연되는 두 도전성층간의 전기 접속을 제공하는 제1도전성층(52)과 제2도전성층(54) 사이에 도전 경로를 형성한다. 내열성금속 리드(56)는 제1도전성층(52), 제2절연층(60)과 제2도전성층(54)의 모서리부 위에 놓이도록 내열성금속층을 먼저 일치시켜 부착함으로서 형성된다. 내열성금속은 W, Mo, Cr, Co 및 Pt으로 이루어진 그룹으로부터 선택된다. 다음에 내열성금속층은 리드 세그먼트(62)를 형성하도록 종래의 포토리쏘그라피와 이방성 반응이온 에칭을 사용하여 형상화 및 에칭된다. 에칭후 포토레지스트 패턴은 리드 세그먼트(62)로부터 제거되고 Al층은 제1도전성층(52), 리드 세그먼트(62) 및 제2도전성층(54) 위에 놓이도록 일체로 부착된다. 상술한 것과 일치하는 방법에 있어서, Al/내열성 금속 합금은 리드 세그먼트(62)와 상부 Al층 사이의 계면에서 리드 세그먼트(62)의 표면상에 선택적으로 형성된다. 합금이 형성되면 산화 반응이 수행되고 Al2O3층(64)이 형성되어 리드 세그먼트(62)를 인캡슐레이션시킨다.
[예 3]
Al2O3를 포함하는 인캡슐레이션층(24)은 고 유전상수를 가지므로 콘덴서 절연재로서 인캡슐레이션층(24)의 사용을 가능하게 한다. 제1D도에 도시한 도전 구조체는 본 발명의 반도체 소자의 고 수행 콘덴서를 형성하도록 더 처리될 수 있다. 고 수행 콘덴서를 제조하기 위해 먼저 제1D도에 도시한 구조체가 준비되었다. 도전체(14)와 인캡슐레이션층(24)이 형성되면, 제5도에 도시한 바와 같이 제2도전성층이 퇴적되고 그후 상부판(70)을 형성하도록 형상화 및 에칭된다. 상부판(70)은 폴리실리콘, 내열성금속 규화물, Al, Cu 등과 같은 많은 전기 도전성 재료로 준비될 수 있다. 본 발명이 속하는 통상의 지식을 가진자의 수준과 일치하는 방법으로 다른 방법 단계가 본 발명과 관련하여 수행되어 집적 회로 소자의 제조를 완성할 수 있다. 포토마스킹층의 특정 배치 및 순서에 따라 본 발명의 공정은 DRAM, SRAM, 데이타 프로세서 소자, 바이-CMOSD 소자, 바이폴라 소자 등과 같은 MOS 소자를 제조하도록 부가적인 공정 단계를 더 이용하여 완성 공정의 일체부로서 사용될 수 있다.
그러므로 본 발명과 관련하여 상술한 장점과 전적으로 직면하는 도전성 구조체상에 인캡슐레이션층을 선택적으로 형성하는 방법이 제공되는 것이 명백하다. 본 발명이 특정의 실시예를 참조로 하여 설명되었지만 본 발명이 그 실시예에 한정되는 것은 아니다. 통상의 지식을 가진자는 본 발명의 정신 이탈없이 개조 및 변화가 취해질 수 있다는 인식할 것이다. 예를 들어 합금과 Al2O3층의 비반응부를 에칭하는 다수 방법은 전자 사이클로트론 공명 에칭, 스퍼터 에칭 등과 같은 것을 사용할 수 있다. 그러므로 첨부된 청구 범위 및 그 등가물의 정신에 해당하는 모든 개조 및 변화가 본 발명내에 포함되는 것이다.

Claims (3)

  1. 도전 구조체를 반도체 소자내에 선택적으로 인캡슐레이션하기 위한 방법에 있어서, 소자 영역(16)을 그 위에 가지는 기판(12)을 제공하는 단계와, 절연층이 기판(12) 위에 놓이도록 절연층(18)을 형성하는 단계와, 수평 표면 및 실질적인 수직벽 표면을 가지는 소자 영역(16) 상에 내열성금속 도전체(14)를 형성하는 단계와, 내열성금속도전체(14)와 절연층상에 Al 층(20)을 형성하는 단계와, Al 합금층(22)을 형성하도록 Al과 내열성금속을 반응시키는 단계와, 절연층(18)의 표면으로부터 비반응된 Al을 잇따라 에칭하여 제거하는 단계와, 내열성금속도전체(14) 위에 Al2O3층(24)이 형성되도록 Al 합금층(22)을 산화하는 단계를 포함하며, 상기 Al2O3층(24)은 내열성금속 도전체의 수평 및 실질적인 수직벽 표면에만 놓이는 것을 특징으로 하는 도전 구조체를 반도체 소자내에 선택적으로 인캡슐레이션하기 위한 방법.
  2. MOS 트랜지스터 게이트의 선택적인 인캡슐레이션을 위한 방법에 있어서, 소자 영역(34)을 그 위에 가지는 기판(30)을 제공하는 단계와, 기판(30) 위에 놓이도록 절연층(36)을 형성하는 단계와, 절연층(36) 위에 직접 놓이는 폴리실리콘층(38)과 폴리실리콘층(38) 위에 놓이는 TiN층(40)과 TiN 층(40) 위에 놓이는 내열성금속층(42)을 구비하는 소자 영역(34)상에 게이트 전극(32)을 형성하는 단계와, 게이트 전극(32)과 절연층(36) 위에 놓이는 Al 층(45)을 형성하는 단계와, Al 합금층을 형성하도록 Al과 내열성금속을 반응시키는 단계와, 절연층(36)으로부터 비반응된 Al을 에칭하여 제거하는 단계와, 내열성금속층(42)의 노출된 표면 영역위에만 놓이는 Al2O3층(46)을 형성하도록 Al 합금을 산화하는 단계를 포함하는 것을 특징으로 하는 MOS 트랜지스터 게이트의 선택적인 인캡슐레이션을 위한 방법.
  3. 반도체 소자내의 저 저항 도전체를 제조하는 방법에 있어서, 소자 영역(16을 그 위에 가지는 단결정 규소기판(12)을 제공하는 단계와, 기판을 산화하여 그 위에 규소 이산화물 절연층(18)을 형성하는 단계와, 상기 절연층 위에 W 층을 퇴적하는 단계와, 상기 W 층상에 포토레지스트 패턴을 형성하는 단계와, 기판(12)의 소자 영역(16) 위에 W 도전체(14)를 형성하도록 W 층을 에칭하는 단계와, 포토레지스트 패턴을 제거하는 단계와, 기판위에 Al 층(20)을 부착하는 단계와, Al 층과 W 도전체 사이의 WAl12의 합금층(22)을 선택적으로 형성하고 Al 층의 비반응부를 남겨둔채 기판을 어닐링하는 단계와, 기판으로부터 Al 층의 비반응부를 에칭하여 제거하는 단계와, W 도전체(14)를 인캡슐레이션하는 Al2O3층(24)을 선택적으로 형성하도록 WAl12층을 산화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자내의 저저항 도전체를 제조하는 방법.
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