JPH04229623A - 導電構造体を半導体素子内に選択的に封入する工程 - Google Patents

導電構造体を半導体素子内に選択的に封入する工程

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JPH04229623A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般的に半導体素子を
製作する方法に関し、更に詳しくは、半導体素子内の導
電構造体上に保護用コーティングを選択的に形成する方
法に関する。
【０００２】
【従来の技術】半導体素子メーカが顧客の性能に対する
要求を満足するために高性能集積回路を設計し続けるに
したがって、これに対応して素子内の信号転送速度を早
くする必要性から、低い電気抵抗を有する導電材料を使
用することが要求される。バルク抵抗の低い耐熱性金属
は、半導体素子内のゲート電極、部分的相互接続部、コ
ンデンサ・プレートに使用する潜在的な可能性を有する
金属として考えられていた。
【０００３】
【発明が解決しようとする課題】耐熱性金属を導電体と
して使用することは、これらの金属が半導体素子の構造
内で一般的に使用されている他の材料との両立性を欠い
ているため、制限されていた。例えば、耐熱性金属は、
通常素子の製作中に遭遇する高温にさらされると、簡単
に酸化する。更に、これらの耐熱性金属は、ＶＬＳＩ素
子の製作に使用する処理用の化学薬品と接触すると、化
学的に劣化する。また、導電性のリードおよびトランジ
スタ・ゲート上に堆積したパッシベーション・ガラスの
ような一般的なパッシベーション材料の場合、耐熱性金
属とうまく接着しない。
【０００４】純粋な耐熱性金属の代わりに耐熱性金属の
ケイ化物が一般的に使用されてきたが、その理由は、こ
れらのケイ化物の既存の処理技術との両立性の程度が高
いからである。高性能のＶＬＳＩ素子に耐熱性金属のケ
イ化物を使用する場合の欠点は、選択した耐熱性金属の
バルク電気抵抗が６−１２μΩ−ｃｍであるのに対して
、これらのケイ化物が６０ないし１００μΩ−ｃｍとい
う固有の高い電気抵抗を有していることである。耐熱性
金属のケイ化物のバルク電気抵抗が大きいと、最新技術
によるＶＬＳＩ素子の要求する高い信号転送速度を達成
することができない。したがって、トランジスタ・ゲー
ト、相互接続部、コンデンサ・プレート、電気的リード
等として使用するために実質的に純粋な耐熱性金属を適
用することを可能にする方法が提供されれば、有利であ
る。
【０００５】
【課題を解決するための手段】本発明を実行する場合、
Ａｌ２　Ｏ３　の封入層によって酸化および他の形態の
化学的劣化から保護した耐熱性金属導電構造体を有する
半導体素子を製作する方法を提供する。封入の工程は、
Ａｌ成分と耐熱性金属成分を有する合金層を耐熱性金属
の導電体の露出した表面領域に選択的に形成することに
よって行われる。合金を導電体の表面に形成すると、酸
化反応が行われ、これによって合金層が酸化され、耐熱
性金属導電体上にＡｌ２　Ｏ３　の保護層が形成する。 本発明の１つの実施例では、素子領域をその上に有する
基板を設ける。絶縁層を形成して基板上に位置させ、耐
熱性金属の導電体を水平面および実質的に垂直な壁面を
有する素子領域に形成する。Ａｌ２　Ｏ３　の層を選択
的に形成して耐熱性金属の導電体上に位置させるが、こ
こでこのＡｌ２　　Ｏ３　　層は耐熱性金属の導電体の
水平面および実質的に垂直な壁面上に位置する。
【０００６】
【実施例】本発明の種々の特長を図面を参照して詳細に
説明する。図１（ａ）ないし図１（ｄ）は、本発明の１
実施例による工程の段階を断面で示し、ここで耐熱金属
の導電体を形成し、この耐熱金属の導電体はこの導電体
を封入するアルミナ（Ａｌ２Ｏ３）層を有する。このＡ
ｌ２Ｏ３層によって酸素（Ｏ２　）の拡散に対する障壁
が設けられ、これによって、引き続いて行われる基板の
処理の期間中その下に位置する耐熱性金属の酸化を防止
する。 または、このＡｌ２Ｏ３　層によって、その下に位置す
る耐熱性金属が半導体素子の製作中に一般的に使用され
る処理化学薬品と接触して化学的に劣化することが防止
される。この耐熱金属の導電体は半導体素子に使用する
パターン化したいずれの導電層でもよい。更に詳しくは
、この耐熱金属の導電体はトランジスタ・ゲート、部分
的相互接続部、配線リード等である。このような構造体
は、導電性素子を介して高い電気的信号転送速度の要求
されるスタテックＲＡＭ（ＳＲＡＭ）、ダイナミックＲ
ＡＭ（ＤＲＡＭ）、マイクロプロセッサ、Ｂｉ−ＣＭＯ
Ｓ素子またはその他の集積回路構造に使用することがで
きる。
【０００７】図１（ａ）は、本発明の１実施例による半
導体素子の製作に使用する幾つかの処理段階で既に処理
された半導体基板の一部を断面で示す。図示の基板は、
半導体基板１２の一部１０を含み、この半導体基板１２
はこの基板１２の素子領域１６上に位置する導電体１４
を有する。絶縁層１８は基板１２の表面上に配設されて
導電体１４を基板１２から電気的に絶縁する。絶縁層１
８は基板１２を熱的に酸化させることにによって得た熱
成長による絶縁層、または、化学的気相法（ＣＶＤ）に
よって堆積したＳｉＯ２　層である。また、絶縁層１８
はＣＶＤによって形成された不純物を添加したケイ酸塩
ガラス（ＳＧ）でもよく、この場合ＢＳＧを形成するた
めのボロン（Ｂ）、ＰＳＧを形成するためのリン（Ｐ）
またはＢＰＳＧを形成するためのＢとＰの組み合わせの
ような添加不純物の原子がこのケイ酸塩ガラスに含まれ
る。導電体１４は、タングステン（Ｗ），モリブデン（
Ｍｏ），クロム（Ｃｒ）、コバルト（Ｃｏ）およびプラ
チナ（Ｐｔ）によって構成されるグループから選択した
耐熱性金属によって構成される半導体素子の上述した電
気的導電性を有する素子である。　　１つの実施例では
、導電体１４はスパッタリング堆積法によって絶縁層上
に堆積したＷ金属である。Ｗ層の堆積厚さは、形成され
る導電構造の種類によって決まり、例えば、耐熱金属の
導電体１４がトランジスタ・ゲート電極である場合、こ
のＷ層は約８０ないし１２０ナノメートルの厚さに堆積
される。この導電体１４が例えば部分的相互接続部のよ
うな電気配線構造である場合、このＷ層は７５０ないし
１２５０ナノメートルの厚さに堆積される。Ｗ層のスパ
ッタリングによる堆積は、例えば減圧状態の不活性雰囲
気内でＷのターゲットから高周波（ＲＦ）スパッタリン
グによって行われる。または、このＷ層はＣＶＤ法によ
っても堆積することが可能であり、この場合、下記の反
応にしたがって六弗化タングステン（ＷＦ６　）が過剰
水素（Ｈ２　）反応する。
【０００８】 　　　　　　　　　　ＷＦ６　　　＋　　３Ｈ２　　　
−　　　　Ｗ　　＋　　６ＨＦ　　　　　　　　　　（
１）Ｗ層の堆積に続いて、従来のフォトリゾグラフィを
使用して、先ずこのＷ層上にフォトレジスト・パターン
を形成することによって導電体１４を形成する。次に、
ＣＦ２　Ｃｌ２　、ＣＦＣｌ３　、ＣＦ３　Ｃｌのよう
な炭化水素ガスまたはＣＦ３　Ｂｒ等のような臭化炭化
水素ガスとＯ２　を使用して、選択的かつ異方性的にエ
ッチングを行う。 この異方性の反応イオン・エッチングは方向性のエッチ
ングであり、ここでＷは横方向よりも縦方向により早く
多数回エッチングされ、これによって実質的に垂直な側
壁を有する構造を形成する。更に、Ｗがその下に位置す
る絶縁層１８よりもはるかに早い速度でエッチングされ
るという点でこのエッチングは選択的である。したがっ
て、パターン化されていないＷ層の部分を完全に除去し
ても、絶縁層１８は比較的少量しか除去されていない。 本発明を実行する場合、他のＷのエッチング方法もまた
本発明から逸脱することなく使用することができること
を理解しなければならない。例えば、水酸化カリウムお
よびフェリシアン化カリウムによって構成される液体エ
ッチング溶液によってこのＷ層を等方性的にエッチング
することができる。次に、フォトレジスト・パターンを
除去することによって導電体１４の形成が完了し、その
結果、図１（ａ）に示す構造が得られる。
【０００９】図１（ｂ）に示すように、この工程では引
き続いて基板１２にアルミ（Ａｌ）層２０を堆積する。 アルミ層２０は、導電体１４に連続する層として、好ま
しくは約５０ないし１００ナノメートルの厚さに堆積さ
れる。本発明の１実施例では、アルミ層２０はアルゴン
（Ａｒ）雰囲気内でＡｌターゲットからのＲＦスパッタ
リングにょって堆積される。アルミ層２０は、またシリ
コン（Ｓｉ）または銅（Ｃｕ）を含有するＡｌ合金また
はこれらの組み合わせを含有するＡｌ合金として堆積す
ることもできる。または、Ａｌ層２０はＡｌ複合有機金
属化合物の熱分解によって形成することもできる。例え
ば、約２００ないし３００℃の温度で不活性雰囲気内で
熱分解反応を実行することによって、トリイソブチルア
ルミ（ＣＨ２　ＣＨ（ＣＨ３　）２　）３　Ａｌ）を分
解してＡｌ膜を形成することができる。
【００１０】Ａｌ層２０を導電体１４に堆積した後、基
板１２に対して熱エネルギーを与え、導電体１４の耐熱
性金属とＡｌ層２０のＡｌの間で反応を誘起する。１実
施例では、化学量論的比率ＷＡｌ１２を有する２つの金
属層の界面の領域内に合金を形成する。前に指摘したよ
うに、他の耐熱性金属を使用して導電体１４を形成する
こともできる。幾つかのＡｌ／耐熱性金属合金の形成は
、最近の刊行物、例えば、「Ｅ．Ｇ　　Ｃｏｌｇａｎ他
によるＴｈｉｎ−ｆｉｌｍ　　Ｒｅａｃｔｉｏｎｓｏｆ
　　ＡＬ　　ｗｉｔｈ　　Ｃｏ，Ｃｒ，Ｍｏ，Ｔａ，Ｔ
ｉ　　ａｎｄ　　Ｗ」，Ｊ．Ｍａｔｅｒ．Ｒｅｆ．，４
（４），１９８９に述べられている。上述した耐熱性金
属とＡｌとの反応にょって得ることのできるその他の合
金には、ＴｉＡｌ３　，ＴａＡｌ３　，ＭｏＡｌ１２，
ＣｒＸ　ＡｌＹ　およびＣｏｐ　Ａｌｑ　が含まれ、こ
こでｘ，ｙ，ｐおよびｑは整数である。この反応は、急
速熱焼鈍（ＲＴＡ）装置内で行われることが好ましく、
この場合、基板１２は例えば、非干渉性光源からの強力
な広い帯域幅の放射を約１５ないし２４０秒間受ける。 干渉性光源、レーザ光源、アーク・ランプ等のその他の
放射源を使用することができることを当業者は理解し、
これらの光源の場合には、Ａｌ／耐熱性金属合金を形成
するために異なった焼鈍時間が必要である。また、Ａｌ
／耐熱性金属合金は、約４００ないし５００℃の温度の
不活性雰囲気内で炉による焼鈍によって形成することも
できる。この点で、本発明の工程によれば、ＷＡｌ１２
合金は、Ａｌ層２０と導電体１４が相互に密着する領域
内のみで選択的に形成されている。
【００１１】ＷＡｌ１２合金を形成すると、Ａｌ層２０
の残りの未反応部分を図１（ｃ）に示すように基板１２
から除去する。Ａｌ層２０の未反応部分は、湿式化学エ
ッチング工程、乾式プラズマ・エッチング工程、または
これらの組み合わせによって除去することができる。本
発明の１実施例では、硝酸，リン酸，酢酸および水の混
合物によって構成される湿式化学エチング溶液を使用し
て、Ａｌ層２０残りの未反応部分の実質的に全てを等方
性的に除去する。または、水酸化アンモニアおよび過酸
化水素を含有する薬品の溶液のような他の湿式エッチン
グ溶液を使用することもできる。更に、Ａｌと選択的反
応するエッチング・ガスを使用した反応性イオン・エッ
チング工程のような乾式プラズマ・エッチング工程を使
用することができる。Ａｌ層２０の残りの未反応部分を
除去することによって、基板１２上に導電構造が作られ
、これは導電構造の全ての露出面に設けられた封入用の
合金層２２を有する。図１（ｃ）に示すように、合金層
２２は、未反応金属を導電体１４の内部に封入するこの
導電体１４の水平および垂直面上に連続的に延びる。 導電体１４を合金層２２によって封入した後、Ｏ２　ガ
スと合金層２２のＡｌ成分との間のガスと固体との反応
よって酸化反応を行い、Ａｌ２　Ｏ３　の封入層を形成
する。 このＡｌ２　　Ｏ３の形成反応は下記のよう行われると
信じられている。
【００１２】 　　　　　　ＷＡｌ１２　　＋　　１０．５Ｏ２　　　
−　　６Ａｌ２　Ｏ３　　　＋　　ＷＯ３　　　　　（
２）ここで三酸化タングステン（ＷＯ３　）はこの反応
のガス生成物である。反応（２）は、ＲＴＡ装置内で約
６００ないし８００℃で行うのが望ましい。１つの方法
では、基板１２をＲＴＡ装置内の反応チャンバ内に載置
し、酸素をチャンバ内に導入して酸素雰囲気を作る。上
述の反応温度およびＯ２　が過剰な状態では、形成され
たＡｌ２　Ｏ３　の層は基板１２をＲＴＡ装置内に滞留
させておく時間によって決まる厚さを有する。例えば、
ＲＴＡ装置内で基板１２に約１５ないし３００秒間広帯
域幅の放射を行えば、導電体１４の表面に形成されるＡ
ｌ２　Ｏ３層は約１０ないし２０ナノメートルの厚さを
有する。また、反応（２）によるＡｌ２　　Ｏ３層の形
成は従来の対流炉で行うこともできる。
【００１３】図１（ｄ）は、合金層２２の酸化によって
導電体１４の表面上に形成されたＡｌ２　　Ｏ３の保護
層を示す。合金層２２を酸化した結果、合金層２２の存
在する基板１２の領域内のみで、封入層２４が選択的に
形成される。導電性構造を選択的に封入する工程は、酸
素の拡散に対して不浸透性の封入層を作る手段を設ける
利点を有し、これによって、その後に行われる基板１２
の処理期間中に封入された導電構造のいずれの部分の酸
化おも防止することができる。また、封入層２４によっ
て、その下に位置するＷがその後に行われる回路の製作
段階中に一般的に使用される処理化学薬品と接触するこ
とによって化学的に劣化するのを防止することができる
。
【００１４】酸化工程の期間中、酸化反応は実質的に合
金層２２内で行われ、Ｏ２　は合金層２２を介して殆ど
拡散せず、したがって導電体１４の下に位置する金属と
は殆ど反応しない。図２はオージェ電子分光法によるデ
ータを示し、これは本発明の方法によって準備した試料
から得た最高のピークとスパッタ時間（分）をプロット
したものである。図２に示すように、（Ｏ）の線で示す
酸素濃度は、試料に対する深さと比例するスパッタ時間
の関数として急速に降下している。図２に示すデータは
、表面から始まる実施的に１０ないし２０ナノメータ範
囲内でかつ実際上完全に合金層２２の領域内でガスと固
体との酸化反応が発生していることを示している。酸化
反応を合金層２２内に閉じ込めることによって、導電体
１４内に存在するその下に位置する耐熱性金属の完全性
が保持される。また、オージェのデータは、酸化反応を
行って封入層２４を形成した後、合金層２２のいずれの
未反応部分も存在していないことを示している。合金層
２２が完全に酸化したことは、表面に（Ｗ）の線によっ
て示すＷが存在しないことによって証明される。
【００１５】これ以上詳細に説明しなくても、当業者は
、前述の説明を使用して、本発明を完全に利用すること
ができると信じることができる。したがって、以下の特
定の好適な実施例は、単なる例示のためのものであって
、いかなる方法でもこの開示の残りの部分を限定するも
のではない。 実　　例　　１ 当業者は、他の導電構造を本発明の工程によって形成す
ることができることを理解する。例えば、ポリシリコン
層とその上に位置する封入された耐熱性金属層を有する
多層トランジスタ・ゲートを上述した工程によって形成
することができる。図３（ａ）は本発明の他の実施例を
示し、これは本発明にしたがって幾つかの処理段階を経
たゲート構造を断面で示す。このゲート構造は、半導体
基板３０の一部を含み、この基板３０はその素子領域３
４上に位置する複合トランジスタ・ゲート３２を有する
。ゲト絶縁層３６が基板３０上に配設され、これによっ
てトランジスタ・ゲート３２を基板３０から分離する。 トランジスタ・ゲート３２は、ゲート絶縁層３６上に位
置するポリシリコン層３８，ポリシリコン層３８上に位
置する拡散障壁層４０，および拡散障壁層４０上に位置
する耐熱性金属層４２によって構成される。拡散障壁層
４０は、例えば窒化チタン酸（ＴｉＮ）のような窒化耐
熱性金属によって構成されることが望ましい。技術上周
知の方法でソースおよびドレイン領域４３，４４が基板
３０内に形成されることが望ましく、これらのソースお
よびドレイン領域は、トランジスタ・ゲート３２を注入
マスクとして使用して基板３０の導電性と逆の導電性の
イオン種のイオン注入によってトランジスタ・ゲート３
２の端部と位置合わせされる。またはこれらのソースお
よびドレイン領域４３，４４は、基板３０の導電性と逆
の導電性の添加不純物原子を熱拡散することによって形
成することもできる。図３（ａ）に示すゲート構造は、
ＤＲＡＭ，ＳＲＡＭ，マイクロプロセッサ等の多数の半
導体素子の高速トランジスタ・ゲートとして使用するこ
とができる。
【００１６】図３（ｂ）に示すように、Ａｌ層４５を設
けることによって耐熱性金属４２を封入し、トランジス
タ・ゲート３２を整合的にその上に位置させることがで
きる。上で説明した工程の段階を使用して、基板３０は
熱エネルギーを受けてＡｌ層４５と耐熱性金属層４２と
の間の界面の領域にＡｌ／耐熱性金属合金を形成する。 Ａｌ／耐熱性金属合金は、Ａｌ層４５と密着している耐
熱性金属層４２の露出面のみに選択的に形成され、トラ
ンジスタ・ゲート３２の他の部分には形成されないこと
に留意すること。
【００１７】前述したのと同じ方法で、Ａｌ層４５の未
反応部分を基板３０から除去し、酸化反応を行って、図
３（ｃ）に示すように、耐熱性金属層４２のみを封入す
るＡｌ２　Ｏ３　層４６を選択的に形成する。本発明の
選択的な工程によって複合トランジスタ・ゲート３２が
製作されたが、ここでこの複合トランジスタ・ゲート３
２は封入された耐熱性金属層を有し、この耐熱性金属層
は、集積回路を完成するために使用する後続の処理段階
で発生する酸化およびその他の形態の化学的劣化から完
全に保護される。 実　　例　　２ 図４は、本発明の工程によって製作された部分的相互接
続部を断面で示す。この部分的相互接続構造は半導体基
板５０，第１導電層５２，第２導電層５４，およびＡｌ
２　　Ｏ３によって封入された耐熱性金属リード５６に
よって構成される。第１導電層５２は第１絶縁層５８に
よって基板５０から電気的に絶縁され、第２導電層５４
は第２絶縁層６０によって第１導電層から電気的に絶縁
される。耐熱性金属リード５６によって第１導電層５２
と第２導電層５４との間に導電経路が形成されてこれら
２つの導電層の間に電気的接続が設けられるが、これら
の２つの導電層はそうでなければ相互に電気的に絶縁さ
れている。先ず耐熱性金属層を整合的に設けることによ
って耐熱性金属リード５６を形成し、これは第１導電層
５２，第２絶縁層６０の端部および第２導電層５４の上
に位置する。この耐熱性金属は、Ｗ，Ｍｏ，Ｃｒ，Ｃｏ
およびＰｔによって構成されるグループから選択される
。 次に、耐熱性金属層はパターン化されて従来のフォトリ
ゾグラフィおよび異方性反応エッチングを使用してエッ
チングされ、リード・セグメント６２を形成する。エッ
チングの後、フォトレジスト・パターンをリード・セグ
メント６２から除去し、Ａｌの層を整合的に設けて第１
導電層５２，リード・セグメント６２および第２導電層
５４上に位置させる。前に説明したのと同じ方法で、Ａ
ｌ／耐熱性金属合金をリード・セグメノト６２とその上
に位置するＡｌ層との間の界面のリード・セグメント６
２の表面上に選択的に形成する。この合金を形成すると
酸化反応を行い、Ａｌ２　Ｏ３　層６４を形成してリー
ド・セグメント６２を封入する。 実　　例　　３ Ａｌ２　Ｏ３　によって構成される封入層２４は十分高
い絶縁定数を有しているので、コンデンサの絶縁材料と
して使用することができる。図１（ｄ）に示す導電構造
を更に処理し、本発明の半導体素子内に高性能のコンデ
ンサを形成することができる。高性能のコンデンサを製
作するためには、先ず図１（ｄ）に示す構造を準備する
。導電体１４と封入層２４を形成すると、第２導電層を
設け、次いでこれをパターン化およびエッチングして、
図５に示すように、上部プレート７０を形成することが
できる。この上部プレート７０はポリシリコン耐熱性金
属のケイ化物，Ａｌ，Ｃｕ等の多数の導電性材料から作
ることができる。本発明の関係する当業者の水準に応じ
た方法で、本発明によって更に工程段階を実行し、集積
回路素子の製作を完了する。フォトマスク層の特定の形
態とシーケンスによって、本発明の工程を別の工程段階
を更に使用する完全な工程の全体を構成する一部として
使用することが可能であり、これによって、ＤＲＡＭ，
ＳＲＡＭ，データ・プロセッサ素子，Ｂｉ−ＣＭＯＳ素
子，バイポーラ素子等を製作することができる。
【００１８】
【発明の効果】したがって、本発明によって、導電性の
構造上に封入層を選択的に形成する方法が提供され、こ
の方法は上述した利点を完全に満足する。本発明を特定
の図示による実施例を参照して説明および図示したが、
これは本発明をこれらの図示した実施例に限定すること
を意図するものではない。当業者は、本発明の精神から
逸脱することなく変形と変更を行うことができることを
認識する。例えば、種々の方法を使用して合金とＡｌ２
　Ｏ３　の未反応部分の両方をエッチグすることが可能
であり、この方法には電子サイクロトロン共鳴エッチン
グ，スパッタ・エッチング等が含まれる。したがって、
このような全ての変形および変更を上記の特許請求の範
囲およびそれと等価なもの範囲に含まれるものとして包
含することを意図するものである。
【図面の簡単な説明】
【図１】本発明の１実施例にょる工程段階を断面で示す
。
【図２】本発明にしたがって製作した試料から得たオー
ジェ電子分光法によるデータを示す。
【図３】本発明の他の実施例にょる工程段階を断面で示
す。
【図４】本発明の工程にしたがって製作した部分的相互
接続部を断面で示す。
【図５】本発明の工程にしたがって製作した高性能トラ
ンジスタを断面で示す。図１，２，３，４および５にお
いて、種々の素子の縮尺は同一でないことが理解できる
。例えば、一部の素子の寸法は、明確化のために相互に
対して誇張して示してある。
【符号の説明】
１２　　　　基板 １４　　　　耐熱性金属の導電体 １６　　　　素子領域 １８　　　　絶縁層 ２２　　　　Ａｌ合金層 ２４　　　　Ａｌ２　Ｏ３　層

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】半導体素子内の導電構造体を選択的に封入
    する方法において、前記方法は： 素子領域（１６）をその上に有する基板（１２）を設け
    る段階； 絶縁層（１８）を形成して前記基板（１２）上に位置さ
    せる段階； 水平面と実質的に垂直な壁面を有する前記素子領域（１
    ６）上に耐熱性金属の導電体（１４）を形成する段階；
    前記絶縁層（１８）の表面から未反応Ａｌをエッチング
    によって除去する段階；および前記Ａｌ合金層（２２）
    を酸化して前記耐熱性金属の導電体（１４）の上に位置
    するＡｌ２　Ｏ３　層（２４）を形成する段階であって
    、前記Ａｌ２　Ｏ３　層（２４）は前記耐熱性金属の導
    電体（１４）の前記水平面および実質的に垂直な壁面上
    のみに位置する前記段階；によって構成されることを特
    徴とする方法。
  2. 【請求項２】ＭＯＳトランジスタ・ゲートを選択的に封
    入する方法において、前記方法は： 素子領域（３４）をその上に有する基板（３０）を設け
    る段階； 絶縁層（３６）を形成して前記基板（３０）上に位置さ
    せる段階； 前記素子領域（３４）上にゲート電極（３２）を形成す
    る段階であって、前記ゲート電極（３２）は、前記絶縁
    層（３６）の真上に位置するポリシリコン層（３８），
    前記ポリシリコン層（３８）上に位置するＴｉＮ層（４
    ０）および前記ＴｉＮ層（４０）上に位置する耐熱性金
    属層（４２）によって構成される前記段階；前記ゲート
    電極（３２）と前記絶縁層（３６）上に位置するＡｌ層
    （４５）をを形成する段階；Ａｌと耐熱性金属を反応さ
    せてＡｌ合金層を形成する段階； 前記絶縁層（３６）から未反応Ａｌをエッチングによっ
    て除去する段階；および前記Ａｌ合金を酸化して前記耐
    熱性金属層（４２）の露出した表面領域上のみに位置す
    るＡｌ２　Ｏ３　層（４６）を形成する段階；によって
    構成されることを特徴とする方法。
  3. 【請求項３】半導体素子内に抵抗の低い導電体を製作す
    る方法において、前記方法は： 素子領域（１６）をその上に有する単結晶シリコ基板（
    １２）を設ける段階； 前記基板を酸化してその上に二酸化シリコン絶縁層（１
    ８）を形成する段階； 前記絶縁層にＷ層を堆積する段階； 前記Ｗ層上にフォトレジスト・パターンを形成して素子
    領域（１６）をその上に有する単結晶シリコ基板（１２
    ）を設ける段階； 前記基板を酸化してその上に二酸化シリコン絶縁層（１
    ８）を形成する段階；前記絶縁層にＷ層を堆積する段階
    ； 前記Ｗ層上にフォトレジスト・パターンを形成する段階
    ； 前記Ｗ層をエッチングして前記基板（１２）の前記素子
    領域（１６）上にＷ導電体（１４）を形成する段階；前
    記フォトレジスト・パターンを除去する段階；前記基板
    上にＡｌ層（２０）を堆積する段階；前記基板を焼鈍し
    て前記Ａｌ層と前記Ｗ導電体との間にＷＡｌ１２層（２
    ２）を選択的に形成し、Ａｌ層の未反応部分を残す段階
    ； 前記基板から前記Ａｌ層の未反応部分をエッチングによ
    って除去する段階；および前記ＷＡｌ１２　層を酸化し
    て前記Ｗ導電体（１４）を封入するＡｌ２Ｏ３層（２４
    ）を選択的に形成する段階；によって構成されることを
    特徴とする方法。
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