NL7909363A - Geintegreerde halfgeleiderketen en werkwijze voor het maken ervan. - Google Patents

Geintegreerde halfgeleiderketen en werkwijze voor het maken ervan. Download PDF

Info

Publication number
NL7909363A
NL7909363A NL7909363A NL7909363A NL7909363A NL 7909363 A NL7909363 A NL 7909363A NL 7909363 A NL7909363 A NL 7909363A NL 7909363 A NL7909363 A NL 7909363A NL 7909363 A NL7909363 A NL 7909363A
Authority
NL
Netherlands
Prior art keywords
layer
polysilicon
nanometers
polycrystalline silicon
oxide
Prior art date
Application number
NL7909363A
Other languages
English (en)
Other versions
NL184136C (nl
NL184136B (nl
Original Assignee
Western Electric Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Western Electric Co filed Critical Western Electric Co
Publication of NL7909363A publication Critical patent/NL7909363A/nl
Publication of NL184136B publication Critical patent/NL184136B/nl
Application granted granted Critical
Publication of NL184136C publication Critical patent/NL184136C/nl

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76889—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by forming silicides of refractory metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53271—Conductive materials containing semiconductor material, e.g. polysilicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/14—Schottky barrier contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Conductive Materials (AREA)
  • Semiconductor Memories (AREA)
  • Chemical Vapour Deposition (AREA)

Description

* . * ψ TO 3853
Titel : Geïntegreerde halfgeleiderketen en werkwijze voor het naken ervan._
De onderhavige uitvinding heeft betrekking op geïntegreerde halfgeleiderketens.
Geïntegreerde halfgeleiderketens, alsook de werkwijzen voor het ontwerpen, fabriceren en het doen verken van dergelijke ketens 5 zijn vel bekend. Dergelijke ketens hebben gemeenschappelijk een epitaxiaal gegroeide, enkele, dunne kristallaag, waarin verscheidene gebieden van een verschillend geleidbaarheidssoort met elkaar verbonden zijn door een aantal lagen van een in een patroon aangebracht elektrisch geleidend materiaal.
1 q Sr is een grote verscheidenheid aan elektrisch geleidend ma teriaal beschikbaar voor het maken van de lagen. Goud, koper, aluminium, polysilicium en verscheidene metaallegeringen zijn bijvoorbeeld alle in z-ekere mate geschikt. Anderzijds heeft elk van deze materialen zijn nadelen.
i5 Bij de grootschalige integratie (LSI) - MOS - FET technologie, is polysilieium (polykristallijnsilicium) het standaard materiaal geworden voor de geleidende laag,die het dichtst bij de epitaxiale laag gelegen is. In het bijzonder is de polysiliciumlaag een eerste laag, welke van een tweede, elektrisch geleidende, eroverheen lig-20 gende laag gescheiden is door een isolerende laag, in het bijzonder uit siliciumdioxyde.- Polysilicium vertoont echter een relatief hoge soortelijke veerstand en de lengten van de polysiliciumbanen zijn dientengevolge beperkt. Verscheidene functionele gebieden in een geïntegreerde ketenchip kunnen bijvoorbeeld niet rechtstreeks door 25 polysilicium met elkaar verbonden worden. In plaats daarvan wordt de geleidende baan van elk gebied naar buiten gebracht naar een aluminium rail,die gevormd wordt door de tweede eroverheen liggende laag. De zeer snelle LSI-ketens vereisen ingangs- en uitgangslijnen met een hoge geleidbaarheid. Dit vereiste zorgt ervoor, dat poly-30 silicium als materiaal voor een dergelijke toepassing uitgesloten wordt. Er zijn aluminium voedingslijnen nodig en dit.maakt het dikwijls nodig, dat er aluminium verbindingsplaatsen met de chip zijn.
'909363
A
¥ 2
De extra aluminiumgebieden vormen in wezen een verloren ruimte en evenwijdige aluminium geleiders geven problemen bij de opbrengst.
Een materiaal met een relatief hoge geleidbaarheid, dat het conventionele polysilicium zou kunnen vervangen, zou bijvoorbeeld 5 kunnen leiden tot een verkleining van de afmetingen van een halfgeleider geheugenc el van 30 tot 50$.
Overeenkomstig de uitvinding omvat een halfgeleiderinrichting een geleiderpatroon uit polykristallijnsilicium met een eroverheen liggende laag van titanium silicide of tantaal silicide. Het gelei-10 derpatroon kan gevormd worden door het neerslaan van een laag poly-kristallijn silicium, het neerslaan van titaan of tantaal op het polykristallijne silicium en door het samenbakken om respectievelijk titaan silicide of tantaal silicide te vormen, waarbij een overmaat aan polykristallijn silicium resteert.
15 Gebleken is, dat titaan silicide en tantaal silicide een hoge geleidbaarheid houden wanneer zij gebruikt worden, met een relatief dunne laag polysilicium. Verder kan een laag silicium dioxyde gemakkelijk gevormd worden door een warmtebehandeling in een oxyde-rende atmosfeer, om zo een isolatie van een volgende geleidende laag 20 te verschaffen, zoals een aluminium metalliseringslaag.
Zonder de overmaat polysilicium zou er bijvoorbeeld een oxyde van titaan gevormd worden, dat niet gemakkelijk geëtst kan worden, waardoor verhinderd zou worden, dat er contacten gemaakt werden tussen de metallisatie en de siliciumlaag. Volgens de onderhavige 25 uitvinding kan gemakkelijk een silicium dioxydelaag, welke op geschikte wijze reageert op conventionele etstechnieken, gevormd worden.
De uitvinding zal in het hierna volgende nader beschreven worden aan de hand van een uitvoeringsvoorbeeld, onder verwijzing naar de 30 tekening. Hierin toont : fig. 1 een aanzicht in perspectief van de opbouw van een chip met een geïntegreerde halfgeleiderketen; fig. 2 en 3 aanzichten in doorsnede van gedeelten van de chip welke in fig. 1 getoond is; en * 35 fig· ^ een blokschema voor een werkwijze voor het maken van de 7909363
V
X
3 chips volgens fig. 1.
fig. 1 toont in perspectief de ophouw van een halfgeleiderchip.
De ophouw omvat een substraat 11. Het substraat omvat lagen 12 en 13 met daartussen een patroon van elektrische geleiders 15. Laag 12 5 bezit een centraal gelegen, vierkante opening 16, welke de binnenuiteinden van de geleiders 15 bloot legt.
Een geïntegreerde halfgeieiderketenchip 20 is bevestigd op het gedeelte van laag 13, dat door de opening 16 bloot gelegd is. Chip 20 omvat elektrische verbindingsvlakken 22 aan de omtrek ervan voor 10 een uitwendige verbinding naar de blootgelegde binneneinden van de elektrische geleiders 15'·
De geïntegreerde ketenchip 20 bezit sen veelvoud van functionele gebieden die daarin vastgelegd zijn. Dit is verder in de tekening niet getoond. Deze gebieden zijn met elkaar en met de verbin-15 dingsvlakken 22 verbonden door geleiders die bepaald zijn door lagen met een patroon van elektrisch geleidend materiaal, dat gevormd is op de oppervlakken van chip 20. Deze lagen zijn van elkaar en van de epitaxiale laag van de chip elektrisch geïsoleerd door silicium dioxyde lagen. Het contact tussen gedeelten van de gelei-20 dende lagen en verscheidene gebieden van de epitaxiale laag vereist vanzelf sprekend doorgaande verbindingen. De term "doorgaande verbindingen" betekent in deze beschrijving een elektrisch' geleidende baan van een laag geleidend materiaal door andere lagen, welke deze van de epitaxiale laag gescheiden heen. Wanneer er een 25 verbinding gemaakt is tussen de verbindingsvlakken 20 en de binnenuiteinden van de geleiders 15 wordt een omhulling (welke niet getoond is) over opening 16 geplaatst en vastgezet. Uitwendige verbindingen naar de chip 20 kunnen via de geleiders 15 gemaakt worden.
30 Eet gebied 30 uit fig. 1 is een representatief gebied van chip 20 en dit gebied zal in het hierna volgende beschreven worden.
De fig. 2 en 3 tonen opengewerkte aanzichten van gebied 30 om het aantal lagen, dat de chip vormt', te tonen. De onderlaag -0 bestaat uit silicium, waarop een elektrisch isolerende laag 41 uit silicium 35 dioxyde gevormd is, in het bijzonder door verwarming in een oxyderen- 7909363
Jf f* b de atmosfeer. Deze stap wordt weergegeven door het bovenste blok in fig. b. Het is gunstig wanneer laag !+0 een epitaxiaal gegroeide laag van 10-20 micrometer dik omvat en wanneer de oxydelaag een dikte heeft van 50 - 900 nanometer.
5 De volgende laag b2 bestaat uit polysilicium dat gevormd is door een chemische dampneerslag (CVD) en bezit een dikte van ongeveer 500 nanometer (het tweede blok van fig. b). Een laag titaan van ongeveer 100 nanometer wordt op het polysilicium neergeslagen en wordt dan samengebakken bij een temperatuur van ongeveer 900° C, 10 zoals getoond door het derde blok in fig. U. Deze stap vormt een laag !+3 uit titaan silicide (TiSi^) met een dikte van ongeveer 250 nanometer.
'De titaan"’ silicidelaag b3 wordt daarna in een zuur stof atmosfeer verhit bij 1000° C gedurende Uo minuten om een SiO^ laag Wl· te vor-15' men, zoals aangegeven is door het vierde blok van bovenaf in fig. U.
De volgende stap is het etsen van een patroon in de SiO^ laag bb} zoals aangegeven is in het vijfde blok van fig. b. Het etsen wordt door een masker heen uitgevoerdtdoor de lagen bloot te stel- ' len aan bijvoorbeeld een gloeiontladingsplasma, dat'CgPg(55^) en 20 CHF^i^#) bevat, hetgeen een gebruikelijk etsmiddel voor SiO^ is, om zo openingen in de laag te vormen, zoals bij b5 in fig. 3 weergegeven is. Zoals in de laatste twee blokken van fig. b aangegeven is, wordt een laag bè (fig. 3) uit een aluminium 0,5# Cu, 2% Si-legering en een dikte van 1 micrometer neergeslagen door een ver-25 stuivingskanonneerslag en bijvoorbeeld geëtst in een plasma van CCl^, Ëei3 en He. De opbouw van fig. 3 kan met behulp van bestaande technieken, waarbij TiSi^ gevormd wordt zonder de aanwezigheid van een laag polysilicium daaronder, niet gerealiseerd worden. Een eigenschap.van deze materialen is, dal/^ij de afwezigheid van poly-30 silicium,' zij ondoordringbare, slecht isolerende, en ongewenste oxydebovenlagen vormen, welke het realiseren van de structuur uit fig. 3 verhinderen. Verder veroorzaakt de oxydatie van deze materialen bij de afwezigheid van een onderliggende polysilicium laag een verlies aan de gewenste hoge geleidbaarheidseigenschappen.
35 Een doel van de polysiliciumlaag is het verschaffen van de 7909365.
κ 5 siliciumbrcn voor de reactie van Ti tot TiSig. Een ander doel 'is het vorsen van sen siliciumbron voor de volgende oxydatie van de samenstelling van TiSig en polysilicium om SiOg te vormen. Hiertoe is het gewenst om de hoge geleidbaarheid gedurende de volgende be-^ handelingsstappen van de inrichting te handhaven, welke omvatten het bloot stellen aan oxyderende omgevingen en aan hoge temperaturen om de aanwezigheid van een laag van polysilieium die dikker is dan 100 nanometer te verzekeren. Een laag die dunner is dan 100 nanometer resulteert in ongewenste defecten in het polysilicium. Voor een ^ Q laag titaan met een dikte van 100 nanometer wordt een TiSig-laag van meer dan 200 nanometer gevormd met een vi er kant swe er s t and van 1 ohm.
De TiSig heeft bij voorkeur een dikte van minder dan 500 nanometer cm het breken ervan onder spanning te vermijden.
De processen waarbij TaSig in plaats van TiSig toegepast wordt, ^ zijn gelijksoortig, waarbij TaSig gevormd wordt door het samenbakken bij 1000° C of hoger in Hg of Ar. TaSig kan door het samenbakken bij 900° C gevormd worden, maar de soortelxjke weerstand is dan hoger. 3ovendien wordt de oxydatie in stoom uitgevoerd in plaats van in droog zuurstof, zoals bij TiSig. TaSig op polysilicium oxydeert 2Φ niet in een droge omgeving bij temperaturen tot 1100° C. De veranderingen in het proces, welke bij het gebruik van tarnt aal uitgevoerd moet worden, zijn in fig. b tussen haakjes getoond.
Andere verwante, silicides, zoals molybdeen en tungsten sili-cides kramen niet gebruikt worden omdat zij MoO^ en WO^ vormen, wel-2^ ke vluchtig zijn bij hoge temperaturen, die gewoonlijk bij het bewerken van geïntegreerde ketens toegepast worden.
In het hierna volgende zal een specifiek voorbeeld beschreven worden van een IGFET, welke met het bovenbeschreven TaSig-systeem gefabriceerd is.
Eet beginmateriaal is een substraat uit enkel kristal Si, met du een (.100) oriëntatie en gedoopt met een borium tot een soortelijke geleidbaarheid van 7 ohm cm. Eet Si-substraat wordt thermisch ge-oxydeerd bij 1CC0° C gedurende 30 minuten in een droge zuurstofatmosfeer, cm een oxyde te doen groeien, met een dikte van 35 nanc— 2^ meter. Over dit oxyde wordt een dunne laag van Si^h^ neergeslagen 79 0 9 3 8 5 tr 6 met "behulp van een chemische dampneerslag uit een mengsel van si-laan en ammonia "bij 680° C. Een patroon van een fotoresistente laag wordt met "behulp van stamdaardfotolithografische technieken "bepaald, om het resistente materiaal, achter te laten op de actieve in-5 richtingsgebieden van de plak. Het Si^N^ wordt van de op die wijze bepaalde niet-actieve ,Tveldr,-gebieden weggeëtst, door gebruik te maken van een radiofrequente gloeiontlading in een mengsel van CF^ en Ο^. De geëtste gebieden worden geïmplanteerd met borium ionen die versneld worden tot een spanning van 30 kV en tot een totale 10' dosis van 1,5 x 10" ionen/em . Deze stap leidt tot het vormen van een zwaar p-gedoopte kanaalstap met een hoge drempelspanning in de niet-actieve veldgebieden. De beschermingslaag wordt daarna in een zuurstofplasma verwijderd en de bloot gelegde gebieden van het dunne oxyde in het veldgebied worden in een oplossing van gebufferd 15 HF tot blank Si geëtst. Met de actieve gebieden gemaskeerd door de
Si^H^-laag, wordt de plak bloot gesteld aan een mengsel- van 10 procent 0g + 90 procent ïïg bij 1100° C, gedurende 20 minuten om de geïmplanteerde B ionen naar binnen te drijven en vervolgens aan een omgeving met stoom bij 1000° C gedurende ^30 minuten om een veldoxyde 20 met een dikte van 1000 nanometer te vormen. De gemaskeerde gebieden worden schoon gemaakt door achtereenvolgens te etsen in gebufferd HF, heet ff^PO^ (180° C) en gebufferd HF tótaan het Si in het actieve poortgebied. Een dikte van 55 nanometer voor het poort oxyde laat men daarna bij 1000° C in een mengsel van 0^+3 procent HC1 gedurende 25 ^2 minuten aangroeien. Het oxyde wordt in situ gedurende een half uur in AR bij 1000° C gegloeid, om de optimale elektrische eigenschappen van het Si/Si-Og tussenvlak te verschaffen. Om de drempelspanning van de MOSFET's in te stellen, wordt het Si in de poortge- . 11 -2 bieden geïmplanteerd met B bij 3 keV tot een dosis van 5x10 cm .
30 Een laag polysilicium, met een dikte van 500 nanometer wordt door een lage druk CVD van SiH^ bij 650° C neergeslagen, waarna het polysilicium gediffundeerd wordt met fosfor bij 1000° C gedurende 60 minuten, waarbij PBr^ als diffusiebron gebruikt wordt. Gedurende ‘deze stap vormt zich een dunne laag van SiQg, welke fosfor be-35 vat, over het polysilicium; dit oxyde wordt verwijderd door te etsen
X
7909363 7 in een mengsel Tan 50 delen E^Q en êên deel F gedurende 10 minuten.
Sen dunne laag Ia, met een dikte van 100 nanometer, wordt over net polysilicium neergeslagen door gebruik te maken Tan een magnetron-TerstuiTingsbron, De dunne laag wordt daarna gegloeid bij 1000° C ge-5 durende 30 minuten, in zuirer Ar of ^ cm ongereer 250 nanometer üaSig te Tormen. Ongereer 100 nanometer polysilicium wordt Terbruikt en 300 nanometer polysilicium resteert onder bet TaSig. De laag-weerstand Tan deze samengestelde opbouw is kleiner dan 2 olm per τι er kant. Eet is belangrijk, dat de ongering waarin gegloeid wordt, 10- rrij is ran zuurstof of Tochtigheid; anders rorrnt zich een ozyde ran ïa en wordt de samenbakreactie niet roltooid.
Sen gewenst patroon ran een maskerende laag, bestaande uit een fotoresistent middel, wordt orer het TaSig gewormd, met gebruikmaking ran standaard lithografische technieken. De TaSi2 en polysi-15 liciumlagen worden rerrolgens geëtst in een plasma ran CFbij een druk ran 150 millitorr en een rermogen ran 200 watt. In dit mengsel is de etssnelheid ran de laSi^-laag ongereer 50 nanometer/ minuut en die ran de polisiliciumlaag ongereer 100 nanometer/minuut.
’Ta het etsen wordt het fotoresistente middel rerwijderd en daarna 20 wordt de plak schoongemaakt.
3ron en afroergebieden ran de MÖSFET worden gercrmd door het ionen-implanteren ran arsenicum bij 30 kV en een dosis ran 15 -2
7 x 10 cm door de dunne oxydelagen heen. De eerder bepaalde gebieden van SaSi^/polysilicium en het dikke· oxyde in het reldge-25 bied dienen als een masker tegen de arsenicum-implantatie. Een dunne • cxydelaag laat men orer de silieidegebieden in stoom bij 1000° C
gedurende 10 minuten aangroeien. De borenzijde ran de plak wordt met een fotoresistent middel bedekt en er worden verscheidene lagen ran de achterzijde ran de plak geëtst in de rolgende rolgorde: 30 SiOp (gebufferd HF, 2 minuten), polisilicium) 1% Cr 0^ in 25:1 Hp0:HF 5 min.) en Si0o (gebufferd HF, 10 minuten).
Sen laag ran 1 micrometer dik men fosfor gedoopt SiOg (7% P-glas] wordt neergeslagen door gebruik te maken Tan een reactie Tan SiE^, Op en PHL, bij ^80° C. Dit oxyde laat men bij 1100° C geduren-35 de 15 minuxen in stikstof Tloeien, om een gladde topologie te Ter- 79 0 9 3 S3 δ krijgen. Vensters (openingen) worden in het P-glas aangebracht tot-aan het gediffundeerde Si in de bron en afvoergebieden en naar de TaSÏ2~poort. De plakken worden bij 1000° C gedurende 30 minuten in PB^ gegetterd. Deze stap helpt ongewenste, zwaarmetaalverontrei-5 nigingen te verwijderen uit de actieve oppervlaktegebieden van de plak naar de achterzijde van de plak toe. De vensters worden in 30:1 HgOrBHP gedurende 1 'tot 3 minuten schoon gemaakt, waarna de plakken bij 700° C gedurende 30 minuten in gegloeid worden om de langzaam-vangende instabiliteit in het poortoxyde te verkleinen.
10- Een bovenmetallisati'êlaag, bestaande uit Al 0,5$Cu, en een dikte van 0,7 micrometer, wordt met gebruikmaking van het verstuivings-kanon neergeslagen. Eet metaal wordt door gebruikmaking van fotolithografie en standaard chemisch etsen zodanig aangebracht, dat het contacten vormt, verbindingen en aansluitvlakken. De boven-15 zijde van de plak wordt bedekt met een fotoresistent middel, en daarna wordt de met fosfor gedoopte Si-laag, die zich gedurende het getter en aan de achterzijde van de plak vormde, door plasma-etsen in een mengsel van CF^+Ö^Qg bij 50 watt gedurende 20 minuten verwijderd, waarna de beschermende laag in een O^-plasma bij 100 watt gedurende 20 10 minuten wordt verwijderd. De plakken worden in Hg gedurende een half uur bij ^50° C gegloeid om obmse contacten te verzekeren en om oppervlaktetoestanden in het poort oxyde weg te gloeien. Een laatste passiveringslaag van 1 micrometer dik Si—5Γ wordt door een door plasma versterkte chemische dampneerslag uit een mengsel van SiH^, 25 NH^ en Ar bij 330° C neergeslagen. Aansluitvlakgebieden worden opeh-gelegd door Si-H te etsen in een CF^/Og-plasma.
De achterzijde van de plak wordt schoongemaakt en een dunne laag Ti, gevolgd door Au wordt door achtereenvolgens verdampen neergeslagen.. De inrichtingen worden getest, in chips gescheiden en ver-30 pakt door de achterzijde vaii de chip te verbinden met een gemetalliseerd klein keramisch plaatje met behulp van een Au, Si eutecti-sche legering, en door Au-draden te verbinden met de Al-verbindings-vlakken en met de gemetalliseerde verbindingen op de verpakking, welke naar de in twee lijnen liggende pennen leiden. De hermetische 35 verpakking wordt voltooid door een afdekplaat (welke in de figuren 7909363 9 niet getoond is) in een droge ^-omgeving τ-ast te solderen. 7oor de fabricage van inrichtingen wordt de polysiliciumlaag afhankelijk van ie gewenste drempelspanning van de te verwarmen, poort ü of P gedoopt. JJiet-gedoopt polysilicinm man niet gebruilct worden, 5 omdat dit de dikte (capaciteit} van het poortoxyde doet toenemen, door de hoge soortgelijke weerstand ervan.
7909353

Claims (4)

  1. 2. Inrichting volgens conclusie 1 met het kenmerk, dat de dikte van de laag polykristallijn silicium groter is dan ongeveer 100 nanometer.
  2. 3. Inrichting volgens conclusie 1 of 2 met het kenmerk, dat de dikte van de overliggende silicidelaag ter grootte is van ongeveer 10 200 tot ongeveer 500 nanometer, k. Inrichting volgens een- der voorgaande conclusies gekenmerkt 'door een laag silicium dioxyde over het geleiderpatroon.
  3. 5· Werkwijze voor het maken van een half geleider inrichting, waardij een geleiderpatroon gevormd wordt door het neerslaan van een 15' laag polykristallijn silicium gekenmerkt door het neerslaan van titaan of tantaal op het polykristallijne silicium en het samen-hakken om respectievelijk titaan silicide of tantaal. silicide te vormen, waarbij een overmaat aan polykristallijn silicium resteert. 6. Werkwijze volgens conclusie 5 met het kenmerk, dat een laag 20 silicium dioxyde over het geleiderpatroon gevormd wordt door verhitting in oxyderende atmosfeer. 7* Werkwijze volgens conclusie 6,waarbij titaan neergeslagen wordt,met het kenmerk, dat het samenbakken plaats vindt bij ongeveer 900° C en dat de oxyderende atmosfeer in hoofdzaak droog is.
  4. 8. Werkwijze volgens conclusie 6, waarbij tantaal wordt neerge slagen, met het kenmerk, dat het samenbakken plaats vindt bij 1000° C of meer en dat de oxyderende atmosfeer stoom omvat. ♦ 7909363
NLAANVRAGE7909363,A 1978-12-29 1979-12-28 Werkwijze voor het vervaardigen van een geleiderpatroon op een halfgeleiderlichaam. NL184136C (nl)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US97437878 1978-12-29
US05/974,378 US4276557A (en) 1978-12-29 1978-12-29 Integrated semiconductor circuit structure and method for making it

Publications (3)

Publication Number Publication Date
NL7909363A true NL7909363A (nl) 1980-07-01
NL184136B NL184136B (nl) 1988-11-16
NL184136C NL184136C (nl) 1989-04-17

Family

ID=25521962

Family Applications (1)

Application Number Title Priority Date Filing Date
NLAANVRAGE7909363,A NL184136C (nl) 1978-12-29 1979-12-28 Werkwijze voor het vervaardigen van een geleiderpatroon op een halfgeleiderlichaam.

Country Status (10)

Country Link
US (1) US4276557A (nl)
JP (1) JPS55108752A (nl)
CA (1) CA1136771A (nl)
DE (1) DE2951734A1 (nl)
FR (1) FR2445625B1 (nl)
GB (1) GB2038552B (nl)
IE (1) IE48724B1 (nl)
IT (1) IT1127770B (nl)
NL (1) NL184136C (nl)
SE (1) SE439214B (nl)

Families Citing this family (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE32207E (en) * 1978-12-29 1986-07-15 At&T Bell Laboratories Method for making integrated semiconductor circuit structure with formation of Ti or Ta silicide
US4285761A (en) * 1980-06-30 1981-08-25 International Business Machines Corporation Process for selectively forming refractory metal silicide layers on semiconductor devices
US4337476A (en) * 1980-08-18 1982-06-29 Bell Telephone Laboratories, Incorporated Silicon rich refractory silicides as gate metal
JPS5737888A (en) * 1980-08-19 1982-03-02 Mitsubishi Electric Corp Photo detector
US4398335A (en) * 1980-12-09 1983-08-16 Fairchild Camera & Instrument Corporation Multilayer metal silicide interconnections for integrated circuits
JPS58500680A (ja) * 1981-05-04 1983-04-28 モトロ−ラ・インコ−ポレ−テツド 低抵抗合成金属導体を具えた半導体デバイスおよびその製造方法
JPS584924A (ja) * 1981-07-01 1983-01-12 Hitachi Ltd 半導体装置の電極形成方法
US4359490A (en) * 1981-07-13 1982-11-16 Fairchild Camera & Instrument Corp. Method for LPCVD co-deposition of metal and silicon to form metal silicide
JPS5873156A (ja) * 1981-10-28 1983-05-02 Hitachi Ltd 半導体装置
US4816425A (en) * 1981-11-19 1989-03-28 Texas Instruments Incorporated Polycide process for integrated circuits
US4495512A (en) * 1982-06-07 1985-01-22 International Business Machines Corporation Self-aligned bipolar transistor with inverted polycide base contact
WO1984001471A1 (en) * 1982-09-30 1984-04-12 Advanced Micro Devices Inc An aluminum-metal silicide interconnect structure for integrated circuits and method of manufacture thereof
US5136361A (en) * 1982-09-30 1992-08-04 Advanced Micro Devices, Inc. Stratified interconnect structure for integrated circuits
US4920908A (en) * 1983-03-29 1990-05-01 Genus, Inc. Method and apparatus for deposition of tungsten silicides
US4565157A (en) * 1983-03-29 1986-01-21 Genus, Inc. Method and apparatus for deposition of tungsten silicides
DE3326142A1 (de) * 1983-07-20 1985-01-31 Siemens AG, 1000 Berlin und 8000 München Integrierte halbleiterschaltung mit einer aus aluminium oder aus einer aluminiumlegierung bestehenden aeusseren kontaktleiterbahnebene
US4477310A (en) * 1983-08-12 1984-10-16 Tektronix, Inc. Process for manufacturing MOS integrated circuit with improved method of forming refractory metal silicide areas
US4641170A (en) * 1983-12-12 1987-02-03 International Business Machines Corporation Self-aligned lateral bipolar transistors
JPS60134466A (ja) * 1983-12-23 1985-07-17 Hitachi Ltd 半導体装置およびその製造方法
US4693925A (en) * 1984-03-01 1987-09-15 Advanced Micro Devices, Inc. Integrated circuit structure having intermediate metal silicide layer
US4581815A (en) * 1984-03-01 1986-04-15 Advanced Micro Devices, Inc. Integrated circuit structure having intermediate metal silicide layer and method of making same
US4555842A (en) * 1984-03-19 1985-12-03 At&T Bell Laboratories Method of fabricating VLSI CMOS devices having complementary threshold voltages
KR940002772B1 (ko) * 1984-08-31 1994-04-02 가부시기가이샤 히다찌세이사꾸쇼 반도체 집적회로 장치 및 그 제조방법
US4569722A (en) * 1984-11-23 1986-02-11 At&T Bell Laboratories Ethylene glycol etch for processes using metal silicides
US4597163A (en) * 1984-12-21 1986-07-01 Zilog, Inc. Method of improving film adhesion between metallic silicide and polysilicon in thin film integrated circuit structures
US4612258A (en) * 1984-12-21 1986-09-16 Zilog, Inc. Method for thermally oxidizing polycide substrates in a dry oxygen environment and semiconductor circuit structures produced thereby
JPS61164262A (ja) * 1985-01-17 1986-07-24 Toshiba Corp 半導体装置
US4725872A (en) * 1985-02-25 1988-02-16 Tektronix, Inc. Fast channel single phase buried channel CCD
JPS62502718A (ja) * 1985-05-03 1987-10-15 アメリカン テレフオン アンド テレグラフ カムパニ− ポリサイドプロセス
US4782033A (en) * 1985-11-27 1988-11-01 Siemens Aktiengesellschaft Process for producing CMOS having doped polysilicon gate by outdiffusion of boron from implanted silicide gate
US4709655A (en) * 1985-12-03 1987-12-01 Varian Associates, Inc. Chemical vapor deposition apparatus
US4796562A (en) * 1985-12-03 1989-01-10 Varian Associates, Inc. Rapid thermal cvd apparatus
US4811067A (en) * 1986-05-02 1989-03-07 International Business Machines Corporation High density vertically structured memory
US4974046A (en) * 1986-07-02 1990-11-27 National Seimconductor Corporation Bipolar transistor with polysilicon stringer base contact
US5063168A (en) * 1986-07-02 1991-11-05 National Semiconductor Corporation Process for making bipolar transistor with polysilicon stringer base contact
US4974056A (en) * 1987-05-22 1990-11-27 International Business Machines Corporation Stacked metal silicide gate structure with barrier
JPH0258874A (ja) * 1988-08-24 1990-02-28 Nec Corp 半導体集積回路装置
JPH02285638A (ja) * 1989-04-27 1990-11-22 Toshiba Corp 半導体装置
JPH0758773B2 (ja) * 1989-07-14 1995-06-21 三菱電機株式会社 半導体装置の製造方法及び半導体装置
US5139966A (en) * 1990-04-02 1992-08-18 National Semiconductor Corporation Low resistance silicided substrate contact
US5290396A (en) * 1991-06-06 1994-03-01 Lsi Logic Corporation Trench planarization techniques
US5413966A (en) * 1990-12-20 1995-05-09 Lsi Logic Corporation Shallow trench etch
US5322812A (en) 1991-03-20 1994-06-21 Crosspoint Solutions, Inc. Improved method of fabricating antifuses in an integrated circuit device and resulting structure
US5225358A (en) * 1991-06-06 1993-07-06 Lsi Logic Corporation Method of forming late isolation with polishing
US5248625A (en) * 1991-06-06 1993-09-28 Lsi Logic Corporation Techniques for forming isolation structures
US5252503A (en) * 1991-06-06 1993-10-12 Lsi Logic Corporation Techniques for forming isolation structures
US5581111A (en) 1993-07-07 1996-12-03 Actel Corporation Dielectric-polysilicon-dielectric antifuse for field programmable logic applications
US5485031A (en) 1993-11-22 1996-01-16 Actel Corporation Antifuse structure suitable for VLSI application
US5474619A (en) * 1994-05-04 1995-12-12 The United States Of America As Represented By The Secretary Of Commerce Thin film high temperature silicide thermocouples
US5986322A (en) * 1995-06-06 1999-11-16 Mccollum; John L. Reduced leakage antifuse structure
JP3355127B2 (ja) * 1998-02-23 2002-12-09 株式会社日立製作所 熱式空気流量センサ
US6586318B1 (en) * 1999-12-28 2003-07-01 Xerox Corporation Thin phosphorus nitride film as an N-type doping source used in laser doping technology
US9111729B2 (en) * 2009-12-03 2015-08-18 Lam Research Corporation Small plasma chamber systems and methods
US9190289B2 (en) * 2010-02-26 2015-11-17 Lam Research Corporation System, method and apparatus for plasma etch having independent control of ion generation and dissociation of process gas
US9155181B2 (en) 2010-08-06 2015-10-06 Lam Research Corporation Distributed multi-zone plasma source systems, methods and apparatus
US8999104B2 (en) 2010-08-06 2015-04-07 Lam Research Corporation Systems, methods and apparatus for separate plasma source control
US9967965B2 (en) 2010-08-06 2018-05-08 Lam Research Corporation Distributed, concentric multi-zone plasma source systems, methods and apparatus
US9449793B2 (en) 2010-08-06 2016-09-20 Lam Research Corporation Systems, methods and apparatus for choked flow element extraction
US9177762B2 (en) 2011-11-16 2015-11-03 Lam Research Corporation System, method and apparatus of a wedge-shaped parallel plate plasma reactor for substrate processing
US10283325B2 (en) 2012-10-10 2019-05-07 Lam Research Corporation Distributed multi-zone plasma source systems, methods and apparatus

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL7510903A (nl) * 1975-09-17 1977-03-21 Philips Nv Werkwijze voor het vervaardigen van een halfgelei- derinrichting, en inrichting vervaardigd volgens de werkwijze.
US4180596A (en) * 1977-06-30 1979-12-25 International Business Machines Corporation Method for providing a metal silicide layer on a substrate
US4128670A (en) * 1977-11-11 1978-12-05 International Business Machines Corporation Fabrication method for integrated circuits with polysilicon lines having low sheet resistance

Also Published As

Publication number Publication date
IE48724B1 (en) 1985-05-01
FR2445625A1 (fr) 1980-07-25
NL184136C (nl) 1989-04-17
DE2951734C2 (nl) 1988-02-04
IT7928441A0 (it) 1979-12-28
NL184136B (nl) 1988-11-16
GB2038552B (en) 1983-04-13
SE7910379L (sv) 1980-06-30
JPS6260812B2 (nl) 1987-12-18
GB2038552A (en) 1980-07-23
CA1136771A (en) 1982-11-30
SE439214B (sv) 1985-06-03
JPS55108752A (en) 1980-08-21
US4276557A (en) 1981-06-30
FR2445625B1 (fr) 1985-10-18
DE2951734A1 (de) 1980-07-10
IE792525L (en) 1980-06-29
IT1127770B (it) 1986-05-21

Similar Documents

Publication Publication Date Title
NL7909363A (nl) Geintegreerde halfgeleiderketen en werkwijze voor het maken ervan.
US4332839A (en) Method for making integrated semiconductor circuit structure with formation of Ti or Ta silicide
KR0140379B1 (ko) 도전 구조체를 반도체 소자내에 선택적으로 인캡슐레이션하기 위한 방법
US4392150A (en) MOS Integrated circuit having refractory metal or metal silicide interconnect layer
US4337476A (en) Silicon rich refractory silicides as gate metal
JPH0365658B2 (nl)
JPS61142739A (ja) 半導体装置の製造方法
JPH06302542A (ja) 半導体装置の低抵抗接触構造およびその形成方法
GB2077993A (en) Low sheet resistivity composite conductor gate MOS device
JPH04233230A (ja) 半導体基板上の隔置されたシリコン領域の相互接続方法
EP0018175A2 (en) Process for producing an electrode on a semiconductor device
US4364165A (en) Late programming using a silicon nitride interlayer
EP0113522B1 (en) The manufacture of semiconductor devices
US4729969A (en) Method for forming silicide electrode in semiconductor device
USRE32207E (en) Method for making integrated semiconductor circuit structure with formation of Ti or Ta silicide
US4295209A (en) Programming an IGFET read-only-memory
JPS5826184B2 (ja) ゼツエンゲ−トデンカイコウカトランジスタノ セイゾウホウホウ
US5366928A (en) Method of manufacturing a semiconductor device, in which a metal conductor track is provided on a surface of a semiconductor body
JPS58116764A (ja) 半導体装置の製造方法
JPH0258259A (ja) 半導体装置の製造方法
JPH0329321A (ja) 半導体集積回路デバイスのコンタクトメタライゼーション
JPH02106971A (ja) 半導体集積回路装置の製造方法
JPH0846044A (ja) 半導体装置の製造方法
JPH07107926B2 (ja) 半導体容量素子の製造方法
JPS639748B2 (nl)

Legal Events

Date Code Title Description
BA A request for search or an international-type search has been filed
BB A search report has been drawn up
BC A request for examination has been filed
A85 Still pending on 85-01-01
V4 Discontinued because of reaching the maximum lifetime of a patent

Free format text: 19991228