JPH0329321A - 半導体集積回路デバイスのコンタクトメタライゼーション - Google Patents
半導体集積回路デバイスのコンタクトメタライゼーションInfo
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
饗坦公１
本発明はメタライゼーションを含む半導体集Ｆ？ｉ回路
デバイスに係る。
デバイスに係る。
を及里生亘量
たとえば電界効果トランジスタのソース、ドレイン及び
ゲート領域の半導体領域に対する電気的コンタクトの作
成は、典型的な場合下の半噂体構造に対する開孔（窓、
孔、貫通孔）を生成するためにパターン形成された誘電
体上への金属の堆積を含む。現在、アルミニウムが半導
体デバイスメタライゼーションに最も広く用いられてい
る材＋４であるが、たとえばタングステン及びコバルト
のような他の材料も注目されつつある。また、基本的に
接触抵抗を滅すという観点で、コンタクト構造はメタラ
イゼーション及び半導体材料の中間に１ないし複数の層
を追加することが提案されてきた。たとえば、シリコン
デバイス中のソース及びドレイン領域の場合、チタンシ
リサイドの層をシリコン半導体とアルミニウムメタライ
ゼーション材料の間に含めると有利である。
ゲート領域の半導体領域に対する電気的コンタクトの作
成は、典型的な場合下の半噂体構造に対する開孔（窓、
孔、貫通孔）を生成するためにパターン形成された誘電
体上への金属の堆積を含む。現在、アルミニウムが半導
体デバイスメタライゼーションに最も広く用いられてい
る材＋４であるが、たとえばタングステン及びコバルト
のような他の材料も注目されつつある。また、基本的に
接触抵抗を滅すという観点で、コンタクト構造はメタラ
イゼーション及び半導体材料の中間に１ないし複数の層
を追加することが提案されてきた。たとえば、シリコン
デバイス中のソース及びドレイン領域の場合、チタンシ
リサイドの層をシリコン半導体とアルミニウムメタライ
ゼーション材料の間に含めると有利である。
コンタクト構造及びそれらの製作法は、接触抵抗だけで
なく、段差被覆，エレクトロマイグレション、相互拡散
に関する各種の関心の高まりによって発展してきた。以
下の背景技術はそのような関心の例である。
なく、段差被覆，エレクトロマイグレション、相互拡散
に関する各種の関心の高まりによって発展してきた。以
下の背景技術はそのような関心の例である。
エイヂ・シリング（Ｈ． Ｓｃｈｉｌｌｉｎｇ ）にｌ
９７８年８月１５日承認された米国特許第４．１０７．
７２６号は、コンタクト窓中の白金シリサイドの層を被
覆するチタンの薄い層をアルミニウムが被覆するメタラ
イゼーションについて明らかにしている。
９７８年８月１５日承認された米国特許第４．１０７．
７２６号は、コンタクト窓中の白金シリサイドの層を被
覆するチタンの薄い層をアルミニウムが被覆するメタラ
イゼーションについて明らかにしている。
アール・エル・ウオームズ（ Ｒ ． Ｌ ． Ｗｏｕ
ｒｎｓ）にｌ９８２年１１月３０日に承認された米国特
許第４．：ｌ６１，５９９号は、過剰エッチングを防止
する働きをするシリサイド領域が下にある誘電体材料中
にコンタクト開口を作成するためのプラズマエ・ソチン
グプロセスについて明らかにしている。
ｒｎｓ）にｌ９８２年１１月３０日に承認された米国特
許第４．：ｌ６１，５９９号は、過剰エッチングを防止
する働きをするシリサイド領域が下にある誘電体材料中
にコンタクト開口を作成するためのプラズマエ・ソチン
グプロセスについて明らかにしている。
ダヴリュ・アイ・レーラ（Ｗ． Ｉ ． Ｌｅｈｒｅ
ｒ）にｌ９８３年８月１６日に承認された米国特許第４
．３９８．３３５号は、誘電体上にシリコンを堆積させ
、続いてシリサイドを形成する材１ＥＩを堆積させるこ
とにより作成されるシリサイドメタライゼションについ
て明らかにしている。
ｒ）にｌ９８３年８月１６日に承認された米国特許第４
．３９８．３３５号は、誘電体上にシリコンを堆積させ
、続いてシリサイドを形成する材１ＥＩを堆積させるこ
とにより作成されるシリサイドメタライゼションについ
て明らかにしている。
エム・イー・アイゼンベルグ（Ｍ． ＥＥｉｚｅｎｂｅ
ｒｇ ）に１９８５年３月５日に承認された米国特許第
４． ５０２， ２０９号には、同様の多層メタライゼ
ーション構造とともに、シリコン上のアルミニウム、チ
タンカーバイド、及びチタンシリサイドの層を含むコン
タクト構造の例が明らかにされている。
ｒｇ ）に１９８５年３月５日に承認された米国特許第
４． ５０２， ２０９号には、同様の多層メタライゼ
ーション構造とともに、シリコン上のアルミニウム、チ
タンカーバイド、及びチタンシリサイドの層を含むコン
タクト構造の例が明らかにされている。
きわめて一般的に、半導体集積回路デバイス中の望まし
いコンタクト構造は、低抵抗をもち、段差の被覆が容易
で、相互拡散とエレクトロマイグレーションが防止され
ていることである。以下ではそのような要件を基に、シ
リサイド層及びメタライゼーション層を含むコンタクト
構造、特にそのような層間の界面に注意を向ることにす
，る。
いコンタクト構造は、低抵抗をもち、段差の被覆が容易
で、相互拡散とエレクトロマイグレーションが防止され
ていることである。以下ではそのような要件を基に、シ
リサイド層及びメタライゼーション層を含むコンタクト
構造、特にそのような層間の界面に注意を向ることにす
，る。
上及丑史ヱ１
半導体集積回路デバイスの製作において、電気的コンタ
クトは窓あけエッチングの後のシリサイド形成材料の堆
積及び非酸化性雰囲気中でのアニーリング工程を含む方
法により作製するのが好ましい。そのような雰囲気はシ
リサイド形成材料を伴う導電性化合物の形成を促進する
のが好ましい。アニーリング後コンタクト金属を堆積さ
せる。本発明に従うプロセスは、窓の大きさが１ミクロ
ンより小さいか等しいデバイスに適用する場合に、特に
関心がもたれる。好ましいメタライゼーションは、アル
ミニウムを含み、チタンがシノサイド形成材料として好
ましい、後者の場合、好ましくは非酸化性雰囲気は窒素
から成る．詳細な記述 第１図は基板ｌ、コンタクト領域３及び誘電体層５を示
し、領域３の部分を露出する開口７を有する。そのよう
な開口は典型的な場合、パターン形成されたマスク層の
存在下でのエッチングを含むフォトリソグラフィプロセ
スにより作られる。
クトは窓あけエッチングの後のシリサイド形成材料の堆
積及び非酸化性雰囲気中でのアニーリング工程を含む方
法により作製するのが好ましい。そのような雰囲気はシ
リサイド形成材料を伴う導電性化合物の形成を促進する
のが好ましい。アニーリング後コンタクト金属を堆積さ
せる。本発明に従うプロセスは、窓の大きさが１ミクロ
ンより小さいか等しいデバイスに適用する場合に、特に
関心がもたれる。好ましいメタライゼーションは、アル
ミニウムを含み、チタンがシノサイド形成材料として好
ましい、後者の場合、好ましくは非酸化性雰囲気は窒素
から成る．詳細な記述 第１図は基板ｌ、コンタクト領域３及び誘電体層５を示
し、領域３の部分を露出する開口７を有する。そのよう
な開口は典型的な場合、パターン形成されたマスク層の
存在下でのエッチングを含むフォトリソグラフィプロセ
スにより作られる。
コンタクト開口はたとえば電界効果トランジスタのソー
ス又はドレイン領域あるいはデバイスの相互接続のため
のコンタクト領域に対するものでよい。典型的な場合、
後者の例では、コンタクトは多結晶状のシリコンに作ら
れる。コンタクト領域は典型的な場合、高濃度ドーブシ
リコンから成り、それらは更に誘電体層５の形成に先立
ち形成されたたとえばチタンシリサイドのようなシリサ
イドの表面領域を含む。誘電体は本質的に酸化物から成
ってもよい。
ス又はドレイン領域あるいはデバイスの相互接続のため
のコンタクト領域に対するものでよい。典型的な場合、
後者の例では、コンタクトは多結晶状のシリコンに作ら
れる。コンタクト領域は典型的な場合、高濃度ドーブシ
リコンから成り、それらは更に誘電体層５の形成に先立
ち形成されたたとえばチタンシリサイドのようなシリサ
イドの表面領域を含む。誘電体は本質的に酸化物から成
ってもよい。
第２図はシリサイド形成層９の堆積を含むプロセスを更
に行った後の第ｌ図のデバイスを示し、デバイスの各部
分１，３．５及び７は第１図中のものと同じである。層
９は本質的にチタンから成ってもよく、堆積はスパッタ
リングによってちよい．材料及び堆積方法の選択は、粘
着性と段差の被覆性により影響を受ける。チタンの場合
、層９の好ましい厚さはＩＯないしｌ００ナノメータの
範囲で，６０ナノメー夕が典型的である。
に行った後の第ｌ図のデバイスを示し、デバイスの各部
分１，３．５及び７は第１図中のものと同じである。層
９は本質的にチタンから成ってもよく、堆積はスパッタ
リングによってちよい．材料及び堆積方法の選択は、粘
着性と段差の被覆性により影響を受ける。チタンの場合
、層９の好ましい厚さはＩＯないしｌ００ナノメータの
範囲で，６０ナノメー夕が典型的である。
この時点で、好ましいプロセスはたとえば窒素雰囲気の
ような非酸化雰囲気中での（急速）熱アニーリングを必
要とし、そのようなアニーリングはたとえば赤外放射に
露出することによる高温における（短時間）加熱を含む
。チタンの６０ナノメータの層の場合、好ましいアニー
リングは７５０ないし９５０゜Ｃの範囲の温度において
、１０秒ないし１分の範囲の時間行われ，湛度が低いと
いうことは長い時間に対応し、温度が高ければその逆で
ある。温度の例が約８００℃であるとすると、対応する
時間は約２０秒である。より一般的には、時間と温度は
（ｉ）基板に隣接したシリサイド及び（ｌ１）窒素のよ
うな雰囲気成分との導電性表面化合物に、層９の材料を
本質的に変換するように選択してよい。先にシリサイド
になった領域への窓の場合、アニーリングは窓あけエッ
チング中失われたシリサイドの補充を進める。また、ア
ニーリングは表面酸化物及び汚染を除去する。
ような非酸化雰囲気中での（急速）熱アニーリングを必
要とし、そのようなアニーリングはたとえば赤外放射に
露出することによる高温における（短時間）加熱を含む
。チタンの６０ナノメータの層の場合、好ましいアニー
リングは７５０ないし９５０゜Ｃの範囲の温度において
、１０秒ないし１分の範囲の時間行われ，湛度が低いと
いうことは長い時間に対応し、温度が高ければその逆で
ある。温度の例が約８００℃であるとすると、対応する
時間は約２０秒である。より一般的には、時間と温度は
（ｉ）基板に隣接したシリサイド及び（ｌ１）窒素のよ
うな雰囲気成分との導電性表面化合物に、層９の材料を
本質的に変換するように選択してよい。先にシリサイド
になった領域への窓の場合、アニーリングは窓あけエッ
チング中失われたシリサイドの補充を進める。また、ア
ニーリングは表面酸化物及び汚染を除去する。
第３図はアニーリング後の第２図のデバイスを示し．層
９は部分層９１．９２及び９３から成る。層９ｌは堆積
させたシリサイド形成材料とシリコンとの反応により形
成されたシリサイドから本質的に成り、層９２は未反応
のシリサイド形成材料から本質的に成り、そして層９３
はアニーリング雰囲気が窒素から成る例では、シリサイ
ド形成材料の窒化物から本質的に成る。
９は部分層９１．９２及び９３から成る。層９ｌは堆積
させたシリサイド形成材料とシリコンとの反応により形
成されたシリサイドから本質的に成り、層９２は未反応
のシリサイド形成材料から本質的に成り、そして層９３
はアニーリング雰囲気が窒素から成る例では、シリサイ
ド形成材料の窒化物から本質的に成る。
第４図は更にメタライゼーション層！１を堆積させた後
の第３図のデバイスを示し、層！ｌは典型的な場合少量
のシリコン又は銅を含むアルミニウムから本質的に成り
、４００ナノメータないし１．２ミクロンの典型的な範
囲の厚さを有する。この時点で、デバイスは当業者には
周知のように更に加工される準備ができたことになる。
の第３図のデバイスを示し、層！ｌは典型的な場合少量
のシリコン又は銅を含むアルミニウムから本質的に成り
、４００ナノメータないし１．２ミクロンの典型的な範
囲の厚さを有する。この時点で、デバイスは当業者には
周知のように更に加工される準備ができたことになる。
本発明に従う好ましいプロセスは、共通の基板上にｎ−
チャネル及びｐ−チャネル雷界効果トランジスタを含む
相補型金属一酸化物半導体（ｃｕｏｓ）デバイスの製作
に用いてもよい。そのようなプロセスは良好な段差被覆
性を有し、シリサイドとメタライゼーション間に好まし
い導電性化合物が形成された時、相互拡散又は゛゜スパ
イクーを防止するメタライゼーションを生じる。導電性
化合物は更に埋込み保護手段として、またエレクトロマ
イクレーションによるメタライゼーションの切断の場合
の導電路として働く。
チャネル及びｐ−チャネル雷界効果トランジスタを含む
相補型金属一酸化物半導体（ｃｕｏｓ）デバイスの製作
に用いてもよい。そのようなプロセスは良好な段差被覆
性を有し、シリサイドとメタライゼーション間に好まし
い導電性化合物が形成された時、相互拡散又は゛゜スパ
イクーを防止するメタライゼーションを生じる。導電性
化合物は更に埋込み保護手段として、またエレクトロマ
イクレーションによるメタライゼーションの切断の場合
の導電路として働く。
本発明のプロセスはまた、アルミニウム以外のメタライ
ゼーション金属を含んでもよく、タングステンは特に好
ましい代替物と考えられる。また，堆積させたシリサイ
ド形成材料は下のシリコンだけでなくメタライゼーショ
ンと合金化させてもよく、これは特にタングステンのメ
タライゼーションの場合に適用される６チタン以外の材
料の中で、シリサイド形成材料として適当なものは、コ
バルト、白金及びチタン、コバルト及び白金の合金であ
る。窒素以外にア二一リング中の適当な不活性雰囲気成
分として、アルゴン又はヘリウム及びそのような気体の
混合物を用いてちよい。
ゼーション金属を含んでもよく、タングステンは特に好
ましい代替物と考えられる。また，堆積させたシリサイ
ド形成材料は下のシリコンだけでなくメタライゼーショ
ンと合金化させてもよく、これは特にタングステンのメ
タライゼーションの場合に適用される６チタン以外の材
料の中で、シリサイド形成材料として適当なものは、コ
バルト、白金及びチタン、コバルト及び白金の合金であ
る。窒素以外にア二一リング中の適当な不活性雰囲気成
分として、アルゴン又はヘリウム及びそのような気体の
混合物を用いてちよい。
本発明に従う好ましいプロセスの更に別の利点は、半導
体構造に対するエッチされた窓の位置合せ誤差に対する
許容度に係る。本発明のこの特徴は、第５図一第８図に
より示されており、それは第ｌ図一第４図に関連して上
で述べた特徴に加え、フィールド酸化物５ｌ及びドーブ
領域５２を示す。ｎ−チャネルデバイスの場合、基板ｌ
はｐ−ドーブで、領域５２はたとえばヒ素又は／及びリ
ンのｎ゛ドーブである。ｐ−チャネルデバイスの場合、
基板はｎ−ドーブで、領域５２はたとえばホウ素のｐ゛
ドープである。
体構造に対するエッチされた窓の位置合せ誤差に対する
許容度に係る。本発明のこの特徴は、第５図一第８図に
より示されており、それは第ｌ図一第４図に関連して上
で述べた特徴に加え、フィールド酸化物５ｌ及びドーブ
領域５２を示す。ｎ−チャネルデバイスの場合、基板ｌ
はｐ−ドーブで、領域５２はたとえばヒ素又は／及びリ
ンのｎ゛ドーブである。ｐ−チャネルデバイスの場合、
基板はｎ−ドーブで、領域５２はたとえばホウ素のｐ゛
ドープである。
第５図において、窓７はシリサイド領域３の−部分のみ
が被覆されないだけでなく、（意図しない）位置合わせ
誤差により、基板ｌの一部ち彼葭されずにエッチされた
ように示されている。メタライゼーションの従来技術の
堆積に従うと、そのような後者の部分は、意図したコン
タクトの一部としては働かず，その存在によって基板中
のドーブされたタブとソース又はドレインコンタクト問
が短絡することになる。そのように働かないこと及び短
絡することは、本発明に従う好ましいプロセスによって
防止される。そのプロセスでは接合はエッチされた窓と
本質的に同じ長さだけ延びる。
が被覆されないだけでなく、（意図しない）位置合わせ
誤差により、基板ｌの一部ち彼葭されずにエッチされた
ように示されている。メタライゼーションの従来技術の
堆積に従うと、そのような後者の部分は、意図したコン
タクトの一部としては働かず，その存在によって基板中
のドーブされたタブとソース又はドレインコンタクト問
が短絡することになる。そのように働かないこと及び短
絡することは、本発明に従う好ましいプロセスによって
防止される。そのプロセスでは接合はエッチされた窓と
本質的に同じ長さだけ延びる。
より具体的には、シリサイド形成層９（第６図）の堆積
後、アニーリングの結果（第７図）、不純物は横方向に
拡散し、ドーブ領絨５２が延びる。（この点において、
ヒ素はシリサイド中のその高い拡敗性により、ｎ形ドー
パントとして好ましい。）また、つけ加えて形成したシ
リサイド９ｌは新しくドーブした領域上まで延び、それ
によって窓の位置合せ誤差にもかかわらず、有効なコン
タクトが形成される。メタライゼーション１１を含む最
終的な構造が、第８図に示されている。
後、アニーリングの結果（第７図）、不純物は横方向に
拡散し、ドーブ領絨５２が延びる。（この点において、
ヒ素はシリサイド中のその高い拡敗性により、ｎ形ドー
パントとして好ましい。）また、つけ加えて形成したシ
リサイド９ｌは新しくドーブした領域上まで延び、それ
によって窓の位置合せ誤差にもかかわらず、有効なコン
タクトが形成される。メタライゼーション１１を含む最
終的な構造が、第８図に示されている。
上で述べたようなプロセスに加え、先にはアンドーブで
あった窓領域にｎ形ドーパントを加えるという点から，
シリサイド形成材料の堆積前に、リン注入の工程を含め
るのが好ましいことがある。この点において、ＣＭＯＳ
プロセスの場合、約１０”／ｃｍ”を越えないドーズが
、ｐ−チャネルデバイスの露出されたコンタクト領域が
過度に反対方向にドーピングされるのを避けるように選
択される。ｎ−チャネル金属一酸化物半導体（ＮＭＯＳ
Ｉデバイスプロセスの場合、より高いドーズが好ましい
。
あった窓領域にｎ形ドーパントを加えるという点から，
シリサイド形成材料の堆積前に、リン注入の工程を含め
るのが好ましいことがある。この点において、ＣＭＯＳ
プロセスの場合、約１０”／ｃｍ”を越えないドーズが
、ｐ−チャネルデバイスの露出されたコンタクト領域が
過度に反対方向にドーピングされるのを避けるように選
択される。ｎ−チャネル金属一酸化物半導体（ＮＭＯＳ
Ｉデバイスプロセスの場合、より高いドーズが好ましい
。
たとえば，ダイナミック・ランダムアクセスメモリ（Ｄ
ＲＡＭ）アレイのようなＮＭＯＳを主とするデバイスの
製作において、位置合せ誤差に対する許容度は、特に有
益である。そのようなデバイス及び同様のデバイスにお
いて，好ましいプロセスにより，幅が窓幅と同じ能動領
域へのいわゆるヘッドレスコンタクトの使用が可能にな
り、従ってより狭い能動領域及びチップ上の龍動領域間
のより小さい間隙が使用できるようになる。これは第９
図及び第ｌＯ図に示されており，これらは２つの隣接す
る能動領域８ｌ及び窓８２を示す。
ＲＡＭ）アレイのようなＮＭＯＳを主とするデバイスの
製作において、位置合せ誤差に対する許容度は、特に有
益である。そのようなデバイス及び同様のデバイスにお
いて，好ましいプロセスにより，幅が窓幅と同じ能動領
域へのいわゆるヘッドレスコンタクトの使用が可能にな
り、従ってより狭い能動領域及びチップ上の龍動領域間
のより小さい間隙が使用できるようになる。これは第９
図及び第ｌＯ図に示されており，これらは２つの隣接す
る能動領域８ｌ及び窓８２を示す。
第９図において、窓８２は従来技＆ｔ、ｉの実施例で典
型的なように、能動領域８ｌより広がった部分にエッチ
されている。広げられた領域は，窓のパターン形成中起
ることがある窓の大きさの拡大に対する余裕とともに、
能動領域に対する窓の位置合せ誤差の余裕をとるために
含められる。
型的なように、能動領域８ｌより広がった部分にエッチ
されている。広げられた領域は，窓のパターン形成中起
ることがある窓の大きさの拡大に対する余裕とともに、
能動領域に対する窓の位置合せ誤差の余裕をとるために
含められる。
それとは対照的に、第ｌＯ図は本発明に従うプロセスに
より作製可能な窓８２と名目上同じ幅をもつ能動領域８
ｌの使用を示している。窓の位置合せ誤差又は大きさの
拡大の可能性は、上で述べたように、接合の延長により
補償される。薯９回及ｚ２ｔｏ図をみると、与えられた
具体的な窓の大きさ及び隣接した能動領域間の具体的な
最小距離に対し、第９図に比べ第ｌＯ図中の能動領域は
、より小さなスペースしか占めていないことが容易にわ
かる。
より作製可能な窓８２と名目上同じ幅をもつ能動領域８
ｌの使用を示している。窓の位置合せ誤差又は大きさの
拡大の可能性は、上で述べたように、接合の延長により
補償される。薯９回及ｚ２ｔｏ図をみると、与えられた
具体的な窓の大きさ及び隣接した能動領域間の具体的な
最小距離に対し、第９図に比べ第ｌＯ図中の能動領域は
、より小さなスペースしか占めていないことが容易にわ
かる。
第’１１２１Ｊ４図は本発明の好ましいメタライゼーシ
ョンプロセスの異なる段階における第１の例のデバイス
の拡大した側面図： 第５Ｏ −’ｉｔ Ｓ図は本発明の好ましいメタライゼ
ーションプロセスの異なる段階における第２の例のデバ
イスの拡大した側面図： 第ｑｒｉＪ瓶冨ｔｏ図は下の半導体能動領域に対して置
かれた誘電体中にエッチされた窓の拡大した上面図であ
る。 ｌ 一一− ３−− ５一一 ７一 ９一一 ［主要部分の符号の説明１ 基体 コンタクト領域 誘電体層 ＦＭ孔 シリサイド形成材料 ＦＩＧ． ３ ＦＩＧ．４ ＦＩＧ． １ ＦＩＧ． ２ ＦＩＧ． ５ ＦＩＧ． ６ ＦＩＧ． ８
ョンプロセスの異なる段階における第１の例のデバイス
の拡大した側面図： 第５Ｏ −’ｉｔ Ｓ図は本発明の好ましいメタライゼ
ーションプロセスの異なる段階における第２の例のデバ
イスの拡大した側面図： 第ｑｒｉＪ瓶冨ｔｏ図は下の半導体能動領域に対して置
かれた誘電体中にエッチされた窓の拡大した上面図であ
る。 ｌ 一一− ３−− ５一一 ７一 ９一一 ［主要部分の符号の説明１ 基体 コンタクト領域 誘電体層 ＦＭ孔 シリサイド形成材料 ＦＩＧ． ３ ＦＩＧ．４ ＦＩＧ． １ ＦＩＧ． ２ ＦＩＧ． ５ ＦＩＧ． ６ ＦＩＧ． ８
Claims (1)
- 【特許請求の範囲】 １、半導体集積回路デバイスの製作における半導体基体
（例えば１）上の少くとも１個のコンタクト領域（例え
ば３）に対する電気的コンタクトの製造方法において、
該方法が 基体（例えば１）上に誘電体層（例えば ５）を堆積させる工程、 前記領域（例えば３）に対し、前記誘電体 層（例えば５）中に開孔（例えば７）をエッチングする
工程、 シリサイド形成材料（例えば９）を堆積さ せる工程、 非酸化性雰囲気中で加熱する工程及び 金属層（例えば１１）を堆積させる工程を含むことを特
徴とする電気的コンタクトの製造方法。 ２、前記コンタクト領域（例えば３）はシリコンを含む
請求項１記載の製造方法 ３、前記コンタクト領域（例えば３）はシリサイドを含
む請求項２記載の製造方法 ４、前記コンタクト領域（例えば３）はチタンシリサイ
ドを含む請求項３記載の製造方法 ５、前記シリサイド形成材料（例えば９）はチタンから
成る請求項１記載の製造方法 ６、前記雰囲気は前記シリサイド材料（例えば９）との
導電性化合物の形成を促進する成分から成る請求項１記
載の製造方法 ７、前記シリサイド形成材料（例えば９）はチタンを含
み、前記雰囲気は窒素を含む請求項６記載の製造方法 ８、シリサイド形成材料（例えば９）の前記層は本質的
にチタンから成り、１０ないし１００ナノメータの範囲
の厚さを有し、加熱は７５０ないし９５０℃の範囲の温
度において１０秒ないし１分間行われ、より低い温度は
より長い時間に対応し、高い温度はその逆である請求項
７記載の製造方法 ９、前記開孔（例えば７）のエッチング後、シリサイド
形成材料（例えば９）の堆積前に、リンの注入工程が更
に含まれる請求項１記載の製造方法 １０、前記コンタクトはＣＭＯＳ構造中にあり、リン注
入のドーズは１０＾１＾４／ｃｍ＾２より小さいか等し
い請求項９記載の製造方法
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US359,450 | 1982-03-18 | ||
| US35945089A | 1989-05-31 | 1989-05-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0329321A true JPH0329321A (ja) | 1991-02-07 |
Family
ID=23413839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13865790A Pending JPH0329321A (ja) | 1989-05-31 | 1990-05-30 | 半導体集積回路デバイスのコンタクトメタライゼーション |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0400877A3 (ja) |
| JP (1) | JPH0329321A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05136400A (ja) * | 1991-10-21 | 1993-06-01 | Samsung Electron Co Ltd | 半導体装置の接触窓形成方法 |
| JPH0837164A (ja) * | 1994-07-21 | 1996-02-06 | Nec Corp | 半導体装置の製造方法 |
| KR100357186B1 (ko) * | 2000-11-02 | 2002-10-19 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 형성방법 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06204173A (ja) * | 1993-01-08 | 1994-07-22 | Nec Corp | 半導体装置の製造方法 |
| EP0851493B9 (en) * | 1996-12-27 | 2007-09-12 | STMicroelectronics S.r.l. | Contact structure and corresponding manufacturing method for EPROM or flash EPROM semiconductor electronic devices |
| US6271122B1 (en) | 1999-07-12 | 2001-08-07 | Advanced Micro Devices, Inc. | Method of compensating for material loss in a metal silicone layer in contacts of integrated circuit devices |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61206243A (ja) * | 1985-03-08 | 1986-09-12 | Mitsubishi Electric Corp | 高融点金属電極・配線膜を用いた半導体装置 |
-
1990
- 1990-05-23 EP EP19900305583 patent/EP0400877A3/en not_active Ceased
- 1990-05-30 JP JP13865790A patent/JPH0329321A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05136400A (ja) * | 1991-10-21 | 1993-06-01 | Samsung Electron Co Ltd | 半導体装置の接触窓形成方法 |
| JPH0837164A (ja) * | 1994-07-21 | 1996-02-06 | Nec Corp | 半導体装置の製造方法 |
| US5620926A (en) * | 1994-07-21 | 1997-04-15 | Nec Corporation | Method for forming a contact with activation and silicide forming heat treatment |
| KR100357186B1 (ko) * | 2000-11-02 | 2002-10-19 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0400877A2 (en) | 1990-12-05 |
| EP0400877A3 (en) | 1991-10-23 |
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