JPH0797584B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0797584B2 JPH0797584B2 JP62324143A JP32414387A JPH0797584B2 JP H0797584 B2 JPH0797584 B2 JP H0797584B2 JP 62324143 A JP62324143 A JP 62324143A JP 32414387 A JP32414387 A JP 32414387A JP H0797584 B2 JPH0797584 B2 JP H0797584B2
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Landscapes
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体装置の製造方法に係り、詳しくは半
導体集積回路における低抵抗なシリサイド配線及び浅い
接合を形成する半導体装置の製造方法に関するものであ
る。
導体集積回路における低抵抗なシリサイド配線及び浅い
接合を形成する半導体装置の製造方法に関するものであ
る。
［従来の技術］ 半導体集積回路特にMOS型集積回路の集積度が向上する
に従い、MOS型電界効果トランジスタ（FET）のゲート幅
の縮小化のみならず、浅い接合の形成、拡散層の低抵抗
化等が重要な要素となっている。
に従い、MOS型電界効果トランジスタ（FET）のゲート幅
の縮小化のみならず、浅い接合の形成、拡散層の低抵抗
化等が重要な要素となっている。
例えば、IEEE TRANSACTIONS ON ELECTRON DEVICES,VOL.
ED−34,NO.3,MARCH 1987p.587−592;には“HPSAC−A Si
licided Amorphous−Silicon Contact and Interconnec
t Technology for VLSI"と題する報文があり、この報文
中には、集積回路縮小化のためのシリサイド配線プロセ
スが提案されている。
ED−34,NO.3,MARCH 1987p.587−592;には“HPSAC−A Si
licided Amorphous−Silicon Contact and Interconnec
t Technology for VLSI"と題する報文があり、この報文
中には、集積回路縮小化のためのシリサイド配線プロセ
スが提案されている。
上記報文の第588頁Fig 2にある配線プロセスを説明する
と次のようになる。
と次のようになる。
第３図（ａ）〜（ｄ）は、上記報文の配線プロセスにお
ける半導体装置の製造工程説明図である。
ける半導体装置の製造工程説明図である。
図において、１はＰ型シリコン基板,2はフィールド酸化
膜,3はゲート酸化膜,4はポリシリコンゲート電極,5はサ
イドウォール酸化膜,6はソース／ドレイン領域,7は高融
点金属,8はアモルファス・シリコン、９はシリサイド、
10は中間絶縁膜、11はアルミニウム配線である。
膜,3はゲート酸化膜,4はポリシリコンゲート電極,5はサ
イドウォール酸化膜,6はソース／ドレイン領域,7は高融
点金属,8はアモルファス・シリコン、９はシリサイド、
10は中間絶縁膜、11はアルミニウム配線である。
先ず第３図（ａ）に示すように、Ｐ型シリコン基板１を
用い、通常の工程に従って、フィールド酸化膜2,ゲート
酸化膜3,ポリシリコンゲート電極4,サイドウォール酸化
膜５を形成し、自己整合技術により、ソース／ドレイン
領域６を形成する。
用い、通常の工程に従って、フィールド酸化膜2,ゲート
酸化膜3,ポリシリコンゲート電極4,サイドウォール酸化
膜５を形成し、自己整合技術により、ソース／ドレイン
領域６を形成する。
次に第３図（ｂ）に示すように、非常に融点の高い金属
例えばタングステン（Ｗ），チタン（Ti），コバルト
（Co），タンタル（Ta），ニッケル（Ni），モリブデン
（Mo）等の金属又はそれらの金属の中から選ばれた２種
以上からなる複合金属の高融点点金属（Refractory met
al）７及びアモルファス・シリコン８（α−Si）を堆積
し、配線として残したい部分を、図示しないフォトレジ
ストでおおい、それ以外の部分のアモルファス・シリコ
ン８をエッチングにより除去する。
例えばタングステン（Ｗ），チタン（Ti），コバルト
（Co），タンタル（Ta），ニッケル（Ni），モリブデン
（Mo）等の金属又はそれらの金属の中から選ばれた２種
以上からなる複合金属の高融点点金属（Refractory met
al）７及びアモルファス・シリコン８（α−Si）を堆積
し、配線として残したい部分を、図示しないフォトレジ
ストでおおい、それ以外の部分のアモルファス・シリコ
ン８をエッチングにより除去する。
次に第３図（ｃ）に示すように、フォトレジスト除去
後、窒素中で600℃,30分程度，アニールすることによ
り、ゲート電極4,ソース／ドレイン領域6,フィールド酸
化膜２上の高融点金属７をシリサイド化反応させシリサ
イド９を形成せしめる。次にサイドウォール５上の未反
応の高融点金属７をエッチングにより除去する。
後、窒素中で600℃,30分程度，アニールすることによ
り、ゲート電極4,ソース／ドレイン領域6,フィールド酸
化膜２上の高融点金属７をシリサイド化反応させシリサ
イド９を形成せしめる。次にサイドウォール５上の未反
応の高融点金属７をエッチングにより除去する。
次に第３図（ｄ）に示すように、800℃程度の温度でア
ニールした後、中間絶縁膜10を堆積し、アルミ配線11を
行う。
ニールした後、中間絶縁膜10を堆積し、アルミ配線11を
行う。
このシリサイド化配線プロセスを実現する上で重要な点
は、アモルファス・シリコン８と高融点金属７をシリサ
イド化反応させることによりシリサイド９を形成するシ
リサイド化配線であり、コンタクトホールを開けること
が不要となりCMOSの回路パターンレイアウトを大幅に縮
小させることが可能となったことである。
は、アモルファス・シリコン８と高融点金属７をシリサ
イド化反応させることによりシリサイド９を形成するシ
リサイド化配線であり、コンタクトホールを開けること
が不要となりCMOSの回路パターンレイアウトを大幅に縮
小させることが可能となったことである。
［発明の解決すべき問題点］ しかしながら、以上に述べたシリサイド化配線プロセス
において、例えば高融点金属としてチタン（Ti）を用い
た場合、不純物拡散層上のシリサイド化反応では、チタ
ンがシリコン側へ入り込むことによりシリサイド（TiSi
2）が形成されるので、接合深さはシリサイド膜厚以上
が必要となる。換言すれば、シリサイドの膜厚より浅い
接合を得ることは不可能である。
において、例えば高融点金属としてチタン（Ti）を用い
た場合、不純物拡散層上のシリサイド化反応では、チタ
ンがシリコン側へ入り込むことによりシリサイド（TiSi
2）が形成されるので、接合深さはシリサイド膜厚以上
が必要となる。換言すれば、シリサイドの膜厚より浅い
接合を得ることは不可能である。
そこでシリサイドの膜厚をより薄くした場合、配線抵抗
が高くなってしまうという欠点がある。具体的には、チ
タン膜厚が1000A゜の場合、シリサイドは2000A゜とな
る。
が高くなってしまうという欠点がある。具体的には、チ
タン膜厚が1000A゜の場合、シリサイドは2000A゜とな
る。
シリサイド（TiSi2）の場合、そのほとんどがシリコン
基板側へ侵入することにより形成されるため、接合深さ
は原理的に0.2μｍ以上とならざるを得ない。
基板側へ侵入することにより形成されるため、接合深さ
は原理的に0.2μｍ以上とならざるを得ない。
一方配線のシート抵抗はシリサイドの膜厚に比例しこの
場合１Ω／□となる。
場合１Ω／□となる。
また、チタン（Ti）膜厚が、500A゜の場合、シリサイド
（TiSi2）膜厚は1000A゜となり、接合深さ0.1μｍ程度
が形成可能となるが、この場合、配線のシート抵抗は２
Ω／□となってしまう。
（TiSi2）膜厚は1000A゜となり、接合深さ0.1μｍ程度
が形成可能となるが、この場合、配線のシート抵抗は２
Ω／□となってしまう。
この様に、接合深さをより浅くし、かつ配線抵抗をより
小さくすることを同時に行うのは不可能であるという問
題がある。
小さくすることを同時に行うのは不可能であるという問
題がある。
この発明は、チタンなどの高融点金属と結晶シリコン及
びアモルファス・シリコン（α−Si）との反応を通して
シリサイド化配線を形成する場合、堆積させた高融点金
属の結晶シリコン上にある部分はエッチングすることに
よって薄くし、接合を浅く形成するとともに、配線抵抗
を減少させる半導体装置の製造方法を提供することを目
的とするものである。
びアモルファス・シリコン（α−Si）との反応を通して
シリサイド化配線を形成する場合、堆積させた高融点金
属の結晶シリコン上にある部分はエッチングすることに
よって薄くし、接合を浅く形成するとともに、配線抵抗
を減少させる半導体装置の製造方法を提供することを目
的とするものである。
［問題点を解決するための手段］ 本発明は、後述する実施例の第１図（ｂ）において示す
の部分の如く、高融点金属と結晶シリコン及びアモル
ファス・シリコンとの反応によりシリサイドを形成する
うえにおいて、高融点金属堆積後、配線とする以外の部
分の高融点金属をエッチングにより薄くし、その後のシ
リサイド化反応により、同図のに示す部分は、シリコ
ン基板１に入り込んでシリサイド９を形成し、に示す
部分では、高融点金属はアモルファス・シリコンと優先
的に反応してシリサイド化配線を形成する（この部分の
シリサイド９は基板側に入らない）ようにしたものであ
る。
の部分の如く、高融点金属と結晶シリコン及びアモル
ファス・シリコンとの反応によりシリサイドを形成する
うえにおいて、高融点金属堆積後、配線とする以外の部
分の高融点金属をエッチングにより薄くし、その後のシ
リサイド化反応により、同図のに示す部分は、シリコ
ン基板１に入り込んでシリサイド９を形成し、に示す
部分では、高融点金属はアモルファス・シリコンと優先
的に反応してシリサイド化配線を形成する（この部分の
シリサイド９は基板側に入らない）ようにしたものであ
る。
即ち、本発明は、高融点金属を堆積し、続いて該金属に
接してアモルファス・シリコンを堆積した後、これをア
ニールすることによってシリサイド化配線を形成する半
導体装置の製造方法において、前記シリサイド化配線を
形成する以外の部分のアモルファス・シリコンをエッチ
ングにより除去し、更に同一箇所の前記金属を引続きエ
ッチングし該金属の膜厚を一部分のみ選択的に薄くする
工程を含むことを特徴とする半導体装置の製造方法であ
り、前記高融点金属として、Ti,Co,Ta,Ni,Mo,Wの何れか
１種、または前記金属の中から選ばれた２種からなる複
合合金を用いることを特徴とする半導体装置の製造方法
である。
接してアモルファス・シリコンを堆積した後、これをア
ニールすることによってシリサイド化配線を形成する半
導体装置の製造方法において、前記シリサイド化配線を
形成する以外の部分のアモルファス・シリコンをエッチ
ングにより除去し、更に同一箇所の前記金属を引続きエ
ッチングし該金属の膜厚を一部分のみ選択的に薄くする
工程を含むことを特徴とする半導体装置の製造方法であ
り、前記高融点金属として、Ti,Co,Ta,Ni,Mo,Wの何れか
１種、または前記金属の中から選ばれた２種からなる複
合合金を用いることを特徴とする半導体装置の製造方法
である。
［作用］ 本発明の半導体装置の製造方法は、前述の如く構成した
結果、シリサイド化反応後、シリコン基板側に入り込む
領域のみの高融点金属をエッチングにより薄くすること
によって、将来のゲート長さ0.5μｍレベルのMOS.FETで
必要となる0.1μｍ以下の浅い接合形成が可能となり、
シリサイドのシリコン基板側への入り込みが問題となら
なくなる。
結果、シリサイド化反応後、シリコン基板側に入り込む
領域のみの高融点金属をエッチングにより薄くすること
によって、将来のゲート長さ0.5μｍレベルのMOS.FETで
必要となる0.1μｍ以下の浅い接合形成が可能となり、
シリサイドのシリコン基板側への入り込みが問題となら
なくなる。
又配線パターンとして使用するアモルファス・シリコン
下の高融点金属は浅い接合形成を意識することなく厚く
できるので、シリサイド化反応後のシリサイド膜厚を厚
くすることが可能で、低抵抗な配線が可能となる。
下の高融点金属は浅い接合形成を意識することなく厚く
できるので、シリサイド化反応後のシリサイド膜厚を厚
くすることが可能で、低抵抗な配線が可能となる。
更に上記の効果とは別にアモルファス・シリコン配線の
位置をゲート側へ移動させることにより、ソース／ドレ
イン領域６上で、シリサイド９厚が薄くなる領域を小さ
くし、シリサイド厚が薄いことにより抵抗が高くなる領
域を小さくすることによって、ソース／ドレイン領域の
シート抵抗の増大及びシリサイド配線の低抵抗化が計ら
れる等の作用効果を奏するものである。
位置をゲート側へ移動させることにより、ソース／ドレ
イン領域６上で、シリサイド９厚が薄くなる領域を小さ
くし、シリサイド厚が薄いことにより抵抗が高くなる領
域を小さくすることによって、ソース／ドレイン領域の
シート抵抗の増大及びシリサイド配線の低抵抗化が計ら
れる等の作用効果を奏するものである。
次に本発明の実施例について述べる。
［実施例］ 第１図（ａ）〜第１図（ｃ）は、本発明におけるシリサ
イド化接合及び配線の形成方法の実施例を示す断面フロ
ーの説明図である。
イド化接合及び配線の形成方法の実施例を示す断面フロ
ーの説明図である。
図において、12はゲート絶縁膜,13は接合を示し、他の
第２図と同じ符号は、第２図と同一または相当部分を示
すので説明を省略する。
第２図と同じ符号は、第２図と同一または相当部分を示
すので説明を省略する。
接合深さ0.1μm,配線抵抗１Ω／□程度をめざす例の場
合について述べる。
合について述べる。
先ず第１図（ａ）に示すように、シリコン基板１上に選
択酸化法によりフィールド酸化膜２を形成し、次にゲー
ト絶縁膜12,ポリシリコンゲート電極4,及びサイドウォ
ール酸化膜５を形成後、不純物をイオン注入し、活性化
アニールを行うことにより、深さ0.1μｍ程度の接合13
の形成する。
択酸化法によりフィールド酸化膜２を形成し、次にゲー
ト絶縁膜12,ポリシリコンゲート電極4,及びサイドウォ
ール酸化膜５を形成後、不純物をイオン注入し、活性化
アニールを行うことにより、深さ0.1μｍ程度の接合13
の形成する。
次に高融点金属７としてチタンを膜厚1000A゜程度，続
いてアモルファス・シリコン８の厚を2000A゜程度スパ
ッタリング法により堆積する。
いてアモルファス・シリコン８の厚を2000A゜程度スパ
ッタリング法により堆積する。
次いで配線として残したい部分である第１図（ｂ）の
，で示した領域のみをフォトレジスト工程により図
示しないフォトレジストでおおい、それ以外の部分のア
モルファス・シリコン８を除去し、続いて高融点金属チ
タン７を600A゜厚程度エッチングにより除去する。この
場合、で示した部分の領域を小さくすることにより、
シリサイド化反応後のシリサイド膜厚が薄いことによっ
てシート抵抗が高くなる領域を小さくする。
，で示した領域のみをフォトレジスト工程により図
示しないフォトレジストでおおい、それ以外の部分のア
モルファス・シリコン８を除去し、続いて高融点金属チ
タン７を600A゜厚程度エッチングにより除去する。この
場合、で示した部分の領域を小さくすることにより、
シリサイド化反応後のシリサイド膜厚が薄いことによっ
てシート抵抗が高くなる領域を小さくする。
即ち、配線以外の第１図（ｂ）の，で示した領域以
外の部分は400A゜厚程度の高融点金属チタン７が残って
いることになる。
外の部分は400A゜厚程度の高融点金属チタン７が残って
いることになる。
エッチング条件としてフロン（CF4）ガスを用いた反応
性ドライエッチング（RIE）の場合、エッチングレート
はアモルファス・シリコン８に対して約120A゜/min,高
融点金属７のチタンに対しては約50A゜/min程度とな
る。
性ドライエッチング（RIE）の場合、エッチングレート
はアモルファス・シリコン８に対して約120A゜/min,高
融点金属７のチタンに対しては約50A゜/min程度とな
る。
従って第１図（ｂ）に示すように、フロンガスのみを使
うエッチングでは、16.7分のエッチングでアモルファス
・シリコン８がなくなり、引き続き12分エッチングする
ことにより高融点金属チタン７は600A゜厚エッチングさ
れることになる。
うエッチングでは、16.7分のエッチングでアモルファス
・シリコン８がなくなり、引き続き12分エッチングする
ことにより高融点金属チタン７は600A゜厚エッチングさ
れることになる。
次に、600℃の短時間アニール（RTA:RAPID THERMAL ANN
EALING）でシリサイド化した後、サイドウォール酸化膜
５上などの未反応の高融点金属チタン７を選択エッチン
グにより除去する。この場合、硫酸、過酸化水素の混合
液を70〜90℃程度としたものを用いる。
EALING）でシリサイド化した後、サイドウォール酸化膜
５上などの未反応の高融点金属チタン７を選択エッチン
グにより除去する。この場合、硫酸、過酸化水素の混合
液を70〜90℃程度としたものを用いる。
続いて800℃の短時間アニールにより、配線のシート抵
抗として１Ω／□程度が得られる。
抗として１Ω／□程度が得られる。
第１図（ｂ）で示すの部分では、シリサイド膜厚は80
0A゜程度であり、接合深さ0.1μｍに対し、原理的にシ
リサイドは、接合深さ内に形成するように出来る。従っ
て、シリサイドが接合面を超えて形成されることによる
接合破壊は起らない。
0A゜程度であり、接合深さ0.1μｍに対し、原理的にシ
リサイドは、接合深さ内に形成するように出来る。従っ
て、シリサイドが接合面を超えて形成されることによる
接合破壊は起らない。
また、図に示す領域を小さくすることにより、シリサ
イドが薄くなる領域を小さくし、シリサイドが薄いこと
による抵抗増大の領域を小さくすることが可能となる。
イドが薄くなる領域を小さくし、シリサイドが薄いこと
による抵抗増大の領域を小さくすることが可能となる。
次に図に示す領域において、ここではチタンの薄膜
が、1000A゜と厚く、形成されるシリサイド（TiSi2）は
2000A゜となり、シリサイドが基板側に形成された場合
は、接合破壊に至ると思われる。
が、1000A゜と厚く、形成されるシリサイド（TiSi2）は
2000A゜となり、シリサイドが基板側に形成された場合
は、接合破壊に至ると思われる。
しかしながら、次の実験結果よりそうでないことが判っ
た。
た。
即ちアモルファス・シリコン（α−Si）／チタン（Ti）
／シリコン基板（Sisub）及びアモルファス・シリコン
（α−Si）／チタン（Ti）／シリコン酸化膜（SiO2）の
構造の場合について、以下に示す実験結果より、チタン
は上層のアモルファス・シリコンと優先的に反応し、下
層のシリコン酸化膜及びシリコン基板とはほとんど反応
しないことが判っている。
／シリコン基板（Sisub）及びアモルファス・シリコン
（α−Si）／チタン（Ti）／シリコン酸化膜（SiO2）の
構造の場合について、以下に示す実験結果より、チタン
は上層のアモルファス・シリコンと優先的に反応し、下
層のシリコン酸化膜及びシリコン基板とはほとんど反応
しないことが判っている。
第２図は、実施例における2000A゜のアモルファス・シ
リコン/Ti/SiO2系とα−Si（2000A゜）/Ti/n型Si系にお
けるRBSスペクトル比較説明図であり、SiO2基板及びｎ
型Si基板にチタンを500A゜，アモルファス・シリコンを
2000A゜堆積し、900℃、窒素雰囲気により、シリサイド
化反応を起こさせた後のサンプルをラザフォード後方散
乱スペクトル法（Ratherford Backscattering Spectros
copy法）により分析したものである。
リコン/Ti/SiO2系とα−Si（2000A゜）/Ti/n型Si系にお
けるRBSスペクトル比較説明図であり、SiO2基板及びｎ
型Si基板にチタンを500A゜，アモルファス・シリコンを
2000A゜堆積し、900℃、窒素雰囲気により、シリサイド
化反応を起こさせた後のサンプルをラザフォード後方散
乱スペクトル法（Ratherford Backscattering Spectros
copy法）により分析したものである。
下地がシリコン酸化膜のものではチタンは上層のアモル
ファス・シリコンと反応し、シリサイド（TiSi2）が形
成される。チタンの厚さ500A゜の場合、シリサイド形成
に対して必要なアモルファス・シリコンの膜厚は約1000
A゜であり、この場合形成されたシリサイド（TiSi2）層
にSi層が残ることが第２図より判る。
ファス・シリコンと反応し、シリサイド（TiSi2）が形
成される。チタンの厚さ500A゜の場合、シリサイド形成
に対して必要なアモルファス・シリコンの膜厚は約1000
A゜であり、この場合形成されたシリサイド（TiSi2）層
にSi層が残ることが第２図より判る。
下地がシリコン基板の場合、チタンは上層のアモルファ
ス・シリコン若しくは下層のシリコン基板と反応しても
良いはずであるが、シリサイド化反応後、図中に示すよ
うにシリサイド上層に残ったsi層の厚さが下地シリコン
酸化膜の場合と同じであることが判った。
ス・シリコン若しくは下層のシリコン基板と反応しても
良いはずであるが、シリサイド化反応後、図中に示すよ
うにシリサイド上層に残ったsi層の厚さが下地シリコン
酸化膜の場合と同じであることが判った。
このことはアモルファス・シリコン／チタン／シリコン
基板構造でのシリサイド化反応ではチタンは上層のアモ
ルファス・シリコンと優先的に反応し、下層のシリコン
基板とはほとんど反応しないことを示している。
基板構造でのシリサイド化反応ではチタンは上層のアモ
ルファス・シリコンと優先的に反応し、下層のシリコン
基板とはほとんど反応しないことを示している。
以上より、第１図（ｂ）の領域では、チタンは上層の
アモルファス・シリコンと優先的に反応してシリサイド
配線を形成することが判る。即ち、チタンの膜厚は1000
A゜と厚くてもシリサイド化は上層のアモルファス・シ
リコンとのみ優先的に起こるので、シリサイド化反応
後、シリサイド（TiSi2）がシリコン基板側に入り込み
接合を破壊することは起こらない。
アモルファス・シリコンと優先的に反応してシリサイド
配線を形成することが判る。即ち、チタンの膜厚は1000
A゜と厚くてもシリサイド化は上層のアモルファス・シ
リコンとのみ優先的に起こるので、シリサイド化反応
後、シリサイド（TiSi2）がシリコン基板側に入り込み
接合を破壊することは起こらない。
本実施例におけるシリサイド化反応では高融点金属とし
てチタンを用いたが、これ以外にコバルト，タンタル，
ニッケル，モリブデン，タングステン等の何れか１種、
または前記金属の中から選ばれた２種以上からなる複合
合金を高融点金属としてを用いた場合でも同様な結果が
得られる。
てチタンを用いたが、これ以外にコバルト，タンタル，
ニッケル，モリブデン，タングステン等の何れか１種、
または前記金属の中から選ばれた２種以上からなる複合
合金を高融点金属としてを用いた場合でも同様な結果が
得られる。
［発明の効果］ 本発明の半導体装置の製造方法によれば、以下のような
効果が得られる。
効果が得られる。
（１）シリサイド化反応後、シリコン基板側に入り込む
領域のみの高融点金属をエッチングにより薄くすること
によって、将来のゲート長さ0.5μｍレベルのMOS.FETで
必要となる0.1μｍ以下の浅い接合形成において、シリ
サイドのシリコン基板側への入り込みが問題とならなく
なる。
領域のみの高融点金属をエッチングにより薄くすること
によって、将来のゲート長さ0.5μｍレベルのMOS.FETで
必要となる0.1μｍ以下の浅い接合形成において、シリ
サイドのシリコン基板側への入り込みが問題とならなく
なる。
（２）配線パターンとして使用するアモルファス・シリ
コン下の高融点金属は浅い接合形成を意識することなく
厚く出来るので、シリサイド化反応後のシリサイド膜厚
を厚くすることが可能で、例えば１Ω／□以下の低抵抗
な配線が可能となる。
コン下の高融点金属は浅い接合形成を意識することなく
厚く出来るので、シリサイド化反応後のシリサイド膜厚
を厚くすることが可能で、例えば１Ω／□以下の低抵抗
な配線が可能となる。
（３）また上記（１）（２）の効果とは別にアモルファ
ス・シリコン配線をゲート・エッヂに近付ける。即ち第
１図（ｃ）の矢印で示した位置をゲート側へ移動させる
ことにより、ソース／ドレイン領域上で、シリサイド厚
が薄くなる領域を小さくし、シリサイド厚が薄いことに
より抵抗が高くなる領域を小さくするという手段を加え
ることによって、将来の高速ロジックLSIを作る場合問
題となるソース／ドレイン領域のシート抵抗の増大及び
シリサイド配線の低抵抗化が計られる。
ス・シリコン配線をゲート・エッヂに近付ける。即ち第
１図（ｃ）の矢印で示した位置をゲート側へ移動させる
ことにより、ソース／ドレイン領域上で、シリサイド厚
が薄くなる領域を小さくし、シリサイド厚が薄いことに
より抵抗が高くなる領域を小さくするという手段を加え
ることによって、将来の高速ロジックLSIを作る場合問
題となるソース／ドレイン領域のシート抵抗の増大及び
シリサイド配線の低抵抗化が計られる。
第１図（ａ）〜第１図（ｃ）は本発明におけるシリサイ
ド化接合及び配線の形成方法の実施例を示す断面フロー
の説明図、第２図は、実施例におけるα−Si（2000A
゜）/Ti/SiO2系とα−Si（2000A゜）/Ti/n＋Si系におけ
るRBSスペクトル比較説明図，第３図（ａ）〜（ｄ）は
従来半導体装置の製造工程説明図である。 図において、1:P型シリコン基板,2:フィールド酸化膜,
3:ゲート酸化膜,4:ポリシリコンゲート電極,5:サイドウ
ォール酸化膜,6:ソース／ドレイン領域,7:高融点金属,
8:アモルファス・シリコン、9:シリサイド、10:中間絶
縁膜、11:アルミニウム配線,12:ゲート絶縁膜,13は接合
である。
ド化接合及び配線の形成方法の実施例を示す断面フロー
の説明図、第２図は、実施例におけるα−Si（2000A
゜）/Ti/SiO2系とα−Si（2000A゜）/Ti/n＋Si系におけ
るRBSスペクトル比較説明図，第３図（ａ）〜（ｄ）は
従来半導体装置の製造工程説明図である。 図において、1:P型シリコン基板,2:フィールド酸化膜,
3:ゲート酸化膜,4:ポリシリコンゲート電極,5:サイドウ
ォール酸化膜,6:ソース／ドレイン領域,7:高融点金属,
8:アモルファス・シリコン、9:シリサイド、10:中間絶
縁膜、11:アルミニウム配線,12:ゲート絶縁膜,13は接合
である。
Claims (2)
- 【請求項１】高融点金属を堆積し、続いて該金属に接し
てアモルファス・シリコンを堆積した後、これをアニー
ルすることによってシリサイド化配線を形成する半導体
装置の製造方法において、前記シリサイド化配線を形成
する以外の部分のアモルファス・シリコンをエッチング
により除去し、更に同一箇所の前記金属を引続きエッチ
ングし該金属の膜厚を一部分のみ選択的に薄くする工程
を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】前記高融点金属として、Ti,Co,Ta,Ni,Mo,W
の何れか１種、または前記金属の中から選ばれた２種以
上からなる複合合金を用いることを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62324143A JPH0797584B2 (ja) | 1987-12-23 | 1987-12-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62324143A JPH0797584B2 (ja) | 1987-12-23 | 1987-12-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01166540A JPH01166540A (ja) | 1989-06-30 |
| JPH0797584B2 true JPH0797584B2 (ja) | 1995-10-18 |
Family
ID=18162612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62324143A Expired - Fee Related JPH0797584B2 (ja) | 1987-12-23 | 1987-12-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0797584B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130018648A (ko) * | 2010-03-04 | 2013-02-25 | 아시모리고교 가부시키가이샤 | 에어백 장치 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5830775A (en) * | 1996-11-26 | 1998-11-03 | Sharp Microelectronics Technology, Inc. | Raised silicided source/drain electrode formation with reduced substrate silicon consumption |
-
1987
- 1987-12-23 JP JP62324143A patent/JPH0797584B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130018648A (ko) * | 2010-03-04 | 2013-02-25 | 아시모리고교 가부시키가이샤 | 에어백 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01166540A (ja) | 1989-06-30 |
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Legal Events
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|---|---|---|---|
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