JPH021120A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は半導体装置の製造方法、特にＭＯ８型半導体
装直装置ける浅い接合形成方法及び低抵抗なシリサイド
配線形成方法に関するものである。

（従来の技術） ＭＯ８型集積回命においては、その集積度が向上するに
従い、ＭＯＳ　ＦＥＴのゲート長、ゲート幅の縮少のみ
ならず、浅い接合の形成、拡散層の低抵抗化、及び配線
の低抵抗化が重要な要素となる。これらの課題に対して
、例えばアイイーイーイーエレクトロンデバイシーズ（
ＩＥＥＥ　、　Ｅ！ｅｃｔｒｏｎＤｅｖｉｃｅｓ　）　
ＥＤ　−３４Ｐ、　５８７〜Ｐ、　５９２（１９８７）
：エイチピーエスエイシーーア　シリサイデッド　アモ
ルファスシリコン　コンタクト　アンド　インターコネ
クト　テクノロノフォー　ブイエルニスアイ　（ＨＰＳ
ＡＣ−Ａ　Ｓｔ　ｌ　ｉ　ｃ　ｉｄｅｄＡｍｏｒｐｈｏ
ｕｓ　５ｉｌｉｃｏｎ　Ｃｏｎｔａｃｔ　　ａｎｄ　　
ＩｎｔｅｒｃｏｎｎｅｃｔＴｅｃｈｎｏｌｏｇｙ　ｆｏ
ｒ　ＶＬＳＩ　）”（文献１）に開示されているように
集積回路縮少比のだめのシリサイド配線プロセスはすで
に提案されている。

第２図（ａ）〜（ｄ）はこの文献の５８８頁Ｆｉｇ、　
２にある配線プロセスの概略を示した工程断面図である
。

まず、第２図（ａ）のようにＰ型シリコン・基板１を用
い、通常の工程に従って、フィールド酸化膜２、ケ０−
ト酸化膜３、ポリシリコンゲート電極４、ブイドウオー
ル酸化膜５を形成し、自己整合技術によシ、ソース／ド
レイン領域６を形成する。

次に第２図（ｂ）に示すように高融点金属７（リフラク
トリ−メタ／Ｌ／　Ｒｅｆｒａｃｔｏｒｙ　Ｍｅｔａｌ
　）及びアモルファスシリコン（ａ　−Ｓｉ　）　８を
堆積し、配線として残したい部分を図示しないフォトレ
ジストでおおい、それ以外の部分のアモルファスシリコ
ン８をエツチングして除去する。

次に、第２図（ｃ）に示すように、フォトレジスト除去
後、窒素中、６００℃、３０分程度、炉アニールするこ
とにより、ケ９−ト電極４、ソース／ドレイン６、フィ
ールド酸化膜２上の高融点金属７をシリサイド化反応さ
せてシリサイド９０層を形成する。さらに、サイドウオ
ール５上の未反応の高融点金、属７をエツチングにより
除去する。

次に第２図（ｄ）のように８００℃程度の温度でアニー
ルした後、中間絶縁膜１０を堆積したのち、フィールド
酸化膜２の上の領域にコンタクトホールを介してアルミ
ニウム配線１１を形成する。

このようなシリサイド化配線プロセスを実現する上で重
要な点は、アモルファスシリコン８／高融点金属７をシ
リサイド化反応させることによシ形成するシリサイド化
配線であり、ソース／ドレイン領域のコンタクトホール
が不要であることからＣＭＯ８などの回路・ぐターンを
大幅に縮少させることが可能である。

（発明が解決しようとする課題） しかしながら、上記の文献ｌにものべられているように
従来のシリサイド化配線プロセスで、例えば高融点金属
としてチタンを用いた場合、ソース／ドレイン不純物拡
散層６上の特に、アモルファスシリコン８を除去した領
域におけるシリサイド化反応ではチタンがシリコン基板
１側へ入シ込むことによりシリサイド９ａが形成される
ので、接合深さはシリサイド膜厚以上必要となる。言い
かえれば、シリサイド化膜厚より浅い接合を得ることは
不可能であるという問題がある。具体的に本発明者の実
験結果においても、例えばチタン（Ｔｉ）１００ＯＸの
場合、シリサイドは２００ＯＸ程度となる。Ｔｌ５１２
の場合、アモルファスシリコンの存在しない領域におけ
る、チタン（Ｔｉ）／基板結晶シリコン（ｃ　−Ｓｔ　
）のシリサイド化反応では、そのほとんどがシリコン基
板側へ侵入することにより形成されるため、接合深さは
原理的には、０．２μｍ以上とならざるを得ない。

ところが、この現象に対して、上記文献１においては、
無加工の平坦なシリコン基板面に密着したチタン（Ｔｉ
　）がシリサイド化する際、シリコン基板にチタンシリ
サイド層が入り込んで形成されるので浅い接合の実現が
困難であることが説明されているが、この場合あたかも
チタン固有の問題のように記述されている。

しかし、別に開示されている文献すなわち、アイイーイ
ーイー、トランザクションズ　オン　エレクトロン　　
デバイシーズ、　（ＩＥＥ、Ｔｒａｎｓａｃｔｉｏｎｓ
ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ、）Ｖｏｌ、
　ＥＤ−３ＬＡ９１　Ｐ、１３２９〜Ｐ、１３３４．（
１９８４）：”ロー−レジスタンスエムオーニス　チク
ノロノー　ユージング　セルフ−アラインド　リフラク
トリ−シリサイプ−ジョン（Ｌｏｗ−Ｒｅｓｉｓｔａｎ
ｃｅ　ＭＯＳ　Ｔｅｃｈｎｏｌｏｇｙ　ＵｓｉｎｇＳｅ
ｌｆ−Ａｌｉｇｎｅｄ　Ｒｅｆｒａｃｔｏｒｙ　５ｉｌ
ｉｃｉｄａｔｉｏｎ　）”（文献２）によると、チタン
のみならずシリサイド化可能な金属（高融点金属に限ら
ない）のシリサイドはシリコン基体中に深くもぐりこむ
ことがわかる。

第３図（ａ）２価）は、上記文献２のＦｉｇ、８に示さ
れ・たものであるが、金属／シリコンのシリサイド化反
応による体積変化を説明する模式図である。第３図（ａ
３　＃　（ｂ）　において、ｔＭははじめに堆積された
ままの金属（高融点金属を含む）７の厚さ、ｔＭＳは形
成されたシリサイド９の厚さ、ｔｓはシリサイド化によ
って消費されたシリコンの厚さ、ｈは基板上にはみ出し
たシリサイド９の高さである。

すなわち、第３図（、）の状態のようにシリコン基板１
上に堆積された金属７がシリサイド化されると、第３図
（ｂ）のようにシリサイド９の層はシリコン基板１の中
に入シ込む状態となる。ここで、上記文献２のＴａｂｌ
ｅ　ｌの１部を抜粋したものを第１表として下記に示す
。

第 表 第１表は上記の第３図におけるｔＭ％’ＭＳ　　及びｈ
の関係を示す実験的な数値表であり、この表から上記の
金属はチタン（Ｔｉ）のみならずシリサイド化され得る
金属のシリサイドは大小の差こそあれシリコン基板中に
入シ込むことが定量的に示されている。したがって、こ
のシリサイドの入り込み現象はチタン固有の現象ではな
く、他の金為も同様の問題を有していることが明らかで
ある。

以上の説明から、チタンの場合のみならず、他のシリサ
イドを形成し得るいかなる金属を用いても、シリサイド
の膜厚を２０００Ｘ程度に保ちながらソース／ドレイン
領域における接合深さを０．２μｍ以下にすることは原
理的に不可能であシ従来の方法では、接合深さの微細化
に限界があった。

なお、配線のシート抵抗はシリサイドの膜厚に反比例す
るので、接合深さを大きくするためには、膜厚を小さく
せざるを得ないので、シート抵抗は１Ω／口より大きく
なってしまうという不都合な問題があった。

この発明は上記の問題点を解決するためてなされたもの
で、とくにＭＯ８型半導体装置のソース／ドレイン領域
上に選択的に高融点金属を堆積したのち、さらにアモル
ファスシリコン（以後ａ　−Ｓｉと称する）層を形成し
て、このａ　−Ｓｉと高融点金属とによりシリサイド化
を行ってはじめに形成した接合深さを損することなく配
線用のシリサイド層を形成する方法を得ることを目的と
するものである。

（課題を解決するための手段） この発明に係る半導体装置の製造方法において、高融点
金属と主としてａ　−Ｓｉとの反応によシ配線用シリサ
イドを形成するものであり、高融点金属堆積後、ソース
／ドレイン領域を完全におおう形でアモルファスシリコ
ンを堆積し、かつ、ゲートとソース／ドレイン領域との
導通を避けるため、す４ドウオール上にアモルファスシ
リコンのエツジを位置させ、その後のシリサイド化反応
により、高融点金属は上層のアモルファスシリコンと反
応し、ソース／ドレイン領域において形成されるシリサ
イドは基板シリコンに入り込まないようにして、シリサ
イド膜厚を気にすることなく接合の深さを浅くするとと
もに、シリサイド膜厚を厚めに形成して配線抵抗を減少
させるようにしたものである。

（作用） この発明においては、半導体デバイスの配線中間層とし
てのシリサイド形成において、接合部（不純物拡散層）
表面に高融点金属を堆積したのち、さらにａ　−Ｓｉを
堆積してからシリサイド化を行うと、シリサイド化に寄
与するシリコンは上部のａ　−Ｓｉからのものが優先す
る（これは後記第２図の評価実験結果から明らかである
）ので、接合面のシリコンはシリサイド形成時に消費さ
れない。

（実施例） 第１図（、）〜（ｄ）はこの発明の第１の実施例を示す
半導体装置の製造工程説明図である。この場合、シリサ
イド化接合及び配線の形成方法を示し、接合深さ０．１
μｍ、配線抵抗ｌΩ／口程度が得られる場合について説
明する。

まず、第１図（ａ）に示すように、シリコン基板１上に
選択酸化法により素子分離用のフィールド酸化膜２を形
成し、つづいてゲート酸化膜３、多結晶シリコンゲート
４及びサイドウオール酸化膜５を通常の方法で形成した
のち、不純物をイオン注入し、活性化アニールを行うこ
とにより、深さ０．１μｍ程度の接合（ソース／ドレイ
ン領域）６を形成する。次に、この状態のシリコン基板
１全面に、高融点金属７すなわちこの実施例ではチタン
（Ｔｉ）を１０００Ｘ程度、ついでａ　−Ｓｉ＆を２０
００Ｘ程度スｉ４ツタ法により堆積する。

ついで、第１図（ｂ）に示すように、配縁としてシ■さ
れた部分、すなわちフィールド酸化膜２、ソ。

ス／ドレイン６、サイドウオール酸化膜５上の部分のａ
　−Ｓｌをフォトリングラフィ工程により、図示しない
レジストでおおい、つづくエツチング工程によりａ　−
Ｓｉ８のエツジがサイドウオール酸化膜５の上にくるよ
うにａ−８ｉ８のエツチングを行う。エツチング条件と
しては、フロン（ＣＦ４）ガスを用いたＲＩＥ　（異方
性エツチング）の場合、エツチングレートは約６００　
Ｘ／分程度であるから、３分程度でａ　−Ｓｉはエツチ
ング除去される。

さらに、第１図（Ｃ）のように、（ｂ）状態の表面をＰ
ＴＡ　（ラビッド　サーマル　アニーリング）法により
６００℃でシリサイド化を行い、上記チタン７とａ　−
Ｓｉ８が重なった面及びゲート４上に残されたチタン７
の部分がシリサイド化されてシリサイド９の層を形成す
る。この場合サイドウオール酸化膜５上のケ゛−ト４側
の部分には第１図（ｂ）の工程に示したようにａ　−Ｓ
ｉ８が存在しないから、図のように未反応高融点金属（
チタン）１２が残存している。

終９に、第１図（ｄ）に示すように、サイドウオール酸
化膜５上の未反応の高融点金属１２を選択エツチングに
よシ除去する。この場合、硫酸、過酸化水素の混合液を
７０℃〜９０℃程度としたものを用いて約５分のエツチ
ングで除去される。次に、ＲＴＡ　８００℃のアニール
によシ、配線のシート抵抗として１Ω／口程度が得られ
る。以後の工程は図示を省略するが、第２図（ａ）の従
来例に示したような工程で中間絶縁膜、アルミニウム配
線を順次行って、この工程までの部分の製作が完了する
。

ここで、上記実施例によって得られた効果について、評
価実験を行った結果と考案にもとづいて説明する。

第１図（ｄ）の領域（１）において、Ｔｉの膜厚が１０
００Ｘの場合形成されるシリサイド（Ｔｌ５１２）は２
０００Ｘとなり、シリサイドが基板側に形成された場合
は、第３図の従来例によって推定すると接合破壊に至る
と思われる。しかしながら、次の実験結果（第４図参照
）よりそうはならないことがわかっ、た。すなわち、ア
モルファスシリコン（ａ−８ｔ）／チタン（Ｔｉ）　／
シリコン基板（Ｓｉ　５ｕｂ）及びａ　−Ｓｓ　／　Ｔ
ｔ　／シリコン酸化膜（５ｔｏ２　）の構造の２つの場
合について、以下に示す実験結果よりＴｉは上層のａ　
−Ｓｉと優先的に反応し、下層のＳｉＯ□及びＳｉ基板
とはほとんど反応しないことが明らかである。

第４図は上記の２つの条件で作製したシリサイド試料の
ＲＢＳ　（ラザフォード後方散乱分光）法によるスペク
トル図である。２つの条件としてはＳ　ＩＯ２基板及び
ｎ型Ｓｉ基板にＴｉを５００Ｘ、ａ−８ｔを２０００Ｘ
堆積し、９００℃窒素雰囲気により、シリサイド化反応
を起こさせた後の試料を用意して分析を行った。

第４図において、横軸は波高分析器（ノクルスハイト　
アナライザ）のチャンネル番号で後方散乱イオンのエネ
ルギに対応するものであり、縦軸はチャンネル当シのＡ
？ルスカウント数である。図中で示したように入射Ｈｅ
イオンのエネルギは１．５ＭｅＶである。また、点線で
表わしたスペクトルは下地のＳ　ｔ　Ｏ２上にシリサイ
ドを形成した場合であり、実線のスペクトルは下地とし
て接合（ソース／ドレイン）と同一組成のｎ”−８ｉ上
にシリサイドを形成した場合のものである。

第４図において、下地がＳｉＯ□Ｏもの（点線）では、
Ｔｉは上層のａ　−Ｓｉと反応してＴ　ｉ　Ｓ　１２が
形成される。Ｔｉの厚さ５００Ｘの場合、シリサイド形
成に対して必要なａ　−Ｓｔの膜厚は約１１００Ｘであ
シ、この場合、形成されたシリサイド（ＴｉＳｉ２　）
上層にＳｔ層が残ることがわかる。（第４図のＡ領域）
下地がＳｉ基板の場合（実１ｓ）Ｔｉは上層のａ−８ｔ
層もしくは下層のＳｉ基板と反応しても良いはずである
が、シリサイド化反応後図中に示すように、シリサイド
化層に残ったＳｔ層の厚さが下地が５ｉ０２の場合と同
じであることがわかった。このことは、ａ　−Ｓｉ　／
　Ｔｉ　／　Ｓｉ基板構造でのシリサイド化反応でもＴ
ｉは上層のａ　−Ｓｔと優先的に反応し、下層のＳｉ基
板とはほとんど反応しないことを示している。

以上の検討結果より、第１図（ｄ）の領域（１）ではＴ
ｉは上層のａ　−Ｓｉと優先的に反応してシリサイド配
線を形成することがわかる。すなわち、Ｔｉの膜厚は１
ｏｏｏＸと厚くても、シリサイド化は上層のａ　−Ｓｔ
とのみ優先的に起こるのでシリサイド化反応後、シリサ
イド（ＴｔＳｔ２　）がシリコン基板側に入シ込み接合
を破壊することはない。

なお、上記プロセスにおけるシリサイド化反応では高融
点金属としてチタンを用いているが、これは外にモリブ
デン、コバルト、タンタル、タングステン、ニッケル等
の金属やその合金を用いた場合でも同様の結果が得られ
る。

次に、本発明の第２の実施例について第５図（−〜（ｄ
）を用いて説明する。なお、第２の実施例でも第１の実
施例同様、接合深さ０．１μｍ、配線抵抗１Ω／口程度
が得られるプロセスについて述べる。

まず、ｐ型（Ｎ型）シリコン基板１上に選択酸化法によ
シフイールド酸化膜２を形成し、続いてゲート酸化膜３
．多結晶シリコンケ゛−ト電極４を通常の工程に従って
形成し、さらに、高融点金属１３として例えばチタン（
Ｔｉ）をｔｏｏｏＸ程度ス・ぐツタ法によシ堆積し、シ
リコン酸化膜１４を１０００〜２０００Ｘ程度ＣＶＢ　
（ｃｈｊｍｔｃａｌ　ｖａｐｏｒｄｅｐｏｓｉｔｉｏｎ
　）法により堆積する。続いて、ゲートパターニングを
行ない、ｎ”−（又はＰ−）層（低濃度拡散層）６ａを
イオン注入によ多形成する（第５図（ａ））。

次に、サイドウオール酸化膜５を形成後、イオン注入に
よりｎ＋（又はｐ＋　）層（高濃度拡散層）６ｂを形成
し、全面に高融点金属７として例えばチタン（Ｔｉ）を
１００ＯＸ程度堆積する（第５図（ｂ）　）。次ニ、ア
モルファスシリコン（ａ　−Ｓｔ）　８を全面に、堆積
後、パターニングする。アモルファスシリコン８のノや
ターニング形状、！：してフィールド酸化膜上では配線
として使用する部分を残こし、ソース／ドレイン領域上
では、アモルファスシリコンがこの領域を完全に覆うよ
うにし、さらにアモルファスシリコン８のノやターニン
グ・ニップの間隔（■）（第５図（ｃ）参照）をゲート
長と等しくし、アモルファスシリコンのニップをゲート
・ニップ上にほぼ位置するようにアモルファスシリコン
８をパターニングする。

この際、マスク合わせ余裕としてサイドウオール酸化膜
厚の倍程度まで許容される（サイドウオール膜厚０．２
μｍの場合、合わせ余裕は０．４μｍとなる。）ので、
ノやターニングは十分可能となる。

なお、ゲート上のアモルファスシリコンをエツチング除
去する条件として、従来プロセス同様にフロン（ＣＦ４
）ガスを用いたＲＩＥを行なうと、エツチングレートは
約６００Ｘ／ｍｉｎ程度であシ、３分程度でエツチング
される。

次に、ＲＴＡ法によシロ００℃〜７００℃程度Ｎ２中で
６０　ｓｅｃ程度アニールを行ない、アモルファスシリ
コン８で覆われた領域は、その下層の高融点金属７（例
えばチタン）と反応してシリサイド化し、多結晶シリコ
フケ９−ト電極４上の高融点金属１３（チタン）は下層
の多結晶シリコンの一部と反応してその上層部分がシリ
サイド化される。

この際、ｒ−）電極４上方のシリコン酸化膜１４と、そ
の上部の高融点金属（チタン）７とは反応せず、また、
上層にアモルファスシリコンもないため、この部分の高
融点金属７の表面は、Ｎ２雰囲気によってアニール中に
変化する。この窒化した高融点金属、及び未反応の高融
点金属（図示しない）は、それに続くウェットエツチン
グにより、選択的に除去される。エッチャントとして硫
酸。

過酸過水素水の混合液を７０℃〜９０℃程度としたもの
を用いると、５分程度でエツチングされる（第５図（ｄ
））。次に、ＲＴＡ法にょ）８ｏｏ℃〜９００℃Ｎ２中
又はＡｒ中にて３０　ｓｅｃ程度アニールすることによ
りシリサイド層のシート抵抗は、１Ω／口程度に低減さ
れる。

以上説明した第２の実施例によれば、アモルファスシリ
コン８のパターニンク間隔（■）（第５図（Ｃ）参照）
をケ゛−ト長と等しくしてアモルファスシリコン８のニ
ップがゲート電臘４のニップ上にほぼ位置するようにし
ているため、マスク合せの時の余裕がサイドウオール酸
化膜５の幅の倍程度となる。第１の実施例ではアモルフ
ァスシリコン８のニップがサイドウオール酸化膜５の上
に位置するようにしたため、マスク合せ時の余裕はサイ
ドウオール酸化膜５の幌であったのに対し、第２の実施
例ではマスク合せ余裕が約倍程度となシ、プロセスの実
現性が高くなっている。

（発明の効果） この発明の製造方法によれば、以下のような効果が得ら
れる。

■　ソース／ドレイン領域を完全におおう形でａ−８ｉ
を堆積することによってその後のシリサイド化反応によ
り形成されるシリサイドは上層のａ　−８ｉとのみ優先
的に反応し、浅い接合形成においてシリサイドのシリコ
ン基板側への入り込みが問題とならなくなる。

■　配ａ　ハターンとして使用するアモルファスシリコ
ン下の高融点金属は浅い接合形成とは無関係に厚くでき
るので、シリサイド化反応後のシリサイド膜厚を厚くす
ることが可能で、低抵抗な配線形成が可能となる。（シ
ート抵抗として例えば１Ω／口程度以下とすることがで
きる。）■　そして、上記■、■の効果により将来の高
速Ｌｏｇｉｃ　ＬＳＩを作る上で問題となるソース／ド
レイン、配葎のシート抵抗の増大を軽減し、従来のシリ
サイドプロセスでは得られなかった浅い接合の形成が可
能とな名。したがってデバイスが微細化された場合でも
高性能なデバイスを提供することができる。

【図面の簡単な説明】

第１図（，１〜（ａ）はこの発明の第１の実施例を示す
半導体装置の製造工程説明図、第２図（ａ）〜（ｄ）は
従来の方法による半導体装置の製造工程説明図、第３図
（ａ）　、　（ｂ）は従来の金属／シリコンにおけるシ
リサイド化による体積変化を示す模式図、第４図はＳｉ
Ｏ□基体及びｎ型シリコン基体上にこの発明の方法によ
シリサイド化形成した試料に対するラザフォード後方散
乱スペクトルの比較図、第５図（ＢＪ〜（ｄｌはこの発
明の第２の実施例を示す半導体装置の製造工程図である
。 図において、１はシリコン基板、２はフィールド酸化膜
、３はゲート酸化膜、４は多結晶シリコンゲート電極、
５はサイドウオール酸化膜、６はソース／ドレインの接
合（ｎ　拡散層）、７は高融点金属（チタン）、８はア
モルファスシリコン（ａ−８ｔ）、９はシリサイド、１
０は中間絶縁膜、１１はアルミニウム配線、１２は未反
応高融点金属である。 （Ｃ） Ｒ／１７１’！方ヒ■１．Ｃよゐ早轡鏝１のｌ稈設Ｈ月
図第１図 第２図 シリサイドイヒ１する＜＊Ｘ＊及イヒ図第３図 為２の実た９＋１１ｃ　ｊり牛構体摂１の工程説明圓第
５図

Claims (1)

1. 【特許請求の範囲】 ソース／ドレイン及びゲート電極が形成された半導体基
   板上に高融点金属の膜を形成する工程と、前記ゲート電
   極上を除いた前記高融点金属の膜上に選択的にアモルフ
   ァスシリコンの膜を形成する工程と、 その後、熱処理して前記高融点金属とアモルファスシリ
   コンとを反応させてシリサイドの膜を形成する工程とを
   有することを特徴とする半導体装置の製造方法。