JPH0897173A

JPH0897173A - 半導体装置の製造方法

Info

Publication number: JPH0897173A
Application number: JP25441894A
Authority: JP
Inventors: Yuji Komatsu; 裕司小松
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1994-09-22
Filing date: 1994-09-22
Publication date: 1996-04-12

Abstract

(57)【要約】【目的】サリサイド構造を有する半導体装置を製造す
るにあたり、拡散層の接合深さを浅くした場合でもペリ
フェリリーク電流が抑制されるようにする。【構成】半導体基板１に不純物を導入することにより
拡散層４を形成する工程、及び拡散層４の表面に自己整
合的にシリサイド層７を形成する工程を含む半導体装置
の製造方法において、シリサイド層７の形成後に再度拡
散層に同導電形の不純物を導入し、拡散層４の接合深さ
をシリサイド層７の界面に対して自己整合的に深める。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、サリサイド構造を有す
る半導体装置の製造方法に関する。

【０００２】

【従来の技術】近年、ＭＯＳ形半導体装置においては、
素子の微細化に伴い、ソース・ドレイン領域あるいは拡
散層配線といった拡散層の接合深さを浅くすることが行
われているが、接合深さを浅くすることにより、拡散層
のシート抵抗が上昇し、その抵抗値がデバイス特性の動
作性能上無視できないレベルになってきている。

【０００３】このシート抵抗の上昇に対する解決法の一
つとしてサリサイド（SALICIDE;Self Aligned Silicid
e）法がある。サリサイド法は、拡散層の表面に自己整
合的にシリサイド層を形成する方法である。例えば、Ｍ
ＯＳ形半導体装置の多結晶シリコンゲート電極とソース
・ドレイン領域の表面をシリサイド化して自己整合的に
シリサイド層を形成する場合、図５に示したように、ま
ず標準デバイスの製造方法にしたがってｐ形シリコン基
板１にフィールドＳｉＯ_２膜（ＬＯＣＯＳ）２、ポリシ
リコンゲート電極３、及びソース・ドレイン領域として
ｎ形拡散層４を自己整合的に形成し（同図（ａ））、次
いでポリシリコンゲート電極３の側面にＳｉＯ_２スペー
サ５を形成し（同図（ｂ））、金属６を蒸着し（同図
（ｃ））、熱処理することによりポリシリコンゲート電
極３の表面とソース・ドレイン領域４の表面に自己整合
的にシリサイド層７を形成する（同図（ｄ））。その
後、残留している金属６を除去することによりサリサイ
ド構造を形成する（同図（ｅ））。

【０００４】この方法によれば、５０〜１００Ω／□で
あった拡散層のシート抵抗を２〜３Ω／□に低下させる
ことができる。

【０００５】これまでにサリサイド法においてシリサイ
ド層の形成に使用する金属材料としては、Ｓｉとの反応
性や抵抗率の低さの点から、主にＴｉが検討されてお
り、Ｔｉシリサイドを用いたＭＯＳ形半導体装置の中に
は、プロセッサー等において実用化されているものもあ
る。

【０００６】

【発明が解決しようとする課題】ところで、上述のサリ
サイド構造の形成において、拡散層４の接合深さをｘｊ
とした場合、その拡散層４のフィールドＳｉＯ_２膜２と
の境界部分の深さは約０．７ｘｊと小さくなる。一方、
拡散層４のシリサイド化は拡散層４の表面から内部へ等
方的に進行する。そのため、図６に示したように、形成
されたサリサイド構造の拡散層４とフィールドＳｉＯ_２
膜２との境界部分Ａにおいては、シリサイド層７と接合
面４ａが接近し、この部分でリーク電流（ペリフェリリ
ーク電流）が増大しやすくなるという問題がある。特
に、接合深さを浅くし、シリサイドとしてＴｉシリサイ
ドを形成する場合には、この問題が顕著となるので、素
子の微細化の妨げとなっている。

【０００７】このようなペリフェリリーク電流の問題に
対しては、図５に示したサリサイド構造の形成方法のよ
うにシリサイド化の前に拡散層４を形成するのではな
く、シリサイド化の後に拡散層４を形成することが考え
られる。しかしながら、Ｔｉシリサイド層を形成した後
には、その基板の最高熱処理温度が、Ｔｉシリサイドの
凝集の点から約８５０℃、好ましくは約８００℃に制限
される。そのため、拡散層の形成に際してイオン注入後
に行うアニール処理として、浅い接合の拡散層の形成に
適した短時間アニール（ＲＴＡ；Rapid Thermal Annea
l）を行うことができない。したがって得られる拡散層
の接合深さが深くなり、素子の微細化を図ることができ
なくなる。

【０００８】また、シリサイド化により基板に形成され
るＴｉシリサイド層の界面は一般に平坦性に劣り、Ｔｉ
シリサイド層の基板内における界面は波打っている。一
方、拡散層を形成する不純物のＴｉシリサイド中の拡散
係数はＳｉ中よりも１〜２桁大きい。そのため、単にＴ
ｉシリサイド層を形成した後に拡散層を形成するだけで
は、図７に示したように、拡散層４はＴｉシリサイド層
７の波打った界面形状に対して自己整合的に形成され、
Ｔｉシリサイド層の波打った界面形状を転写したような
接合面を有するようになり、また、接合深さも深くな
る。したがって、接合容量の増加が問題となる。さら
に、拡散層４を約１×１０¹⁵ａｔｍ・ｃｍ^-2程度のＡｓ
等の重い原子のイオン注入により形成する場合には、Ｔ
ｉのノックオンによる接合面のリーク電流も問題とな
る。

【０００９】本発明は以上のような従来技術の課題を解
決しようとするものであり、サリサイド構造を有する半
導体装置を製造するにあたり、拡散層の接合深さを浅く
した場合でもペリフェリリーク電流が抑制されるように
し、半導体装置の微細化を可能とすることを目的とす
る。

【００１０】

【課題を解決するための手段】本発明者は、上記の目的
が、サリサイド構造の形成に際して、拡散層の形成をシ
リサイド化の前後に分けて行うことにより達成できるこ
とを見出し、本発明を完成させるに至った。

【００１１】即ち、本発明は、半導体基板に不純物を導
入することにより拡散層を形成する工程、及び拡散層の
表面に自己整合的にシリサイド層を形成する工程を含む
半導体装置の製造方法において、シリサイド層の形成後
に再度拡散層に同導電形の不純物を導入し、拡散層の接
合深さを深めることを特徴とする半導体装置の製造方法
を提供する。

【００１２】特にこのような半導体装置の製造方法であ
って、拡散層として、Ｓｉ基板のｐ形ウェルにｎ形拡散
層を形成する場合の方法として、シリサイド層形成前の
拡散層の形成を、ｐ形ウェルにＡｓ等の拡散係数の小さ
い不純物をイオン注入し、短時間アニール（ＲＴＡ）す
ることにより行い、次いで、シリサイド層としてＴｉシ
リサイド層を形成し、そのシリサイド層を通してＰ等の
拡散係数の大きい不純物をイオン注入し、ファーネスア
ニール（ＦＡ；Furnace Anneal）することにより拡散層
の接合深さを深める方法を提供する。

【００１３】

【作用】本発明の方法において、シリサイド化前の拡散
層の形成においては、界面の平坦性に劣るシリサイド層
を介することなく拡散層が形成されるので、形成される
拡散層は接合面が平坦なものとなる。また、この場合の
拡散層の形成は、従来の拡散層の形成と同様にイオン注
入とアニーリングによりを行うことができるが、このア
ニーリングの条件は、シリサイドの凝集を考慮すること
なく定めることができる。よって、イオン注入後のアニ
ーリングとして短時間アニール（ＲＴＡ）を行うことが
でき、これにより、接合深さの浅い拡散層を形成するこ
とが可能となる。

【００１４】この接合深さの浅い拡散層の形成後に、本
発明では拡散層の表面をシリサイド化し、拡散層の表面
から内部にかけてシリサイド層を形成する。こうして形
成されるシリサイド層の界面は平坦性に劣り、波打った
ものとなる。しかし、シリサイド層の形成後に再度拡散
層に不純物を導入すると、拡散層の接合面は、シリサイ
ド層の波打った界面形状に自己整合的に深められた形状
となる。したがって、再度不純物を導入する前にはペリ
フェリリーク電流が容易に発生する程拡散層が薄くなっ
ていたフィールド酸化膜との境界部での拡散層の深さが
補償されるように深められる。よって、ペリフェリリー
ク電流を抑制することが可能となる。

【００１５】なお、シリサイド層の形成後の拡散層への
不純物の導入は、シリサイド層の形成により拡散層の薄
くなっていた部分の接合深さが補償的に深められ、その
部分のペリフェリリーク電流が抑制される程度に行えば
よい。したがって、シリサイド層の形成後に再度拡散層
へ不純物を導入することにより、形成される拡散層の接
合深さが不要に深められることはない。よって、本発明
の方法によれば、サリサイド構造を有する半導体装置の
ペリフェリリーク電流を防止し、かつ拡散層を浅く形成
して素子の微細化を図ることが可能となる。

【００１６】

【実施例】以下、本発明の実施例を図面に基づいて具体
的に説明する。なお、各図中、同一符号は同一又は同等
の構成要素を表している。

【００１７】図１及び図２は、ＭＯＳ形半導体の製造プ
ロセスに本発明の方法を適用した実施例の工程説明図で
あり、サリサイド構造を有するＭＯＳ形半導体を、フィ
ールドＳｉＯ_２膜２で分離したＳｉ基板１のｐ形ウェル
に形成するものである。

【００１８】この実施例においては、まず、ｐ形Ｓｉ基
板１に常法にしたがってフィールドＳｉＯ_２膜２及びゲ
ート酸化膜８を形成する（図１（ａ））。

【００１９】次に、ポリシリコンゲート電極３を形成
し、そのゲート電極３上にストッパーＳｉＯ_２９を形成
し、さらにゲート電極３の側面にＳｉＯ_２スペーサ５を
形成する（図１（ｂ））。これにより、ゲート電極３は
全面がＳｉＯ_２で覆われることとなり、後述するシリサ
イド層の形成時にゲート電極３のポリシリコンがシリサ
イド化されることを防止できる。なお、ストッパーＳｉ
Ｏ_２９は、本発明において必ずしも形成する必要はな
く、必要に応じて適宜設けられる。

【００２０】次に、約１０ｎｍ程度の薄い酸化膜１０を
形成し、この薄い酸化膜１０を通してイオン注入し、さ
らにこの酸化膜１０を外方拡散防止層に用いて短時間ア
ニールを行い、ソース・ドレイン領域となる拡散層４を
形成する（図１（ｃ））。この最初の拡散層形成時のイ
オン注入条件としては、例えばこの実施例のようにｎ形
拡散層４を形成する場合、Ａｓ^＋イオンを１０〜５０ｋ
ｅＶ、好ましくは約２０ｋｅＶで、１×１０¹⁵〜５×１
０¹⁵ｃｍ^-2、好ましくは約２×１０¹⁵ｃｍ^-2程度打ち込
む。なお、ｐ形拡散層を形成する場合には、例えばＢＦ
_２ ^＋イオンを１０〜５０ｋｅＶ、好ましくは約２０ｋｅ
Ｖで、１×１０¹⁵〜５×１０¹⁵ｃｍ^-2、好ましくは約２
×１０¹⁵ｃｍ^-2程度打ち込む。また、短時間アニール条
件としては、Ｎ_２雰囲気、９００〜１１００℃、好まし
くは１０００℃程度で、５〜３０秒、好ましくは１０秒
程度とする。

【００２１】次に、薄い酸化膜１０を希フッ酸により除
去し、Ｔｉを例えば約３０ｎｍ程度スパッタ法により堆
積しＴｉ層６を形成する（図１（ｄ））。そして、例え
ば以下の条件でシリサイド化を行うことによりＴｉシリ
サイド（ＴｉＳｉ_２）層７を拡散層４の表面に形成し、
サリサイド構造を形成する（図２（ｅ））。即ち、ま
ず、短時間アニール（Ｎ_２雰囲気、６００℃、３０秒）
を行ってＴｉをシリサイド化する。次に、硫酸：過酸化
水素＝３：１の酸の水溶液に１０分程度浸漬することに
より未反応のＴｉを選択的エッチングにより除去する。
そして、再度短時間アニール（Ｎ_２雰囲気、８００℃、
３０秒）を行う。なお、シリサイド層７を形成する金属
材料としては、Ｔｉの他に、Ｃｏ、Ｎｉ、Ｐｔ等を使用
することができる。

【００２２】次に、Ｔｉシリサイド（ＴｉＳｉ_２）層７
を通して再度イオン注入し、アニールすることにより追
加の拡散層を形成する（図２（ｆ））。この場合のイオ
ン注入条件としては、不純物として拡散係数の大きいも
のを使用することが好ましく、例えば図示したように拡
散層４をｎ形とする場合、Ｐ^＋イオンを１０〜３０ｋｅ
Ｖ、好ましくは約２０ｋｅＶで、１×１０¹⁴〜５×１０
¹⁵ｃｍ^-2、好ましくは約５×１０¹⁴ｃｍ^-2程度打ち込
む。なお、ｐ形拡散層を形成する場合には、例えばＢＦ
_２ ^＋イオンを１０〜５０ｋｅＶ、好ましくは約２０ｋｅ
Ｖで、１×１０¹⁴〜５×１０¹⁵ｃｍ^-2、好ましくは約５
×１０¹⁴ｃｍ^-2程度打ち込む。また、アニール条件とし
ては、電気炉を用いたファーネスアニールを行うことが
好ましく、例えばＮ_２雰囲気、６００〜９００℃、好ま
しくは８００℃程度で、５〜６０分、好ましくは２０分
程度とする。

【００２３】この後は、層間絶縁膜１１を堆積し、コン
タクトホール１２を開口し、メタライゼーションにより
コンタクトホール１２にブランケットタングステン等を
充填し、Ａｌ配線１３を形成し、素子を完成させる（図
２（ｇ））。

【００２４】このようにして形成した半導体装置の拡散
層４とフィールドＳｉＯ_２膜２との境界部分Ａの拡大図
を図３に示す。同図に示したように、この実施例で得ら
れる拡散層４は、追加の拡散層の形成により、その接合
面４ａがフィールドＳｉＯ_２膜２との境界部のみで深め
られている。よって、接合面４ａとシリサイド層７の界
面とが接近しすぎることにより生じるペリフェリリーク
電流が抑制されたものとなる。

【００２５】以上、本発明の実施例を具体的に説明した
が、本発明の実施例は上述の態様に限られることなく種
々の態様とすることができる。例えば、上述の実施例に
おいては、Ｔｉ層６の堆積に先立ってゲート電極３にＳ
ｉＯ_２スペーサ５を形成したが、図４に示したように、
最初の拡散層４を形成後、Ｔｉ層６の堆積前に、さらに
第２のスペーサ１４を形成してもよい。この第２のスペ
ーサ１４の材料としてはＳｉＯ_２よりもＴｉと反応しに
くいＳｉ_３Ｎ_４等を使用する。これにより、第２のスペ
ーサ１４の分だけ拡散層４内に形成されるサリサイド層
の横方向の広がりを狭めることができるので、ＬＤＤ構
造の素子を形成する場合に、その拡散層の低濃度部分に
対するサリサイド層の影響を低減させることができる。

【００２６】また、本発明の方法は、上述の実施例のよ
うなＭＯＳ形半導体の製造プロセスに限られず、サリサ
イド構造を有する限り、種々の半導体装置の製造方法に
適用することができる。例えは、本発明の方法を、ＳＯ
Ｉ構造等のウェルの存在しないデバイスの製造に適用す
ることができる。

【００２７】

【発明の効果】本発明の方法によれば、拡散層の接合深
さを浅くし、かつペリフェリリーク電流が抑制されるよ
うに、サリサイド構造を有する半導体装置を製造するこ
とが可能となる。

【図面の簡単な説明】

【図１】本発明の実施例の工程説明図である。

【図２】本発明の実施例の工程説明図である。

【図３】本発明の実施例により形成した半導体装置の拡
散層とフィールドＳｉＯ_２膜との境界部分の拡大図であ
る。

【図４】本発明の実施例の一工程の説明図である。

【図５】サリサイド構造を有するＭＯＳ形半導体装置の
従来の製造方法の説明図である。

【図６】従来のサリサイド構造を有するＭＯＳ形半導体
装置の拡散層とフィールドＳｉＯ_２膜との境界部分の拡
大図である。

【図７】サリサイド構造を有するＭＯＳ形半導体装置の
拡散層とフィールドＳｉＯ_２膜との境界部分の拡大図で
ある。

【符号の説明】

１Ｓｉ基板２フィールドＳｉＯ_２膜３ゲート電極４拡散層（ソース・ドレイン領域）４ａ接合面５ＳｉＯ_２スペーサ６金属（Ｔｉ層）７シリサイド層８ゲート酸化膜９ストッパーＳｉＯ_２１０薄い酸化膜１１層間絶縁膜１２コンタクトホール１３Ａｌ配線１４第２のスペーサ

Claims

【特許請求の範囲】

【請求項１】半導体基板に不純物を導入することによ
り拡散層を形成する工程、及び拡散層の表面に自己整合
的にシリサイド層を形成する工程を含む半導体装置の製
造方法において、シリサイド層の形成後に再度拡散層に
同導電形の不純物を導入し、拡散層の接合深さを深める
ことを特徴とする半導体装置の製造方法。
【請求項２】シリサイド層の形成前に導入する不純物
よりも、シリサイド層の形成後に導入する不純物の拡散
係数が大きい請求項１記載の半導体装置の製造方法。
【請求項３】シリサイド層の形成前の拡散層の形成
を、ｐ形ウェルへのＡｓのイオン注入及び短時間アニー
ルにより行い、シリサイド化後の該拡散層への不純物の
導入をＰのイオン注入及びファーネスアニールにより行
う請求項２記載の半導体装置の製造方法。
【請求項４】シリサイド層がＴｉシリサイドからなる
請求項１〜３のいずれかに記載の半導体装置の製造方
法。