KR20030003378A - 샐리사이드 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 ESD 형성시에 선택적 증착 방법이 아닌 반도체 기판 전면에 증착하는 방법을 이용하여 샐리사이드를 형성하는 방법에 관한 것으로, ESD 및 샐리사이드 혼합 구조에서 ESD 형성시에 선택적 증착 방법이 아닌 반도체 기판 전면에 증착하는 방법을 이용하여 선택도 손실에 의한 소오스와 드레인 사이의 단락이 발생하지 않고, 스트립 공정의 변동에 의한 셀간의 단락을 방지한다.
Description
본 발명은 반도체 소자의 샐리사이드 형성 방법에 관한 것으로, 특히 ESD 형성시에 선택적 증착 방법이 아닌 반도체 기판 전면에 증착하는 방법을 이용하여 샐리사이드를 형성하는 방법에 관한 것이다.
종래의 실리콘 기판에 의한 정션은 소자의 깊이가 감소함에 따라 정션의 깊이가 감소하여 RC 지연(RC delay) 및 단채널 효과(short channel effect)가 증가하는 문제점이 있었다. 또한 트랜지스터 직렬 저항에서의 채널 저항보다 콘택트 저항 증가에 의해 반도체 장치의 성능이 저하된다는 문제점이 있었다.
이러한 문제점을 해결하기 위해 소오스/드레인 영역을 선택적 에피택셜에 의해 엘리베이트시키는 ESD 구조와 금속을 증착하여 소오스/드레인 영역만 실리사이드를 형성하는 샐리사이드(self-aligned silicide) 구조 또는 이들의 혼합 구조가 이용되었으나, 선택적 에피택셜 공정에 의한 ESD(elevated source/drain) 공정은 선택도 손실(selectivity loss)에 의한 소오스와 드레인 사이의 단락문제가 발생한다는 문제점과 스트립 공정의 변동에 의해 금속이 완전히 제거되지 않는 경우 셀간에 단락이 발생한다는 문제점이 있었다.
본 발명은 이러한 문제를 해결하기 위해, ESD 및 샐리사이드 혼합 구조에서 ESD 형성시에 선택적 증착 방법이 아닌 반도체 기판 전면에 증착하는 방법을 이용하여 선택도 손실에 의한 소오스와 드레인 사이의 단락 문제 및 스트립 공정의 변동에 의한 셀간의 단락 문제를 극복한 반도체 소자를 제조할 수 있는 샐리사이드 형성방법을 제공하는 것을 그 목적으로 한다.
도 1a 내지 도 1e는 본 발명에 따른 샐리사이드 형성 방법에 의해 제조된 반도체 소자의 단면도들
< 도면의 주요부분에 대한 부호의 설명 >
10 : 반도체 기판20 : 게이트 산화막
30 : 폴리실리콘막40 : 텅스텐 질화막
50 : 텅스텐막60 : 마스크 절연막
70 : 절연막 스페이서80 : 소오스/드레인 영역
90 : 도핑되지 않은 폴리실리콘막100 : 실리사이드 소오스 금속막
105 : 실리사이드110 : 소오스/드레인 영역의 실리사이드
본 발명에 따른 샐리사이드 형성 방법은 반도체 기판 상에 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막 상부에 폴리실리콘막, 텅스텐 질화막, 텅스텐막의 적층 구조로 된 게이트 전극을 형성하되 그 상부에 마스크 절연막 패턴이 적층되어 있는 구조로 형성하는 단계와, 상기 게이트 전극의 측벽에 절연막 스페이서를 형성하는 단계와, 상기 게이트 전극의 양측의 반도체 기판에 소오스/드레인 영역을 형성하는 단계와, 상기 반도체 기판 전면에 실리사이드를 형성하는 단계 및 상기 소오스/드레인 영역의 상부를 제외한 영역의 실리사이드를 식각하는 단계를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1e는 본 발명에 따른 샐리사이드 형성 방법에 의해 제조된 반도체 소자의 단면도들이다. 도 1a 내지 도 1e를 참조하면, 반도체 기판(10) 상에 게이트 산화막(20)을 형성하고 게이트 산화막(20) 상부에 폴리실리콘막(30), 텅스텐 질화막(40), 텅스텐막(50) 및 마스크 절연막(60)의 적층 구조로 된 게이트 전극을 형성한 후 게이트 전극의 측벽에 절연막 스페이서(70)를 형성하고 게이트 전극의 양측의 반도체 기판에 소오스/드레인 영역(80)을 형성한다(도 1a 참조). 그 다음에 반도체 기판(10)의 전면에 바람직하게는 SiH4및 SiH2Cl2을 이용한 LPCVD 방법에 의해 도핑되지 않은 폴리실리콘막(90)을 형성한다(도 1b 참조). 여기서 증착 온도는 400 내지 700℃이며, 증착 압력은 760Torr이하인 것이 바람직하다. 다음에는, 실리사이드 소오스 금속막(100)을 반도체 기판(10)의 전면에 형성한다(도 1c 참조). 실리사이드 소오스 금속(100)은 Ti, Ni, 또는 Co막이 사용될 수 있다. RTP어닐링 공정을 수행하여 폴리실리콘막(90)과 실리사이드 소오스 금속(100)을 반응시킴으로써 반도체 기판(10)의 전면에 실리사이드(105)를 형성하고, 스트립 공정을 수행하여 미반응 금속을 제거한다(도 1d 참조). 그 다음에 소오스/드레인 마스크를 이용하여 소오스/드레인 영역의 실리사이드(110)를 제외한 다른 부분의 실리사이드를 제거한다(도 1e 참조).
이상에서 설명한 바와 같이, 본 발명은 ESD 및 샐리사이드 혼합 구조에서 ESD 형성시에 선택적 증착 방법이 아닌 반도체 기판 전면에 증착하는 방법을 이용하여 선택도 손실에 의한 소오스와 드레인 사이의 단락이 발생하지 않고, 스트립 공정의 변동에 의한 셀간의 단락을 방지한다는 효과가 있다.
Claims (3)
- 반도체 기판 상에 게이트 산화막을 형성하는 단계;상기 게이트 산화막 상부에 폴리실리콘막, 텅스텐 질화막, 텅스텐막의 적층 구조로 된 게이트 전극을 형성하되 그 상부에 마스크 절연막 패턴이 적층되어 있는 구조로 형성하는 단계;상기 게이트 전극의 측벽에 절연막 스페이서를 형성하는 단계;상기 게이트 전극의 양측의 반도체 기판에 소오스/드레인 영역을 형성하는 단계;상기 반도체 기판 전면에 도핑되지 않은 폴리실리콘막을 형성하는 단계;상기 반도체 기판 전면에 실리사이드 소오스 금속막을 형성하는 단계;RTP 어닐링을 수행하여 실리사이드를 형성하는 단계; 및상기 소오스/드레인 영역의 상부를 제외한 영역의 실리사이드를 식각하는 단계를 포함하는 것을 특징으로 하는 샐리사이드 형성 방법.
- 제 2 항에 있어서,상기 도핑되지 않은 폴리실리콘막을 형성하는 단계는 SiH4및 SiH2Cl2을 이용하여 400 내지 700℃의 온도 및 760Torr이하의 압력에서 LPCVD 방법에 수행되는 것을 특징으로 하는 샐리사이드 형성 방법.
- 제 2 항에 있어서,상기 실리사이드 소오스 금속막은 Ti, Ni 또는 Co막으로 구성되는 것을 특징으로 하는 특징으로 하는 샐리사이드 형성 방법.
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| KR100689740B1 (ko) * | 2003-11-19 | 2007-03-09 | 마쓰시타 덴키 산교 가부시끼 가이샤 | 반도체 장치의 제조 방법 및 그 제조 장치 |
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| JPH0897173A (ja) * | 1994-09-22 | 1996-04-12 | Sony Corp | 半導体装置の製造方法 |
| KR19980056177A (ko) * | 1996-12-28 | 1998-09-25 | 김영환 | 반도체 소자의 제조 방법 |
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- 2001-06-30 KR KR1020010039115A patent/KR20030003378A/ko not_active Application Discontinuation
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