KR20010084501A - 반도체 장치의 제조 방법 - Google Patents
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Abstract
살리시데이션 공정을 1 단계로 수행할 수 있으며 제품의 특성이 향상된 반도체 장치의 제조 방법이 개시되어 있다. 먼저, 트랜지스터가 형성된 기판의 상부에 Ni, Co 및 TiN 증착층을 차례로 형성하도록 한다. 이후 약 650∼700℃의 온도로 열처리하여 살리시데이션 공정을 수행한다. 산을 사용하여 미반응 금속 물질을 식각하여 제거하고 절연 물질을 도포하여 절연층을 형성하도록 한다. 살리시데이션 공정에 의해 형성된 금속의 실리사이드 영역을 노출시키고 금속성 물질을 도포하여 배선을 형성하도록 한다. Co의 하지막으로 Ni를 사용함에 따라 살리시데이션 공정을 1 단계로 완성할 수 있으며 얻어지는 반도체 장치는 안정된 비저항값을 확보할 수 있기 때문에 장치의 속도를 향상시킬 수 있다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로써, 보다 상세하게는 니켈과 코발트를 채용하는 것에 의해 살리시데이션 공정을 1단계로 수행할 수 있는 반도체 장치의 제조 방법에 관한 것이다.
살리시데이션(salicidation; self aligned silicide) 공정은 소망하는 영역에 선택적으로 실리사이드를 형성하는 공정으로서 Ti 이나 Co와 같은 금속 물질을 증착한 후 열처리하면, 하지막에 실리콘 원소가 존재하는 경우 Ti-실리사이드 또는 Co-실리사이드를 형성하도록 하는 공정이다. 이는 이후 형성되는 절연층의 패터닝에 의해서 형성되는 콘택홀에 의해 용이하게 노출되며(self aligned property), 이후 금속층을 증착하면 이를 통하여 실리콘 원소를 함유하는 하지막과 용이하게 접촉될 수 있다. 이러한 살리시데이션 공정을 적용하기 위한 방법을 설명하기로 한다.
도 1에는 종래의 반도체 장치에서 게이트 전극 부분의 구성 요소를 설명하기 위한 단면도를 나타내었는데, 이를 참조하여 게이트 전극의 제조 방법과 각 구성 요소에 대하여 먼저 상세히 설명하기로 한다.
필드 산화막(11)에 의해 활성 영역과 필드 영역으로 구분된 반도체 기판(10) 중 활성 영역에 열산화법을 이용하여 제1 산화막을 형성하고 이의 상부에 불순물이 도핑되어 전도성을 갖는 폴리실리콘을 증착하여 제1 도전층을 형성한다. 이어서, 텅스텐-실리사이드(WSix)와 같은 물질을 증착하여 제2 도전층을 형성하고, 이의 상부에 질화규소와 같은 절연물을 증착하여 이후 식각 공정 및 이온 주입 공정의 수행시 상기 제2 도전층을 보호하는 역할을 하는 제1 절연층을 형성하도록 한다. 이어서 산화규소(SiO2)의 고온 산화물(HTO; hot temperature oxide)을 증착하여 제2산화막을 형성하도록 한다. 이는 이후 스페이서를 형성하기 위한 식각 공정의 수행시 에칭 스토퍼(etching stopper)로서 작용하게 된다.
이어서, 사진 식각 공정을 이용하여 상기 제2 산화막, 제1 절연층, 제2 도전층, 제1 도전층 및 산화막을 이방성 식각하여 게이트 산화막(12a), 제1 도전층 패턴(12b), 제2 도전층 패턴(12c), 제1 절연층 패턴(12d) 및 제2 산화막 패턴(12e)을 포함하는 게이트 전극(12)을 형성하도록 한다.
게이트 전극(12)이 형성된 반도체 기판(10)의 상부에 질화규소를 증착하여 제2 절연층을 형성한 후, 반도체 기판(10)의 활성 영역이 노출될 때까지 에치백 공정을 실시하여 게이트 전극(12)의 측면에 스페이서(13)를 형성하도록 한다.
이어서, 이온 주입 공정에 의해 노출된 기판(1)의 활성 영역에 불순물을 주입하여 트랜지스터의 소오스/드레인 영역인 불순물 도핑 영역(14)을 형성하도록 한다. 이온 주입 공정의 수행시, 상기 게이트 전극(12) 및 이의 측면에 형성된 스페이서(13)는 마스크로서의 역할을 하게 된다.
트랜지스터나 콘택 부위를 저저항화시켜서 제품의 속도를 향상시키기 위해 적용되는 살리시데이션 공정은 도 1에서와 같이 트랜지스터가 형성된 기판의 상부에 금속을 증착하고 제1 살리시데이션, 선택적인 식각 및 제2 살리시데이션의 순서로 공정을 진행하는 것으로 수행된다. 살리시데이션을 2단계로 진행하는 이유는 다음과 같다.
보통 코발트나 티타늄을 증착하여 실리사이드를 형성하도록 하는데 TiSi2나CoSi2의 안정된 상을 형성시키기 위해서는 약 650℃ 이상의 고온으로 열처리하는 공정이 필요하다. 그런데 고온의 열처리를 이용하여 실리사이드를 형성하려면 트랜지스터의 게이트-소오스-드레인간의 전기적인 단락을 방지하기 위하여 필연적으로 2단계의 살리시데이션 공정을 진행해야 하는 것이다.
도 2a 내지 도 2d에는 종래의 반도체 장치의 금속층 형성 방법을 설명하기 위한 개략적인 단면도들을 나타내었다.
먼저, 도 2a를 참조하면, 게이트 전극(12), 스페이서(13), 불순물 도핑 영역(14)이 형성된 반도체 기판(10)의 상부를 RF 스퍼터링 공정을 이용하여 약 50Å 정도 식각 하도록 한다. 이는 Co가 실리콘 표면의 조건에 민감하기 때문에 이의 표면에 형성된 산화물을 제거하기 위한 것이다. 이후 기판의 전면에 Co를 증착하여 Co 증착층(17)을 형성하고 계속하여 TiN을 증착하여 TiN 증착층(18)을 형성하도록 한다. 이 때, 증착되는 금속 물질로서 Co 대신에 Ti를 사용하는 경우에는 상기 식각 공정을 생략할 수 있다.
도 2b를 참조하면, 약 480℃에서 약 90초 동안 열처리하면 제1 살리시데이션 공정이 진행되어 노출된 불순물 도핑 영역(14) 및 게이트 전극의 상부에 형성된 제2 산화규소막 (12e)과 같은 실리콘 화합물의 표면에서는 CoSi 또는 TiSi 화합물층(24)이 형성되고, 하부에 실리콘 화합물이 없는 부분에서는 금속 실리사이드가 형성될 수가 없기 때문에 도면 부호 22로 나타난 바와 같이 금속 물질이 그대로 남아있게 된다.
도 2c를 참조하면, 탈이온수, 황산 등을 사용하여 선택적인 식각을 하면 실리사이드가 형성된 부분은 도면 부호 24로 표시된 영역에서처럼 남게 되고 반응을 하지 않고 남아 있는 금속 물질은 모두 제거된다.
도 2d를 참조하면, 이후 약 850℃에서 약 30초 동안 제2 살리시데이션 공정을 수행하여 트랜지스터와 콘택 부위에 CoSi2또는 TiSi2실리콘 화합물층(26)을 형성하도록 한다.
상술한 바와 같이 안정된 CoSi2또는 TiSi2와 같은 실리사이드 화합물을 형성하기 위해서는 고온의 열처리가 필요하며 2단계의 살리시데이션 공정이 필요하다. 이에 반하여 니켈을 금속으로 사용하여 살리시데이션 공정을 수행하면 트랜지스터의 게이트-소오스-드레인간의 단락이 발생하지 않는 온도 영역인 약 400∼700℃의 온도에서 1단계로 열처리를 하면 NiSi 상이 얻어진다. NiSi 화합물은 매우 안정된 저항값(14∼16Ω㎝)을 특성을 제공해 주므로 제품의 속도를 향상시킬 수 있다.
그러나 니켈의 실리사이드는 700℃ 이상의 고온으로 열처리를 하는 경우에는 NiSi2로 상변이가 일어나서 저항값이 약 40∼50Ω㎝의 수준으로 열화 된다는 문제가 있다. 또한 그다지 높지 않은 온도에서 열처리를 수행하여도 실리사이드 화합물이 서로 뭉치게 되는 응집(agglomeration) 현상이 쉽게 발생하기 때문에 Co나 Ti에 비하여 열에 취약하다는 문제점을 가지고 있다.
각 금속의 실리사이드 화합물인 TiSi2, CoSi2및 NiSi의 저항값, 열에 대한특성 외에도 여러 가지를 비교하여 표 1에 나타내었다.
| TiSi2 | CoSi2 | NiSi | |
| 비저항값(μΩ㎝) | 12∼14 | 16∼18 | 14∼16 |
| 규소의 소모량(금속: 규소) | 1 : 2.3 | 1 : 3.6 | 1 : 1.8 |
| 살리시데이션시 규소화합물상의 산화물에 대한 민감성 | 둔감 | 매우 민감 | 둔감 |
| 식각 선택율(SiO2) | 불량 | TiSi2보다 양호 | TiSi2보다 양호 |
| 게이트의 스페이서와의 반응성 | 반응 | 미반응 | 미반응 |
| 불순물(B 및 As)과의 반응성 | 강한 반응성 | 미반응 | 미반응 |
| 게이트 사이즈에 따른 Rs 의존성 | 0.3㎛ 이하에서 급격하게 증가 | 덜의존적임 | 덜의존적임 |
| 살리시데이션 공정수 | 2 단계 | 2 단계 | 1 단계 |
| 열적 안정성 | 불량 | 양호 | 매우 불량 |
표 1에 나타난 여러 가지 특성을 비교해보면 각 금속 실리사이드 화합물간에는 서로 다른 장, 단점이 있다는 것을 알 수 있다. 비저항값을 비교해 보면, NiSi의 경우 CoSi2에 비하여 다소 작은 값을 가지며 규소화 반응시 규소의 소모량이 적어서 얕은 접합을 갖는 소자에 적용하기가 유리하다는 것을 알 수 있다. 또한 금속의 증착전에 Co와는 달리 Ni은 실리콘 기판의 조건에 민감하지 않아서 Ni의 증착전에 RF 스퍼터링 식각을 수행하지 않아도 된다.
Ni-실리사이드는 불순물, 게이트의 스페이서와의 반응성과 SiO2와의 선택적인 식각율(etch selectivity) 측면에서도 Co-실리사이드와 유사하게 우수한 특성을 나타내고 있다. 또한 Co-실리사이드와 Ni-실리사이드는 Ti-실리사이드와는 달리 게이트의 사이즈에 따른 Rs(sheet resistance) 의존성이 작아서 특히 0.25㎛ 이하의 게이트에서 안정적인 Rs 값을 유지한다는 것을 알 수 있다. 다만, Ni-실리사이드의 경우 비저항이 가장 작은 상이 중간상이 모노실리사이드(NiSi)이고 고온 열처리에의하여 안정한 디실리사이드(NiSi2)로 상변이가 일어나면 비저항이 40∼50μΩ㎝로 증가하기 때문에 후속 열처리에 대한 열안정성이 매우 불량하다는 단점을 가지고 있다.
본 발명의 목적은 열에 대한 안정성은 우수하지만 2단계의 살리시데이션 공정을 요하는 Co의 장점과 1단계의 살리시데이션 공정만으로 제품의 속도를 향상시킬 수 있지만 열에 대하여는 취약한 특성을 갖는 Ni의 장점만을 취할수 있도록, 이들을 주어진 조건으로 적용함으로써 제품의 특성을 향상시키고 제조 원가를 낮출 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
도 1은 종래의 반도체 장치에서 게이트 전극 부분의 구성 요소를 설명하기 위한 단면도이다.
도 2a 내지 도 2d는 종래의 반도체 장치의 금속층 형성 방법을 설명하기 위한 개략적인 단면도들이다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 반도체 장치의 금속층 형성 방법을 설명하기 위한 개략적인 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
10, 30 : 반도체 기판 12, 32 : 게이트 전극
13, 33: 스페이서 14, 34 : 불순물 도핑 영역
14, 44 : 금속 실리사이드층
상기 목적을 달성하기 위하여 본 발명에서는
트랜지스터가 형성된 기판의 상부에 Ni, Co 및 TiN 증착층을 차례로 형성하는 단계;
약 650∼700℃의 온도로 열처리하여 살리시데이션 공정을 수행하는 단계;
상기 살리시데이션 공정의 수행후 반응되지 않고 남은 금속 물질을 식각하여 제거하는 단계;
이후 절연 물질을 도포하여 절연층을 형성하고 상기 살리시데이션 공정에 의해 형성된 금속의 실리사이드 영역을 노출시키는 단계; 및
금속성 물질을 도포하여 배선을 형성하는 단계를 포함하는 반도체 장치의 제조 방법을 제공한다.
상기 Ni 증착층은 약 100∼200Å 의 두께로 형성되고 상기 Co 증착층은 약 100∼200Å 의 두께로 형성되는 것이 바람직하다. 상기 금속층의 두께는 원하는 저항값에 따라 달라지기 때문에 특별히 제한할 필요는 없으며 필요에 따라 적절한 두께로 조절하여 형성할 수 있으나 다만, 상기한 두께 범위가 바람직한 일실시예로서 적용되는 값일 뿐이다.
본 발명의 방법은 특히 이후 고온 공정이 수반되지 않는 SRAM(static random access memory) 장치에 용이하게 적용될 수 있다.
본 발명에서는 Ni-살리시데이션 공정을 적용할 경우, 트랜지스터의 게이트-소오스-드레인 단락을 방지할 수 있는 낮은 온도 영역에서 낮은 비저항값을 얻을 수 있기 때문에 1 단계만으로 살리시데이션을 완성할 수 있는 장점이 있으나 후속 열처리 온도를 500℃ 이하로 조절해야 한다는 문제점이 있기 때문에, 이 문제를 해결하기 위하여 코발트의 하지막으로 니켈을 사용하도록 하였다. 즉, 니켈을 먼저 증착하고 이의 상부에 열안정성이 우수한 코발트를 증착함으로써 이들의 단점을 상쇄할 수 있도록 한 것이다.
Co-Ni-살리시데이션의 가장 중요한 요소는 두 원소의 장점만을 추출해내는 방법으로서, 상기 두 금속을 증착한 후 적절한 살리시데이션 온도를 잡는 것이 중요하다. 이러한 온도 범위는 650∼700℃로 하였는데, 이는 CoSi2가 형성되는 온도인 650℃와 NiSi2상으로의 상전이가 일어나는 700℃를 기준으로 설정한 것이다. 특히700℃가 넘어가면 NiSi 상은 급격하게 NiSi2상으로 상전이가 일어나기 때문에 700℃가 넘지 않도록 특히 주의해야 한다.
Co의 규소 화합물과 Ni의 규소 화합물이 형성되는 온도 및 이들이 갖는 여러 가지 특징을 다음 표 2에 요약하여 나타내었다. 표 2를 통하여 적절한 온도값을 설정할 수 있게 된다.
| 구분 | Ni-규소 화합물 | Co-규소 화합물 | ||||
| Ni2Si | NiSi | NiSi2 | Co2Si | CoSi | CoSi2 | |
| 비저항값(μΩ㎝) | 20∼30 | 14∼16 | 40∼50 | 70 | 100∼150 | 16∼18 |
| 1Å Ni 또는 Co당 규소의 소모량(Å) | 0.91 | 1.83 | 3.66 | 0.9 | 1.8 | 3.6 |
| 1Å Ni 또는 Co당 형성된 실리사이드(Å) | 1.40 | 2.01 | 3.59 | 1.47 | 1.98 | 3.5 |
| 수백 nm 두께의 실리사이드 형성 온도(℃) | ∼250 | ∼400 | ∼700 | ∼250 | ∼350 | ∼650 |
| 주요 이동 원소 | Ni | Co | Si | Co |
캡핑층으로 적용되는 TiN의 경우 바람직하게 약 100Å 정도의 두께로 적용되는데 하부에 적용되는 반응성이 매우 좋은 금속 물질, 즉 Co, Ni 등을 보호해 주는 역할을 한다. 즉, 직접적으로 열처리되는 현상을 완화시켜 주고, TiN 내의 Ti이 반응성이 매우 좋기 때문에 하부의 Ni, Co 층내로 확산되어 이들이 균일하게 규소화 되도록 도와주는 역할을 하는 것으로 인식되고 있다. 캡핑층의 두께는 필요에 따라 적절하게 설정하는데, 이는 챔버내에서 Ti을 증착시 질소 가스의 유입량을 조절하는 것에 의해 조절할 수 있다.
이러한 본 발명의 방법의 특성 및 이들의 열안정성을 종래의 방법과 비교하여 표 3에 요약하였다.
| 구분 | 종래의 방법 | 본 발명의 방법 | |
| Co-살리시데이션 | Ni-살리시데이션 | Co-Ni-살리시데이션 | |
| 1 단계 | RF 스퍼터링 식각 | - | - |
| TiN/Co 증착 | TiN/Ni 증착 | TiN/Co/Ni 증착 | |
| 열처리(CoSi 형성) | 열처리(NiSi 형성) | 열처리(Co-Ni-Si상 형성) | |
| 선택적인 식각 | 선택적인 식각 | 선택적인 식각 | |
| 2 단계 | 열처리(CoSi2형성) | - | - |
| 열안정성 | 양호 | 불량 | 양호 |
| 단계수 | 2 단계 | 1 단계 | 1 단계 |
표 3을 통하여 알 수 있는 바와 같이 본 발명의 방법에서는 종래의 Co-살리시데이션 및 Ni-살리시데이션 방법이 가지고 있는 단점을 없애고 장점만을 취하도록 되어 단순화된 공정에 의해서 양호한 특성을 얻을 수 있도록 한 것이다.
이하, 도 3a 내지 도 3c를 참조하여 본 발명을 구체적인 실시예를 통하여 상세히 설명하기로 한다.
도 3a를 참조하면, 필드 산화막(31)에 의해 활성 영역과 필드 영역으로 분리되고, 상기 활성 영역상에 게이트 전극(32), 스페이서(33), 불순물 도핑 영역(34)이 형성된 실리콘 기판(30)의 상부에 니켈을 화학기상증착 방법에 의해 약 100Å 두께로 도포하고 코발트를 화학기상증착 방법에 의해 약 100Å 두께로 도포하였다. 이후 질소 가스 분위기 하에서 티타늄을 스퍼터링하여 약 100Å 두께로 TiN 박막을 캡핑 레이어로서 형성하였다.
도 3b를 참조하면, 이를 약 650℃의 온도로 30초 가량 열처리하여 살리시데이션 공정을 수행하였다. 결국 게이트 전극과 불순물 도핑 영역이 형성되고 상기 불순물 도핑 영역이 노출된 기판의 상부에 아주 얇은 두께의 Co-Ni-Si 실리콘 화합물이 형성된다.
도 3c를 참조하면, 이후 실리콘 기판이 노출되지 않은 영역의 상부에 증착되어 규소와 화합물을 형성하지 못하고 남아 있는 미반응 Ni, Co 등과 같은 금속 성분은 탈이온수, 황산을 포함하는 습식 식각 용액을 사용하여 제거하도록 한다. 제거하여 실리콘 기판의 상부, 즉, 불순물 도핑 영역과 게이트 전극의 상부에만 실리사이드 화합물(44)이 남도록 하였다.
이의 상부에 실리콘 산화물과 같은 절연 물질을 화학기상증착 방법 등으로 증착하여 층간 절연층을 형성하고, 이후 사진식각 공정에 의해 이를 원하는 형태로 식각하여 콘택홀을 형성하였다. 이후 금속 물질을 증착하여 금속층을 형성하고, 이를 원하는 형태로 식각하여 배선을 형성하였다.
이상과 같은 본 발명의 방법에 따라 반도체 장치를 제조하면 살리시데이션 공정을 1 단계로 줄일 수 있으며 보다 특정 부위를 저저항화시켜서 제품의 속도를 향상시킬 수 있게 된다.
본 발명의 방법에 의하면 Co의 하지막으로 Ni을 사용함에 따라 실리콘 표면의 산화막 제거 공정인 RF 스퍼터링 식각 공정을 생략할 수 있으며 살리시데이션 공정을 1 단계로 완성할 수 있기 때문에 공정이 단순화되고 제조 원가를 낮출 수 있게 된다.
또한 열에 취약한 Ni-실리사이드의 단점이 Co을 사용함으로써 완화되어 NiSi2로의 상전이를 방지할 수 있으며 후속 열처리에 의한 응집 현상을 완화시킬 수도 있다. 이에 더하여, Ni을 채용함에 따라 안정된 비저항값을 확보할 수 있기 때문에 장치의 속도를 향상시킬 수 있다.
상술한 바와 같이 본 발명은 기재된 구체예에 대해서만 상세히 설명되었지만 본 발명의 기술사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.
Claims (3)
- 트랜지스터가 형성된 기판의 상부에 Ni, Co 및 TiN 증착층을 차례로 형성하는 단계;약 650∼700℃의 온도로 열처리하여 살리시데이션 공정을 수행하는 단계;상기 살리시데이션 공정의 수행후 반응되지 않고 남은 금속 물질을 식각하여 제거하는 단계;이후 절연 물질을 도포하여 절연층을 형성하고 상기 살리시데이션 공정에 의해 형성된 금속의 실리사이드 영역을 노출시키는 단계; 및금속성 물질을 도포하여 배선을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 Ni 증착층은 100∼200Å 의 두께로 형성되고 상기 Co 증착층은 100∼200Å 의 두께로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항 또는 2항에 있어서, 상기 반도체 장치가 SRAM(static random access memory) 장치인 것을 특징으로 하는 반도체 장치의 제조 방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100653689B1 (ko) * | 2004-06-09 | 2006-12-04 | 삼성전자주식회사 | 이중금속층을 이용한 샐리사이드 공정 및 이를 사용하여반도체 소자를 제조하는 방법 |
| CN1296971C (zh) * | 2004-09-29 | 2007-01-24 | 中国科学院微电子研究所 | 一种适用于纳米器件制造的硅化物工艺 |
| US7238612B2 (en) | 2004-03-05 | 2007-07-03 | Samsung Electronics Co., Ltd. | Methods of forming a double metal salicide layer and methods of fabricating semiconductor devices incorporating the same |
| KR101016337B1 (ko) * | 2003-07-18 | 2011-02-22 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조 방법 |
-
2000
- 2000-02-26 KR KR1020000009588A patent/KR100562710B1/ko not_active IP Right Cessation
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