KR100190061B1 - 실리사이드 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 장치를 구성하는 개별 소자를 전기적으로 연결시키기 위한 금속 배선을 저저항 특성을 갖는 실리사이드로 형성시키기 방법에 관하여 기재하고 있다. 이는 실리콘 기판상에 게이트 전극 및 저농도 소오스 영역/드레인 영역을 형성하는 단계와, 상기 게이트 전극의 측면에 스페이서를 형성시키고 실리콘 기판에 소오스 영역/드레인 영역을 형성하는 단계와, 상기 스페이서가 구비된 결과물 전면에 절연 물질을 소정 두께로 증착시켜서 절연층을 형성시킨 후 식각 공정에 의하여 상기 스페이서 하단의 에지 영역에 소정 형상의 확산 방지막을 형성하는 단계와, 확산 방지막을 구비한 결과물 전면에 고융점 금속을 소정 두께로 증착시켜서 도전층을 형성시키는 단계와, 고온의 질소 분위기하에서 실리사이드화 반응을 수행하는 단계와, 상기 실리사이드화 반응에 참여하지 않고 잔존하는 고융점 금속을 제거하는 단계와, 상기 트랜지스터의 게이트 전극 및 소오스 영역/드레인 영역 상부에 잔존하는 실리사이드를 열처리하는 단계로 이루어진다. 따라서, 본 발명에 따르면, 확산 방지막에 의하여 고융점 금속이 고온 분위기하에서 게이트 절연막의 하단으로 확산되는 것을 방지시켜서 게이트 절연막의 하단에 실리사이드가 형성되는 것을 방지시킨다.

Description

실리사이드 형성 방법
본 발명은 실리사이드를 형성하기 위한 방법에 관한 것으로, 특히 실리사이드화 반응에 의하여 형성되는 실리사이드의 낮은 저항값을 얻을 수 있을 뿐만 아니라 게이트 전극과 소오스 영역/드레인 영역간의 단락을 방지시킬 수 있는 실리사이드 형성 방법에 관한 것이다.
일반적으로, 고집적화된 반도체 장치는 트랜지스터와 같은 개별 소자를 많이 포함하고 있으며 이러한 반도체 장치의 집적도가 증가할수록 개별 소자의 갯수는 상대적으로 증가하는 반면에 이러한 개별 소자의 크기는 상대적으로 감소하게 된다.
따라서, 반도체 장치의 집적도가 증가할수록 복수개의 개별 소자들을 전기적으로 연결시키기 위한 금속 배선의 길이는 상대적으로 증가하는 반면에 선폭은 작아지고 또한 두께도 감소하게 되며 그 결과 집적 회로내에서 특히 게이트 배선과 소오스 영역/드레인 영역에서 금속 배선의 면저항 증가로 인하여 신호 전달 시간이 지연되거나 또한 접촉 영역이 작아짐에 따라 접촉 저항이 증가함으로서 신호 전달 시간이 지연된다는 문제점을 야기시킨다.
상기된 바와 같이 반도체 장치의 집적도 증가에 따른 금속 배선의 면저항 및 접촉 저항이 증가하는 문제를 해결하기 위하여 금속 배선에 사용되는 재료를 티타늄(Ti), 탄탈늄(Ta) 또는 텅스텐(W)과 같은 고융점 금속과 실리콘의 복합물로 이루어진 실리사이드로 대체시키는 방안이 제안되었으고 이러한 실리사이드를 반도체 장치의 집적 회로내에서 배선시키기 위하여 살리사이드(salicide: self aligned silicide) 공정이 널리 사용되며 이러한 살리사이드 공정은 실리콘 기판상에 형성된 게이트 전극 및 소오스 영역/드레인 영역의 상부에 고융점 금속을 증착시킨 후 고온 분위기하에서 상기 게이트 전극 및 소오스 영역/드레인 영역을 구성하는 실리콘과 고융점 금속의 반응에 의해서 실리사이드를 형성하는 공정이다.
즉, 도 1 및 도 2를 참조하면, 살리사이드 공정에 의한 실리사이드 형성 방법은 실리콘 기판(100)상에 게이트 전극(110) 및 소오스 영역/드레인 영역(120)을 형성시키는 단계와, 상기 게이트 전극(110)의 측면에 스페이서(112)를 형성하는 단계와, 그 결과물 전면에 고융점 금속을 증착시키는 단계와, 고온 분위기하의 열처리 공정에 의하여 실리사이드(130`)를 형성시키는 실리사이드화 반응을 수행하는 단계와, 그리고 상기 실리사이드화 반응에 참여하지 않은 고융점 금속을 제거하는 단계로 이루어진다.
이때, 상기된 바와 같은 종래의 살리사이드 공정에 의한 실리사이드 형성 방법에 의하면, 상기 스페이서에 의해서 결정되는 상기 게이트 전극과 소오스 영역/드레인 영역사이의 거리는 매우 짧게 유지되어 있으므로 공정 조건에 따라서 상기 스페이서상에 형성된 고융점 금속 또는 제거되지 않은 잔여 고융점 금속에 의해 상기 게이트 전극과 소오스 영역/드레인 영역이 전기적으로 단락되어서 반도체 장치의 성능을 저하시킨다는 문제점이 야기된다.
또한, 상기 스페이서로서 실리콘 질화막이 사용되는 경우에, 실리사이드화 반응이 수행되는 고온 분위기하에서 고융점 금속의 확산이 과도하게 진행하여서 게이트 절연막의 하단으로 확산하게 되면 상기 게이트 절연막의 하단에 위치하는 실리콘과 확산된 고융점 금속이 실리사이드화 반응을 하게 되며 그 결과 게이트 전극과 소오스 영역/드레인 영역간에 전기적 쇼트 현상을 유발시켜서 반도체 장치의 성능을 저하시킨다는 문제점이 야기된다.
본 발명은 상기와 같은 종래의 문제점을 해소시키기 위하여 본 발명이 이루고자 하는 기술적 과제는 실리사이드화 반응이 진행하는 고온 분위기하에서 고융점 금속이 게이트 절연막의 하단으로 확산되는 것을 방지시킬 수 있을 뿐만 아니라 게이트 전극과 소오스 영역/드레인 영역사이의 거리를 충분히 이격시킬 수 있도록 상기 게이트 전극의 측면에 형성된 스페이서 하단의 에지 영역에 확산 방지층을 형성하며 그 결과 게이트 전극과 소오스 영역/드레인 영역의 전기적 단락 현상을 방지시킴으로서 반도체 장치의 성능을 향상시킬 수 있는 실리사이드 형성 방법에 의해서 달성된다.
도 1 및 도 2는 종래 실시예에 따른 실리사이드 형성 방법을 순차적으로 도시한 단면도.
도 3 내지 도 7은 본 발명의 실시예에 따른 실리사이드 형성 방법을 순차적으로 도시한 단면도.
도면의 주요 부분에 대한 부호 설명
300. 실리콘 기판 310. 게이트 전극
312. 스페이서 313. 확산 방지막
320. 소오스 영역/드레인 영역
330`. 실리사이드
상기 목적을 달성하기 위하여 본 발명은, 실리콘 기판상에 게이트 전극 및 소오스 영역/드레인 영역으로 구성된 트랜지스터를 형성하는 단계와, 상기 트랜지스터의 게이트 전극의 측면에 스페이서를 형성하는 단계와, 상기 스페이서가 구비된 결과물 전면에 절연 물질을 소정 두께로 증착시킨 후 식각 공정에 의하여 상기 스페이서 하단의 에지 영역에 소정 형상의 확산 방지막을 형성하는 단계와, 확산 방지막을 구비한 결과물 전면에 고융점 금속을 소정 두께로 증착시키는 단계와, 고온의 질소 분위기하에서 실리사이드화 반응을 수행하는 단계와, 상기 실리사이드화 반응에 참여하지 않고 잔존하는 고융점 금속을 제거하는 단계와, 상기 트랜지스터의 게이트 전극 및 소오스 영역/드레인 영역 상부에 잔존하는 실리사이드를 열처리하는 단계로 이루어진 것을 특징으로 하는 실리사이드 형성 방법을 제공한다.
본 발명의 일실시예에 따르면, 상기 확산 방지막은 실리콘 산화물로 이루어져 있는 것을 특징으로 한다.
본 발명의 일실시예에 따르면, 상기 확산 방지막은 습식 식각 공정에 의하여 소정 형상으로 형성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 일실시예를 상세히 설명하면 다음과 같다.
도 3 내지 도 7은 본 발명의 실시예에 따라서 실리사이드를 형성하는 방법을 순차적으로 도시한 단면도이다.
즉, 본 발명에 따른 실리사이드 형성 방법은 실리콘 기판(300)상에 게이트 전극(310) 및 소오스 영역/드레인 영역(320)으로 구성된 트랜지스터를 형성하는 단계와, 상기 트랜지스터의 게이트 전극(310)의 측면에 스페이서(312)를 형성하는 단계와, 상기 스페이서(312)가 구비된 결과물 전면에 절연 물질을 소정 두께로 증착시킨 후 식각 공정에 의하여 상기 스페이서 하단의 에지 영역에 소정 형상의 확산 방지막(313)을 형성하는 단계와, 확산 방지막(313)을 구비한 결과물 전면에 고융점 금속을 소정 두께로 증착시켜서 도전층(330)을 시키는 단계와, 고온의 질소 분위기하에서 실리사이드화 반응을 수행하여 실리사이드(330`)를 형성하는 단계와, 상기 실리사이드화 반응에 참여하지 않고 잔존하는 고융점 금속을 제거하는 단계와, 상기 트랜지스터의 게이트 전극(310) 및 소오스 영역/드레인 영역(320) 상부에 잔존하는 실리사이드(330`)를 열처리하는 단계로 이루어진다.
먼저, 실리콘 기판(300)상에 트랜지스터가 형성되는 것을 도시한 도 3을 참조하면, 실리콘 기판의 표면상에 열산화 공정에 의하여 약 100Å 내지 300Å 정도의 두께로 유지되는 패드 산화막(도시되어 있지 않음)을 형성시킨 후 상기 패드 산화막상에 화학 기상 증착(CVD) 공정과 같은 증착 공정에 의하여 실리콘 질화물(SiN)을 약 500Å 내지 2000Å 정도로 증착시켜서 질화물층(도시되어 있지 않음)을 형성시킨다.
이 후에, 상기 질화물층상에 포토 레지스트(PR)를 스핀 코팅에 의하여 소정 두께로 도포시켜서 감광층을 형성시키고 상기 감광층을 노광 및 현상시켜서 소정 형상으로 패터닝시키고 또한 상기 감광층의 패턴을 식각 마스크로 하여서 건식 식각 공정 또는 습식 식각 공정에 의하여 상기 질화물층 및 패드 산화막의 일부를 제거함으로서 상기 실리콘 기판(300)의 일부를 노출시킨다.
이때, 상기 질화물층 및 패드 산화막의 패턴을 통하여 노출된 상기 실리콘 기판(300)의 일부에 국부 산화 공정(LOCOS) 또는 트렌치를 이용한 소자 분리 영역 형성 공정에 의하여 비활성 영역으로 작용하는 소정 선폭 크기의 소자 분리 영역(FOX)을 형성시킨 후 상기 실리콘 기판(300)상에 잔존하는 질화물층 및 패드 산화막을 제거하며 이러한 소자 분리 영역(FOX)에 의하여 상기 실리콘 기판(100)상에 활성 영역의 크기가 한정된다.
또한, 상기 실리콘 기판(300)상의 활성 영역상에 열산화 공정 등에 의하여 형성되는 산화막으로 이루어진 게이트 절연막(311) 및 폴리 실리콘과 같이 불순물이 도핑된 실리콘으로 이루어진 게이트 전극용 도전층을 순차적으로 형성시키며 이 후에 사진 식각 공정에 의하여 형성된 마스크를 사용하여서 건식 식각 공정에 의하여 상기 게이트 전극용 도전층의 일부 및 게이트 절연막(311)을 제거함으로서 소정 형상으로 형성되는 게이트 절연막(311)의 소정 영역상에 소정의 선폭 크기를 갖는 게이트 전극(310)을 형성하고 상기 게이트 전극(310)을 이온 주입 마스크로하여 저농도의 불순물을 주입함으로써 저농도 소오스 영역/드레인 영역(320a)을 형성한다.
한편, 게이트 전극(310)의 측면에 스페이서가 형성되어 있는 것을 도시한 도 4를 참조하면, 상기된 바와 같이 게이트 전극(310)이 형성된 실리콘 기판(300) 전면에 실리콘 산화물과 같은 절연 물질을 화학 기상 증착(CVD) 공정 등에 의하여 소정 두께로 증착시켜서 절연층(도시되어 있지 않음)을 형성시킨 후, 사진 식각 공정에 의하여 형성된 마스크를 사용하여 이방성 식각 특성이 양호한 건식 식각 공정에 의해서 상기 절연층을 에칭시키며 그 결과 상기 게이트 전극(310)의 측벽에 소정의 선폭 두께를 갖는 스페이서(312)를 형성한다.
또한, 상기 게이트 전극(310) 특히 상기 스페이서(312)를 이온 주입 마스크로하여 노출된 실리콘 기판(310)에 고농도의 불순물을 주입함으로써 상기 게이트 전극(310) 에지 영역의 하단에 상기된 바와 같은 저농도 소오스 영역/드레인 영역(320a)을 가지면서 고농도로 도핑된 소오스/드레인 영역(320)을 형성한다.
한편, 확산 방지막(313)이 스페이서(312) 하단의 에지 영역에 형성되어 있는 것을 도시한 도 5를 참조하면, 게이트 전극(310)의 측벽에 스페이서(312)가 형성되어 있는 결과물의 전면에 실리콘 산화물과 같은 절연 물질을 화학 기상 증착 공정 등에 의하여 소정 두께로 증착시켜서 가상선으로 표시되어 있는 바와 같은 절연막을 형성시킨 후 사진 식각 공정에 의하여 형성되는 마스크를 사용하여서 습식 식각 공정에 의하여 상기 절연막을 에칭시키며 그 결과 상기 스페이서(312) 하단의 에지 영역에 소정의 선폭 크기를 갖는 확산 방지막(313)을 형성시킨다.
도 5에 도시된 결과물상에 도전층이 형성되어 있는 것을 도시한 도 6을 참조하면, 스퍼터링 증착 공정 또는 플라즈마 증착 공정 또는 물리 기상 증착 공정과 같은 진공 증착 공정에 의하여 티타늄(Ti), 코발트(Co), 탄탈늄(Ta), 텅스텐(W), 및 몰리브데늄(Mo) 등과 같은 고융점 금속중에서 선택된 하나의 물질을 상기된 바와 같이 확산 방지막(313)이 형성된 결과물의 전면에 소정 두께로 증착시켜서 도전층(330)을 형성시키고 그 결과 상기 도전층을 구성하는 물질은 상기 게이트 전극(310) 및 소오스 영역/드레인 영역(320)을 통하여 노출된 실리콘과 접촉되어 있으며 여기에서 상기 도전층(330)은 티타늄(Ti)으로 이루어져 있는 것이 바람직하다.
한편, 실리사이드가 형성되어 있는 것을 도시한 도 7을 참조하면, 상기된 바와 같이, 도전층(330)이 형성된 결과물을 약 550℃ 내지 700℃ 정도의 온도하에서 급속 열처리시키는 RTA(rapid thermal process)에 의하여 실리사이드화 반응이 일어나며 그 결과 상기 도전층(330)에 대하여 표면 접촉 상태에 있는 노출된 소오스 영역/드레인 영역(320) 및 상기 게이트 전극(310)을 구성하는 실리콘과 상기 도전층(330)을 구성하는 고융점 금속이 반응하여서 실리사이드(330`)를 형성시킨 후 상기 실리사이드화 반응에 참여하지 않고 잔존하는 도전층(330)의 일부를 황산/과수/탈이온수로 이루어진 혼합 용액에 의해서 제거하며 이 후에 상기 게이트 전극(310) 및 소오스 영역/드레인 영역(320)상에 형성된 실리사이드의 저저항 특성을 향상시키기 위하여 약 800℃ 내지 900℃ 정도의 온도하에서 열처리를 수행함으로서 상기 실리사이드의 상변환을 발생시킨다.
한편, 상기 실리사이드화 반응이 일어나는 고온 분위기하에서 상기 스페이서(312)의 표면에 형성된 상기 도전층(330) 특히 상기 스페이서(312)의 에지 영역에 인접하여 형성된 상기 도전층(330)을 구성하는 고융점 금속의 일부가 나타내는 확산 현상은 상기 확산 방지막(313)의 확산 차단 작용에 의해서 제한을 받게 되며 그 결과 상기 게이트 절연막(311)의 하단으로 상기 고융점 금속의 일부가 확산되는 것을 방지시켜서 상기 게이트 절연막(311)의 하단에 실리사이드가 형성되는 것을 방지시킨다.
이상, 상기 내용은 본 발명의 바람직한 일실시예를 첨부 도면을 참조하여 단지 예시한 것으로 본 발명의 당업자는 첨부된 청구 범위에 기재된 본 발명의 요지 및 사상을 변경시키지 않고 본 발명에 대한 수정 및 변경을 가할 수 있다.
따라서, 본 발명에 따르면, 실리콘과 반응하여서 실리사이드를 형성하는 고융점 금속이 고온 분위기하에서 게이트 절연막의 하단으로 확산되는 것을 방지시킴으로서 실리사이드화 반응에 의하여 상기 게이트 절연막의 하단에 실리사이드가 형성되는 것을 방지시키며 그 결과 게이트 전극과 소오스 영역/드레인 영역사이의 전기적 단락 현상이 발생되는 것을 방지시켜 반도체 장치의 성능을 향상시킬 수 있다.

Claims (4)

  1. 실리콘 기판상에 게이트 전극 및 저농도 소오스 영역/드레인 영역을 형성하는 단계와,
    상기 게이트 전극의 측면에 스페이서를 형성시키고 실리콘 기판에 소오스 영역/드레인 영역을 형성하는 단계와,
    상기 스페이서가 구비된 결과물 전면에 절연 물질을 소정 두께로 증착시켜서 절연층을 형성시킨 후 식각 공정에 의하여 상기 스페이서 하단의 에지 영역에 소정 형상의 확산 방지막을 형성하는 단계와,
    확산 방지막을 구비한 결과물 전면에 고융점 금속을 소정 두께로 증착시켜서 도전층을 형성시키는 단계와,
    고온의 질소 분위기하에서 실리사이드화 반응을 수행하는 단계와,
    상기 실리사이드화 반응에 참여하지 않고 잔존하는 고융점 금속을 제거하는 단계와,
    상기 트랜지스터의 게이트 전극 및 소오스 영역/드레인 영역 상부에 잔존하는 실리사이드를 열처리하는 단계로 이루어진 것을 특징으로 하는 실리사이드 형성 방법
  2. 제 1 항에 있어서,
    상기 확산 방지막은 실리콘 산화물로 이루어져 있는 것을 특징으로 하는 실리사이드 형성 방법.
  3. 제 2 항에 있어서,
    상기 절연층을 습식 식각 공정에 의하여 에칭시킴으로서 소정 형상의 확산 방지막을 형성시키는 것을 특징으로 하는 실리사이드 형성 방법.
  4. 제 3 항에 있어서,
    상기 도전층을 구성하는 고융점 금속은 티타늄으로 이루어져 있는 것을 특징으로 하는 실리사이드 형성 방법.
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* Cited by examiner, † Cited by third party
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KR100681720B1 (ko) * 1999-10-13 2007-02-15 소니 가부시끼 가이샤 반도체 디바이스 및 그 제조 방법

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