KR100681720B1 - 반도체 디바이스 및 그 제조 방법 - Google Patents
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Abstract
DRAM 셀 및 로직을 포함하는 LSI 디바이스에 큰 종횡비를 갖는 콘택트 구조에서, 디바이스 분리 절연막 및 불순물 확산층의 오버에칭을 방지하여 접합 누설(leakage)를 최소화하기 위해, 주변 MOS 트랜지스터를 덮는 제 1 에칭 스토퍼층 및 DRAM 메모리 셀의 캐패시터부 위에 있는 제 2 에칭 스토퍼층이 형성된다. 주변 MOS 트랜지스터의 불순물 확산층은 제 1 및 제 2 에칭 스토퍼층을 통해 연장하는 전극층에 의해 캐패시터부의 상부 레벨(level)에 형성된 금속 배선층에 접속된다. 이러한 불순물 확산층들 중 적어도 하나는 디바이스 분리 절연막과의 경계에서 전극층에 접속되고, 불순물 확산층의 표면에서부터 디바이스 분리 절연막상에 형성된 전극층의 바닥의 깊이는 불순물 확산층의 접합 깊이보다 짧다.
DRAM 메모리 셀, 주변 MOS 트랜지스터, 반도체 디바이스, 반도체 제조 방법
Description
도 1은 종래의 기술에 포함된 문제들을 설명하는 도면.
도 2는 종래의 기술에 포함된 문제들을 설명하는 도면.
도 3a 및 3b는 종래의 기술에 포함된 문제들을 설명하는 도면.
도 4는 본 발명의 실시예의 주요부의 구성을 개략적으로 도시하는 단면도.
도 5는 본 발명의 실시예의 주요부의 구성을 개략적으로 도시하는 단면도.
도 6a 및 도 6b는 본 발명의 실시예의 주요부의 구성을 개략적으로 도시하는 단면도 및 설계도.
도 7a 및 7b는 본 발명의 실시예의 주요부의 구성을 개략적으로 도시하는 단면도 및 설계도.
도 8은 본 발명의 실시예에 따른 제조 처리 단계하에서의 디바이스의 단면도(단계 1).
도 9는 본 발명의 실시예에 따른 제조 처리 단계하에서의 디바이스의 단면도(단계 2).
도 10은 본 발명의 실시예에 따른 제조 처리 단계하에서의 디바이스의 단면도(단계 3).
도 11은 본 발명의 실시예에 따른 제조 처리 단계하에서의 디바이스의 단면도(단계 4).
도 12는 본 발명의 실시예에 따른 제조 처리 단계하에서의 디바이스의 단면도(단계 5).
도 13은 본 발명의 실시예에 따른 제조 처리 단계하에서의 디바이스의 단면도(단계 6).
도 14는 본 발명의 실시예에 따른 제조 처리 단계하에서의 디바이스의 단면도(단계 7).
도 15는 본 발명의 실시예에 따른 제조 처리 단계하에서의 디바이스의 단면도(단계 8).
도 16은 본 발명의 실시예에 따른 제조 처리 단계하에서의 디바이스의 단면도(단계 9).
도 17은 본 발명의 실시예에 따른 제조 처리 단계하에서의 디바이스의 단면도(단계 10).
도 18은 본 발명의 실시예에 따른 제조 처리 단계하에서의 디바이스의 단면도(단계 11).
도 19는 본 발명의 실시예에 따른 제조 처리 단계하에서의 디바이스의 단면도(단계 12).
도 20은 본 발명의 실시예에 따른 제조 처리 단계하에서의 디바이스의 단면도(단계 13).
도 21은 본 발명의 실시예에 따른 제조 처리 단계하에서의 디바이스의 단면도(단계 14).
도 22는 본 발명의 실시예에 따른 제조 처리 단계하에서의 디바이스의 단면도(단계 15).
도 23은 본 발명의 실시예에 따른 제조 처리 단계하에서의 디바이스의 단면도(단계 16).
도 24는 본 발명의 실시예에 따른 제조 처리 단계하에서의 디바이스의 단면도(단계 17).
도 25는 본 발명의 실시예에 따른 제조 처리 단계하에서의 디바이스의 단면도(단계 18).
도 26은 본 발명의 실시예에 따른 제조 처리 단계하에서의 디바이스의 단면도(단계 19).
도 27은 본 발명의 실시예에 따른 제조 처리 단계하에서의 디바이스의 단면도(단계 20).
도 28은 본 발명의 실시예에 따른 제조 처리 단계하에서의 디바이스의 단면도(단계 21).
도 29는 본 발명의 실시예에 따른 제조 처리 단계하에서의 디바이스의 단면도(단계 22).
도 30은 본 발명의 실시예에 따른 제조 처리 단계하에서의 디바이스의 단면도(단계 23).
도 31은 본 발명의 실시예에 따른 제조 처리 단계하에서의 디바이스의 단면도(단계 24).
도 32는 본 발명의 실시예에 따른 제조 처리 단계하에서의 디바이스의 단면도(단계 25).
도 33은 본 발명의 실시예에 따른 제조 처리 단계하에서의 디바이스의 단면도(단계 26).
도 34는 본 발명의 실시예에 따른 제조 처리 단계하에서의 디바이스의 단면도(단계 27).
도 35는 본 발명의 실시예에 따른 제조 처리 단계하에서의 디바이스의 단면도(단계 28).
도 36은 본 발명의 실시예에 따른 제조 처리 단계하에서의 디바이스의 단면도(단계 29).
도 37은 메모리 셀 워드 트랜지스터들간의 거리에 대한 보이드 유발 콘택트 결함의 발생률과 에칭 스토퍼막의 두께 부족으로 인한 접합 누설에 의한 결함의 발생률의 변화를 도시하는 도면.
도 38은 불순물 확산층들 중 적어도 하나가 불순물 확산층과 디바이스 분리 절연막간의 경계에서 전극층에 접속되는, 본 발명에 따른 구성에서 접합 누설을 감소시키는 효과를 도시하는 도면.
도 39는 에칭 스토퍼층을 통해 연장하는 전극층이 게이트 전극의 측벽상에 형성된 측벽 절연막과 게이트 전극 사이의 경계에 접속되는, 본 발명에 따른 구성에서 디바이스 분리 절연막의 굴착(excavation)을 감소시키는 효과를 도시하는 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
91 : 반도체 기판 93 : 불순물 확산층
94 : 콘택트 홀 95 : 디바이스 분리 절연막
96 : 에칭 스토퍼막 97 : 층간 절연막
98 : 공간 99 : 게이트 전극
101 : 반도체 기판 102 : 디바이스 분리 절연막
111 : 게이트 전극 113 : 불순물 확산 영역
115 : 측벽 121 : 제 1 에칭 스토퍼층
122 : 제 2 에칭 스토퍼층 131 : 전극층
141 : 비트 라인 6 : N 웰 영역
7 : P 웰 영역 13 : 제 1 층간 절연막
14 : 콘택트 홀 15 : 제 1 실리콘 전극층
16 : 제 2 층간 절연막 17 : 비트선
이 출원은 1999년 10월 13일자로 출원된 일본 특허 출원 번호 평 11-291066호 및 2000년 9월 12일자로 출원된 일본 특허 출원 번호 2000-275912호에 기초한 것으로 이를 우선권으로 청구하고 있으며, 그 내용은 본 명세서에 참고로 포함된다.
본 발명은 반도체 디바이스 및 그 제조 방법에 관한 것이며, 특히 DRAM의 캐패시터의 상부 레벨에 형성된 금속 배선층을 반도체 기판상에 형성된 불순물 확산층 및 게이트 전극에 접속시키는 콘택트를 접합 누설을 증가시키지 않고, 신뢰할 수 있게 제조하는 반도체 디바이스 및 그 제조 방법에 관한 것이다.
DRAM 셀과 로직을 포함하는 종래의 LSI 디바이스는 도 1, 2, 3a 및 3b를 참조하여 하기에서 설명된다.
도 2는 단일 MOS 트랜지스터와 그 주변부의 확대 단면도이다. 도 2에 도시된 바와 같이, 콘택트 홀(94)은 반도체 기판(91)상에 형성되어, DRAM 셀의 상부 레벨에 형성된 금속 배선층(도시생략)을 반도체 기판(91)상에 형성된 불순물 확산층(93) 및 게이트 전극(92)에 접속시킨다. 고밀도 구조를 만들기 위해서, DRAM 메모리 셀의 캐패시터는 캐패시터에 의해 점유되는 영역을 증가시키지 않으면서 대용량을 유지하기 위해서 크기가 클 필요가 있다. 이러한 목적을 위해, 매우 깊은 콘택트가 형성되어야만 하고, 에칭 처리에 아주 많은 시간이 필요하게 된다. 이때, 콘택트 홀(94)은 과도하게 에칭되기 쉽다.
도 2에 도시된 바와 같이, 콘택트 홀(94)의 종횡비(aspect ratio)("콘택트 홀의 직경"분의 "콘택트의 깊이")는 5 내지 10이며, 반도체 기판(91)의 불순물 확산층(93) 및 디바이스 분리막(도시생략)을 바람직하지 않게 에칭하지 않기가 매우 어렵다. 최악의 경우에는, 개구(aperture)는 접합 인터페이스를 넘어서 형성되며, 이는 접합 누설의 증가를 초래한다.
이러한 점을 고려하여, 일본 특개평 10-79430호에는 개선된 기술로서, 반도체 기판상의 콘택트 개구부의 에칭 스토퍼층으로써 실리콘 질화막을 형성함으로써 이를 폐기하지 않고 불순물 확산층을 형성하여 접합 누설의 증가를 방지하는 것이 개시되어 있다.
한편, 도 1에 도시된 바와 같이, DRAM 셀 및 로직을 포함하는 LSI 디바이스에서, 불순물 확산층(93)과 거기에 접속된 콘택트 홀(94) 사이의 정렬(alignment)을 용이하게 하기 위해 큰 마진(margin)을 유지하는 것은 불가능하다. 그러므로, 도 1에 도시된 바와 같이, 콘택트 홀(94)이 불순물 확산층(93)과 디바이스 분리 절연막(95) 사이의 경계에서 개방될 수도 있다.
이 경우에, 불순물 확산층(93) 바로 위에 형성된 에칭 스토퍼층의 두께가 충분하지 못하면, 디바이스 분리 절연막(95)도 또한 에칭될 것이다. 그리고, 불순물 영역의 표면을 넘어 깊게 에칭되면, 이는 접합 누설을 야기시킨다. 이를 방지하기 위해, 두꺼운 에칭 스토퍼가 형성되어야만 한다.
그러나, 도 3a 및 3b에 도시된 바와 같이, 에칭 스토퍼층(96)이 두꺼우면, 나중에 적층되는 층간 절연막(97)에 보이드(void)(빈 공간)(98)이 발생하게 된다. 대안적으로, 질화막이 에칭 스토퍼막(96)으로서 사용되면, 고유전율(high dielectric constant)만큼 배선간 용량을 증가시키게 되고, 결국 디바이스 속도의 향상을 방해하는 또 다른 문제를 초래한다. 도 3a 및 3b는 종래 기술에 포함된 이러한 문제를 설명하는 도면이며 디바이스의 주요부의 단면 구성을 개략적으로 도시하고 있다.
도 3a에 도시된 바와 같이, 절연막 측벽(910)은 각 게이트 전극(99)의 맞은편에 형성된다. 그 후 전체 표면상에 형성된 에칭 스토퍼막(96)(실리콘 질화막)이 얇으면, 층간 절연막(97)이 에칭 스토퍼막상에 매립될 때 게이트 전극들 사이의 공간은 실리콘 질화막이 얇기 때문에 일반적인 CVD(화학 증착)에 의해 용이하게 매립될 수 있으며, 게이트 전극(99) 사이에 넓은 공간이 남아있게 된다.
그러나, 에칭 스토퍼막(96)의 두께가 그 기능을 향상시키기 위해 도 3b에 도시된 바와 같이, 증가하는 경우, 게이트 전극(99) 사이의 갭은 슬릿 같이 매우 좁게 된다. 그러므로, 후에 층간 절연막(97)이 CVD에 의해 형성되고, 보이드(98)가 생성되면, 갭은 가열 리플로우법(heating reflow technique)에 의해서도 매립될 수 없다. 일단 보이드(98)가 두꺼운 스토퍼막(96)으로 인해 층간 절연막(97)에 형성되면, DRAM 셀의 자기정렬 콘택트부의 폴리실리콘 전극은 보이드(98)를 통해 단락되고, 생산 수율은 심각하게 저하된다.
상술한 일본 특개평 10-79430호에는 층간 절연막(97)의 중간층으로서 에칭 스토퍼층(96)을 형성하는 것이 교시되어 있지 않지만, 일본 특개평 7-13087호에는 실린더형 캐패시터를 만들 때 행해지는 등방성 에칭(isotropic etching)에 대해 스토퍼층을 제조하는 기술이 개시되어 있다. 상술한 2개의 기술을 조합함으로써, 중간층으로서 에칭 스토퍼층을 쉽게 형성할 수 있다. 그러나, 에칭층의 다층 구조에 대한 교시는 없으며, 단지 2개의 층으로 분할된다 하더라도, 최하부의 제 1 에칭 스토퍼층이 두꺼우면, 보이드는 상술된 DRAM 셀 매립 처리시, 예를 들어, 층간 절연막을 형성할 때 생성된다.
그러므로, 본 발명의 목적은 불순물 확산층에 대한 홀의 정렬 에러가 존재한다 하더라도, 반도체 기판상에 형성된 불순물 확산층 및 게이트 전극에 금속층을 접속시키기 위해 큰 종횡비를 갖는 콘택트 홀을 만들 때 오버에칭에 의한 디바이스 분리 절연막과 불순물 확산층의 바람직하지 못한 에칭을 방지함으로써, DRAM 셀과 로직을 포함하는 LSI 디바이스에서 접합 누설을 방지하는 것이다. 본 발명의 또 다른 목적은 제 1 에칭 스토퍼층을 형성하기 위해 DRAM 셀 매립 처리에서 보이드들의 생성을 방지하는 것이다.
본 발명에 따르면, DRAM 메모리 셀 및 주변 MOS 트랜지스터를 포함하는 반도체 디바이스가 제공되며, 절연막은 주변 MOS 트랜지스터의 게이트 전극을 포함하는 표면을 덮기 위해 제 1 에칭 스토퍼층으로서 형성되며; 제 2 에칭 스토퍼층은 DRAM 메모리 셀의 캐패시터부의 상부 및 하부 레벨 중 적어도 하나에 형성되며; 주변 MOS 트랜지스터의 불순물 확산층 및 게이트 전극은 제 1 에칭 스토퍼층과 제 2 에칭 스토퍼층을 통해 연장하는 전극층에 의해 DRAM 메모리 셀의 캐패시터부의 상부 레벨에 형성된 금속 배선층에 접속되고; 또한, (a) 이러한 불순물 확산층 중 적어도 하나는 불순물 확산층과 디바이스 분리 절연막 사이의 경계에서 전극층에 접속되며; 불순물 확산층의 표면에서부터 디바이스 분리 절연막상에 형성된 전극층의 바닥부의 깊이는 제 1 에칭 스토퍼층의 두께 및 불순물 확산층의 접합 깊이 중 하나보다 짧으며, 또는 대안적으로, (b) 주변 MOS 트랜지스터의 측벽 형성층과 제 1 에칭 스토퍼층의 다층막은 DRAM 메모리 셀의 영역의 워드 트랜지스터(word transistor) 사이의 최소 거리의 1/4에서 1/2까지의 범위의 두께를 갖는다.
본 발명에 따르면, DRAM 메모리 셀 및 주변 MOS 트랜지스터를 포함하는 반도체 디바이스가 또한 제공되며, 절연막은 주변 MOS 트랜지스터 영역의 게이트 전극과 불순물 확산 영역을 덮기 위해 제 1 에칭 스토퍼층으로서 형성되며; 제 2 에칭 스토퍼층은 DRAM 메모리 셀의 캐패시터부의 상부 레벨 및/또는 하부 레벨에 형성되고; 주변 MOS 트랜지스터의 게이트 전극 및 불순물 확산층은 제 1 에칭 스토퍼층과 제 2 에칭 스토퍼층을 통해 연장하는 전극층에 의해 DRAM 메모리 셀의 캐패시터부의 상부 레벨에 형성된 금속 배선층에 접속되며; 이러한 불순물 확산층 중 적어도 하나는 불순물 확산층과 디바이스 분리 절연막 사이의 경계에서 전극층에 접속되며; 및 불순물 확산층의 표면에서부터 디바이스 분리 절연막상에 형성된 전극층의 바닥부의 깊이는 상기 불순물 확산층의 접합 깊이보다 짧다.
본 발명에 따른 반도체 디바이스의 변형예에서는, 이러한 불순물 확산층 중 적어도 하나는 불순물 확산층과 디바이스 분리 절연막 사이의 경계에서 전극층에 접속되고; 불순물 확산층의 표면에서부터 디바이스 분리 절연막상에 형성된 전극층의 바닥부의 깊이는 제 1 에칭 스토퍼층의 두께보다 짧다.
본 발명의 다른 변형예에서는, 주변 MOS 트랜지스터의 측벽 형성층 및 제 1 에칭 스토퍼층의 다층막은 DRAM 메모리 셀의 영역의 워드 트랜지스터들 사이의 최소 거리의 1/4에서 1/2까지의 범위의 두께를 갖는다.
본 발명의 다른 변형예에서는, 주변 MOS 트랜지스터의 측벽 형성층 및 제 1 에칭 스토퍼층의 다층막은 DRAM 메모리 셀의 영역의 워드 트랜지스터들 사이의 최소 거리의 1/4에서 1/3까지의 범위의 두께를 갖는다.
본 발명의 다른 변형예에서는, 주변 MOS 트랜지스터의 게이트 전극 중 적어도 하나는 게이트 전극의 측벽상에 형성된 측벽 절연막과 게이트 전극 사이의 경계에서 제 1 에칭 스토퍼층과 제 2 에칭 스토퍼층을 통해 연장하는 전극층에 접속되며, 디바이스 분리 절연막의 상부 표면에서부터 측벽 절연막상에 형성된 전극층의 바닥부의 깊이는 디바이스 분리 절연막의 바닥부의 깊이보다 짧다.
본 발명에 따르면, DRAM 메모리 셀 및 주변 MOS 트랜지스터를 포함하는 반도체 디바이스가 더 제공되며, 절연막은 주변 MOS 트랜지스터 영역의 게이트 전극과 불순물 확산 영역을 덮기 위해 제 1 에칭 스토퍼층으로서 형성되고; 제 2 에칭 스토퍼층은 DRAM 메모리 셀의 캐패시터부의 상부 레벨 및/또는 하부 레벨에 형성되며; 제 2 에칭 스토퍼층을 통해 DRAM 메모리셀의 비트 라인에 접속되는 전극층들 중 적어도 하나는 디바이스 분리 절연막상에 위치하고; 디바이스 분리 절연막의 표면에서부터 전극층의 바닥부의 깊이는 디바이스 분리 절연막의 두께보다 짧다.
본 발명에 따른 반도체 디바이스의 변형예에서는, 제 2 에칭 스토퍼층을 통해 DRAM 메모리 셀의 비트 라인에 접속된 전극층 중 적어도 하나는 불순물 확산 영역에 위치하고, 불순물 확산 영역의 표면에서부터 불순물 확산 영역에 위치된 전극들 중 제 1 에칭 스토퍼층을 통과하여 불순물 확산 영역에 도달하는 전극층의 바닥부의 깊이는 불순물 확산 영역의 접합 깊이보다 짧다. 또한, DRAM 메모리 셀의 비트 라인 및 전극층에 접속된 불순물 확산층은 전위가 같다.
본 발명에 따라, DRAM 메모리 셀 및 주변 MOS 트랜지스터를 갖는 반도체 제조 방법이 더 제공되며, 디바이스 분리 절연막과 디바이스 형성 영역이 형성된 반도체 기판상에 주변 MOS 트랜지스터와 DRAM 메모리 셀의 워드 트랜지스터를 형성하는 단계와; DRAM 메모리 셀의 워드 트랜지스터 사이의 공간을 매립하여 전체를 평탄화하기 위해, 제 1 에칭 스토퍼층상에 제 1 에칭 스토퍼층과 다른 층간 절연막을 적층하는 단계와; 층간 절연막상에 제 2 에칭 스토퍼층을 형성하는 단계와; 제 2 에칭 스토퍼층상에 DRAM 메모리 셀의 캐패시터를 형성하는 단계와; 에칭으로 절연막상에 개구를 형성하고, 제 2 에칭 스토퍼층에서 에칭을 중지하는 단계와; 에칭으로 개구에서 제 2 에칭 스토퍼층과 층간 절연막을 제거하고, 제 1 에칭 스토퍼층에서 에칭을 중지하는 단계와; 에칭으로 개구에서 제 1 에칭 스토퍼층을 제거하고, 불순물 확산층과 디바이스 분리 절연막 사이의 경계에 이러한 개구들 중 적어도 하나를 형성하고, (c) 불순물 확산층의 접합 깊이보다 짧게 또는 (d) 제 1 스토퍼층의 깊이보다 짧게, 디바이스 분리 절연막의 상부 표면에서부터 개구의 바닥의 깊이를 조정하는 단계와; 개구내에 전극층을 형성하는 단계와; 전극층에 접속된 금속 배선층을 형성하는 단계를 포함한다.
본 발명에 따라, DRAM 메모리 셀 및 주변 MOS 트랜지스터를 갖는 반도체 제조 방법이 더 제공되며, 디바이스 분리 절연막 및 디바이스 형성 영역이 형성된 반도체 기판상에 주변 MOS 트랜지스터의 게이트 전극 및 DRAM 메모리 셀의 워드 트랜지스터의 게이트 전극을 형성하는 단계와; 주변 MOS 트랜지스터의 게이트 전극 및 DRAM 메모리 셀의 워드 트랜지스터의 게이트 전극을 덮는 측벽 형성층이 되는 절연막을 적층하고, 주변 MOS 트랜지스터의 게이트 측벽 상에 측벽을 형성하고, DRAM 메모리 셀을 만들기 위한 영역에 측벽 형성 층을 유지하기 위해, 주변 MOS 트랜지스터를 만들기 위한 영역에만 측벽 형성 영역을 이방성으로 하는 단계와; 제 1 에칭 스토퍼층 및 측벽 형성층의 다층막의 두께가 DRAM 메모리 셀의 워드 트랜지스터 사이의 최소 거리의 1/4에서 1/2까지의 범위의 두께가 되도록, 주변 MOS 트랜지스터 영역의 상기 영역의 게이트 전극과 불순물 확산 영역상에 제 1 에칭 스토퍼층으로서 사용될 절연막을 형성하는 단계와; DRAM 메모리 셀의 워드 트랜지스터 사이의 공간을 매립하여 전체를 평탄화하기 위해 제 1 에칭 스토퍼층상에 제 1 에칭 스토퍼층과 다른 층간 절연막을 적층하는 단계와; 층간 절연막상에 제 2 에칭 스토퍼층을 형성하는 단계와; 제 2 에칭 스토퍼층상에 DRAM 메모리 셀의 캐패시터를 형성하는 단계와; 캐패시터상에 절연막을 형성하는 단계와; 에칭으로 절연막상에 개구를 형성하고, 제 2 에칭 스토퍼층에서 에칭을 중지하는 단계와; 에칭으로 개구에서 제 2 에칭 스토퍼층 및 층간 절연막을 제거하고, 제 1 에칭 스토퍼층에서 에칭을 중지하는 단계와; 에칭으로 개구에서 제 1 에칭 스토퍼층을 제거하는 단계와; 전극층에 접속된 금속 배선층을 형성하는 단계를 포함한다.
본 발명에 따른 제조 방법의 변형예에서, 제 1 에칭 스토퍼층으로서 절연막은, 측벽 형성층 및 제 1 에칭 스토퍼층에 의해 만들어진 다층막이 DRAM 메모리셀들의 워드 트랜지스터들 사이의 최소 거리의 1/4에서 1/3까지의 범위의 두께를 갖도록 형성된다.
본 발명에 따른 제조 방법의 또 다른 변형예에서, 이러한 개구들 중 적어도 하나는 게이트 전극과 측벽 절연막 사이의 경계에 형성되며, 디바이스 분리 절연막의 상부 표면에서부터 측벽 절연막상에 형성된 개구의 바닥의 깊이는 디바이스 분리 절연막의 깊이보다 짧게 되도록 조절된다.
본 발명의 따른 제조 방법의 또 다른 변형예에서, 상기 제조 방법은 제 2 에칭 스토퍼층상에 DRAM 메모리 셀의 캐패시터를 형성하는 단계와; 캐패시터상에 절연막을 형성하는 단계와; 주변 MOS 트랜지스터의 게이트 전극에 절연막의 제 1 개구를 형성하고, 제 2 에칭 스토퍼층에서 에칭을 일단 중지하는 단계와; 제 1 개구에서 제 2 에칭 스토퍼층 및 층간 절연막을 제거하고, 제 1 에칭 스토퍼층에서 에칭을 일단 중지하는 단계와; 제 1 개구에서 제 1 에칭 스토퍼층을 제거하는 단계와; 캐패시터상의 절연막 및 주변 MOS 트랜지스터의 불순물 확산 영역상에 제 2 개구를 형성하고, 제 2 에칭 스토퍼층에서 에칭을 일단 중지하는 단계와; 제 2 개구에서 제 2 에칭 스토퍼층 및 층간 절연막을 제거하고, 에칭 스토퍼층에서 에칭을 일단 중지하는 단계와; 제 2 개구에서 제 1 에칭 스토퍼층을 제거하는 단계와; 제 1 개구 및 제 2 개구에 전극층을 형성하는 단계와; 전극층에 접속된 금속 배선층을 형성하는 단계를 포함한다.
본 발명에 따른 제조 방법의 다른 변형예에서, 상기 방법은 제 2 에칭 스토퍼층상에 등방성 에칭으로 제거가능한 절연막을 형성하는 단계와; 등방성 에칭으로 제거가능한 절연막에 개구를 선택적으로 형성하고, 가이드 개구내에 DRAM 메모리 셀의 캐패시터 하부 전극을 형성하는 단계와; 등방성 에칭의 스토퍼로서 제 2 에칭 스토퍼층을 이용하여 등방성 에칭에 의해 절연막을 제거하는 단계와; 캐패시터 하부 전극 위에 캐패시터 상부 전극 및 캐패시터 유전막을 형성하는 단계와; 캐패시터 상부 전극 위에 절연막을 형성하는 단계와; 절연막 위에 개구를 형성하고, 제 2 에칭 스토퍼층에서 에칭을 일단 중지하는 단계와; 에칭으로 개구에서 제 2 에칭 스토퍼층 및 층간 절연막을 제거하고, 제 1 에칭 스토퍼층에서 에칭을 일단 중지하는 단계와; 에칭으로 개구에서 제 1 에칭 스토퍼층을 제거하는 단계와; 개구에 전극층을 형성하는 단계와; 전극층에 접속된 금속 배선층을 형성하는 단계를 포함한다.
본 발명에 따른 제조 방법의 다른 변형예에서, 상기 방법은 DRAM 메모리 셀의 불순물 확산 영역에 접속된 전극층을 형성하는 단계와; 전극층을 덮는 층간 절연막을 형성하고, 층간 절연막 위에 제 2 에칭 스토퍼층을 형성하는 단계와; DRAM 메모리 셀의 불순물 확산 영역에 접속된 전극층상의 제 2 에칭 스토퍼층의 위치에 개구를 형성하는 단계와; 개구의 측벽들에 측벽을 형성함으로써 개구보다 직경이 작은 콘택트 홀을 갖는 에칭 마스크를 형성하고, 에칭 마스크를 이용하여 에칭함으로써 DRAM 메모리 셀의 불순물 확산 영역에 접속되는 전극층상에 개구를 형성하는 단계와; 전극층상의 개구를 통과하여 DRAM 메모리 셀의 불순물 확산 영역에 접속된 DRAM 캐패시터를 형성하는 단계와; 캐패시터상에 절연막을 형성하는 단계와; 캐패시터상의 절연막에 개구를 형성하고, 그 처리시 제 2 에칭 스토퍼층에서 에칭을 일단 중지하는 단계와; 개구에서 제 2 에칭 스토퍼층 및 층간 절역막과 제거하고, 제 1 에칭 스토퍼층에서 에칭을 일단 중지하는 단계와; 에칭으로 개구에서 제 1 에칭 스토퍼층을 제거하는 단계와; 개구에 전극층을 형성하는 단계와; 전극층에 접속된 금속 배선층을 형성하는 단계를 포함한다.
본 발명에 따른 제조 방법의 다른 변형예에서, 상기 방법은 DRAM 메모리 셀의 캐패시터 하부 전극상에 캐패시터 상부 전극 및 캐패시터 유전막을 형성하고, 캐패시터 상부 전극의 에칭 처리시 적어도 제 2 에칭 스토퍼층의 부분을 제거하는 단계와; DRAM 메모리 셀의 캐패시터 하부 전극 위에 제 3 에칭 스토퍼층을 형성하는 단계와; 제 3 에칭 스토퍼층상에 절연막을 형성하는 단계와; 절연막상에 개구를 형성하고, 제 3 에칭 스토퍼층에서의 에칭을 일단 중지하는 단계와; 개구에서 층간 절연막 및 제 3 에칭 스토퍼층을 제거하고, 제 1 에칭 스토퍼층에서 에칭을 일단 중지하는 단계와; 개구에서 제 1 에칭 스토퍼층을 제거하는 단계와; 개구에 전극층을 형성하는 단계와; 전극층에 접속된 금속 배선층을 형성하는 단계를 포함한다.
DRAM 셀 및 로직을 포함하는 반도체 디바이스(LSI 디바이스) 및 그 제조 방법에서, 반도체 기판 위에 형성된 게이트 전극 및 불순물 확산층에, DRAM 셀의 상부 레벨에 형성된 금속 배선층을 접속하는 콘택트는 DRAM 셀 메모리 셀의 캐패시터 형성층 아래에 형성된 제 2 에칭 스토퍼층에서 일단 중지되고, 에칭은 불순물 확산층과 게이트 전극 위에 형성된 제 1 에칭 스토퍼층에서 중지된다. 그로 인해, 반도체 기판의 오버에칭이 방지되고, 접합 누설이 최소화된다.
반도체 기판 위에 형성된 게이트 전극과 불순물 확산층에, DRAM 셀의 상부 레벨에 형성된 금속 배선층을 접속하는 콘택트는 DRAM 메모리 셀의 캐패시터 형성 영역의 최하부 레벨에 형성된 제 2 에칭 스토퍼층에서 일단 중지된다. 그 결과, 층간 절연막의 두께 변동이 즉시 재설정될 수 있다. 잔류 층간 절연막의 두께가 균일하고 얇아지기 때문에, 불순물 확산층과 게이트 전극 위에 형성된 제 1 에칭 스토퍼층은 제 2 에칭 스토퍼층보다 더 얇아질 수 있다. 그러므로, 제 1 에칭 스토퍼층을 만들기 위해 DRAM 셀을 매립하면, 매립된 층간 절연막에서의 보이드의 생성은 특히 워드 트랜지스터들 사이의 DRAM 셀에서 방지될 수 있다.
DRAM 셀 아래에 형성된 에칭 스토퍼는 기판에 DRAM 셀의 캐패시터를 접속하기 위한 콘택트를 제조할 때 에칭 마스크로서 통상 이용될 수 있다. 또한, DRAM 셀 아래의 에칭 스토퍼는 또한 실린터형 캐패시터를 제조할 때 에칭 스토퍼로서 통상 이용될 수 있다.
본 발명에 따른 반도체 디바이스의 실시예에 대해 도 4 내지 도 7b를 참조하여 설명한다. 본 발명에 따른 반도체 디바이스는 DRAM 메모리 셀들과 주변 MOS 트랜지스터들을 포함하며, 도 4는 주변 MOS 트랜지스터의 주요부의 구성을 개략적으로 도시하는 단면도이다.
도 4에 도시된 바와 같이, 반도체 기판(101) 위의 디바이스 분리 절연막(102)에 의해 분리된 디바이스-형성 영역들에는, DRAM 메모리 셀 및 주변 MOS 트랜지스터가 형성된다. MOS 트랜지스터 영역의 불순물 확산 영역(113)과 게이트 전극(111)상에 절연막으로 이루어진 제 1 에칭 스토퍼층(121)이 형성된다. 상기 제 1 에칭 스토퍼층(121)은 예를 들어 실리콘 질화막으로 이루어진다. 상기 DRAM 메모리 셀의 캐패시터부의 상부 레벨에는, 제 2 에칭 스토퍼층(122)이 예를 들어 실리콘 질화막으로 형성된다. 대안적으로, 도시되지는 않았지만, 상기 제 2 에칭 스토퍼층(122)은 상기 DRAM 메모리 셀의 캐패시터부의 하부 레벨 또는 상기 DRAM 메모리 셀의 캐패시터부의 상부 레벨 및 하부 레벨에 형성될 수도 있다. 상기 DRAM 메모리 셀과 상기 주변 MOS 트랜지스터와의 모든 인접하는 층 사이에는 층간 절연막(103)들이 형성된다.
상기 주변 MOS 트랜지스터의 불순물 확산층(113)들은 상기 제 1 에칭 스토퍼층(121)과 상기 제 2 에칭 스토퍼층(122)을 통해 연장하는 전극층(131)에 의해, 상기 DRAM 메모리 셀의 캐패시터부의 상부 레벨에 형성된 금속 배선층(도시되지 않음)에 접속된다. 도시되지는 않았지만, 상기 주변 MOS 트랜지스터의 게이트 전극은 상기 제 1 에칭 스토퍼층(121)과 상기 제 2 에칭 스토퍼층(122)을 통해 연장하는 전극층에 의해, 상기 DRAM 메모리 셀의 캐패시터부의 상부 레벨에 형성된 상기 금속 배선층에 접속된다.
불순물 확산층(113)들 중 적어도 하나에 있어서, 상기 전극층(131)은 상기 불순물 확산층(113)과 디바이스 분리 절연막(102)과의 경계 상에 접속된다. 상기 불순물 확산층(113)의 표면으로부터 그 디바이스 분리 절연막(102) 위에 형성된 전극층(131)의 바닥까지의 깊이 tS 는 상기 불순물 확산층(113)의 접합부의 깊이 tJ 보다 작다.
상기 제 1 에칭 스토퍼층(121)은 상기 불순물 확산층(113)보다 얇게 적층되어 있기 때문에, 상기 불순물 확산층(113)의 표면으로부터 디바이스 분리 절연막(102)상에 형성된 상기 전극층(131)의 바닥까지의 깊이 tX 는 상기 제 1 에칭 스토퍼층(121)의 두께 t1 보다도 작을 수 있다.
다음에는 본 발명에 따른 반도체 디바이스의 실시예를 도 5를 참조해서 설명한다. 본 발명에 따른 반도체 디바이스는 DRAM 메모리 셀들과 주변 MOS 트랜지스터들을 포함하며, 도 5는 주변 MOS 트랜지스터의 주요부의 구성을 개략적으로 도시하는 단면도이다.
도 5에 도시된 바와 같이, 반도체 기판(101) 위의 디바이스 분리 절연막(102)에 의해 분리된 디바이스-형성 영역들에는, DRAM 메모리 셀과 주변 MOS 트랜지스터가 형성된다. 게이트 전극(111) 위와, 상기 게이트 전극(111) 위 및 상기 MOS 트랜지스터 영역의 불순물 확산 영역들(도시되지 않음) 위에 형성된 측벽(115)들 위를 넘어서, 절연막으로 이루어진 제 1 에칭 스토퍼층(121)이 형성된다. 상기 제 1 에칭 스토퍼층(121)은 예를 들어 실리콘 질화막으로 이루어진다. 상기 DRAM 메모리 셀의 캐패시터부의 상부 레벨에는, 제 2 에칭 스토퍼층(122)이 예를 들어, 실리콘 질화막으로 형성된다. 대안적으로, 도시되지는 않았지만, 상기 제 2 에칭 스토퍼층(122)은 상기 DRAM 메모리 셀의 캐패시터부의 하부 레벨, 또는 상기 DRAM 메모리 셀의 캐패시터부의 상부 레벨 및 하부 레벨에 형성될 수도 있다. 상기 DRAM 메모리 셀과 상기 MOS 트랜지스터간의 모든 인접하는 층 사이에는, 층간 절연막(103)들이 형성된다.
상기 DRAM 메모리 셀 영역의 워드 트랜지스터(도시되지 않음) 위에, 상기 주변 MOS 트랜지스터의 층을 형성하는 측벽과 상기 제 1 에칭 스토퍼층(121)이 적층된다. 상기 주변 MOS 트랜지스터의 게이트 전극(111)들 중 적어도 하나에 있어서, 상기 전극층(131)은 상기 게이트 전극(111)과, 상기 측벽 형성층으로 이루어진 측벽 절연막(115)과의 경계 상에 접속된다. 디바이스 분리 절역막(102)의 표면으로부터 그 측벽 절연막(115) 위에 형성된 상기 전극층(131)의 바닥까지의 깊이 tS 는 상기 디바이스 분리 절연막(102)의 바닥의 깊이 tL 보다 작다.
도 4 및 도 5를 참조해서 설명된 반도체 디바이스들에 있어서, 상기 제 2 에칭 스토퍼층(122)에서 일단 인터럽트하고, 상기 불순물 확산층(113), 게이트 전극(111) 등을 덮는 상기 에칭 스토퍼층(121)에서 에칭을 중지함으로써, 상기 반도체 기판(101) 위에 형성된 상기 불순물 확산층(113), 게이트 전극(111) 등을 금속 배선층과 접속시키는 콘택트를 구성하는 것이 가능하기 때문에, 상기 반도체 기판(101)의 오버에칭이 방지될 수 있고 접합 누설이 방지된다.
또한, 그러한 반도체 디바이스들 중 임의의 것에 있어서, 상기 주변 MOS 트랜지스터의 측벽 형성 층과 상기 제 1 에칭 스토퍼층(121)에 대한 다층 막의 두께는 DRAM 메모리 셀 영역에서 워드 트랜지스터들의 최소 거리의 1/4에서 1/2까지의 범위, 양호하게는 1/4에서 1/3까지의 범위에서 결정된다.
위에서 언급한 바와 같이, 제 2 에칭 스토퍼층(122)이 형성되어 있기 때문에, 상기 반도체 기판 위에 형성된 상기 불순물 확산층 및 상기 게이트 전극에 상기 금속 배선층을 상기 DRAM 셀의 상부 레벨에서 접속시키는 콘택트를 구성하기 위한 에칭은 상기 제 2 에칭 스토퍼층에서 일단 중지된다. 결과적으로, 상기 층간 절연막의 두께의 변동이 즉시 재설정될 수 있다. 잔류 층간 절연막의 두께는 보다 균일하고 얇게 되기 때문에, 상기 제 1 에칭 스토퍼층(121)은 상기 제 2 에칭 스토퍼층(122)보다 얇게 될 수 있다. 그러므로, 상기 제 1 에칭 스토퍼층(121)을 사용하여 DRAM 셀들을 매립하는 처리에서, DRAM 셀들의 워드 트랜지스터들간에 매립된 층간 절연막에서 필수적으로 생기는 보이드(voids)의 발생을 방지할 수 있다.
부가적으로, 상기 DRAM 셀 아래에 형성된 상기 에칭 스토퍼로서 또한 상기 DRAM 셀의 캐패시터 및 상기 반도체 기판(101)을 접속시키는 콘택트를 구성하기 위한 에칭 마스크로서 공통 막(common film)이 사용될 수 있다. 또한, 상기 DRAM 셀 아래의 상기 에칭 스토퍼층은 마찬가지로 실린더형 캐패시터를 형성하기 위한 에칭 스토퍼로서 공통적으로 사용될 수 있다.
게다가, 가열시 유동가능한 산화막이 상기 DRAM 메모리 셀의 제 1 에칭 스토퍼층(121) 위에 층간 절연막으로서 형성되면, 워드 트랜지스터들간에 매립된 층간 절연막에 필수적으로 생기는 보이드의 발생을 방지할 수 있다.
다음에는 본 발명에 따른 반도체 디바이스의 실시예를 도 6a 및 도 6b를 참조해서 설명한다. 본 발명에 따른 반도체 디바이스는 DRAM 메모리 셀들과 주변 MOS 트랜지스터들을 포함한다. 도 6a 및 도 6b는 DRAM 메모리 셀 비트 콘택트의 주요부를 도시하는데, 도 6a는 개략적인 단면도이며, 도 6b는 평면도이다.
도 6a 및 도 6b에 도시된 바와 같이, 반도체 기판(101) 위에서 디바이스 분리 절연막(102)에 의해 분리된 디바이스-형성 영역들에는, DRAM 메모리 셀과 주변 MOS 트랜지스터가 형성된다. 상기 주변 MOS 트랜지스터를 덮도록 절연막으로 이루어진 제 1 에칭 스토퍼층(121)이 형성된다. 상기 제 1 에칭 스토퍼층(121)은 예를 들어, 실리콘 질화막으로 이루어진다. 상기 DRAM 메모리 셀 영역에서, 비트 라인(141)이 형성된다. 상기 DRAM 메모리 셀의 캐패시터부의 상부 레벨에는, 제 2 에칭 스토퍼층(122)이 예를 들어, 실리콘 질화막으로 형성된다. 대안적으로, 도시되지는 않았지만, 상기 제 2 에칭 스토퍼층(122)은 상기 DRAM 메모리 셀의 캐패시터부의 하부 레벨, 또는 상기 DRAM 메모리 셀의 캐패시터부의 상부 레벨 및 하부 레벨에 형성될 수 있다. 상기 DRAM 메모리 셀과 상기 주변 MOS 트랜지스터의 모든 인접하는 층 사이에는 층간 절연막(103)이 형성된다.
게다가, 상기 제 2 에칭 스토퍼층(122)을 통해 상기 DRAM 메모리 셀 영역 내의 비트 라인(141)에 접속된 전극층(131)은 디바이스 분리 절연막(102) 위에 설치된다. 이 전극층(131)은 그 설계에 따라 상기 비트 라인(141) 위에만 형성되어야 한다. 그렇지만, 노출에 따른 정렬 에러(alignment error), 처리 에러 등으로 인해, 상기 전극층(131)은 설명된 바와 같이 상기 비트 라인(141)의 영역을 넘어 종종 확산된다. 그러한 상황에서도 콘택트를 형성할 수 있는 구조에 있어서, 상기 전극층(131)은 디바이스 분리 절연막(102) 위에 설치되고, 상기 디바이스 분리 절연막(102)의 상부 표면으로부터 상기 전극층(131)의 바닥까지의 깊이 tS는, 이미 설명한 바와 같이, 상기 디바이스 분리 절연막(102)의 바닥의 깊이 tL 보다도 작도록 결정된다.
다음에는 본 발명에 따른 반도체 디바이스의 실시예에 대해 도 7a 및 도 7b를 참조해서 설명한다. 본 발명에 따른 반도체 디바이스는 DRAM 메모리 셀들과 주변 MOS 트랜지스터들을 포함한다. 도 7a 및 도 7b는 DRAM 메모리 셀 비트의 주요부를 도시하는데, 도 7a는 개략적인 단면도이며, 도 7b는 평면도이다.
도 7a 및 도 7b에 도시된 바와 같이, 디바이스 분리 절연막(102)에 의해 분리된 불순물 확산 영역(105)을 반도체 기판(101) 위에 형성한다. 절연막으로 형성된 제 1 에칭 스토퍼층(121)을 상기 주변 MOS 트랜지스터를 덮도록 형성한다. 상기 제 1 에칭 스토퍼층(121)은 예를 들어 실리콘 질화막으로 이루어진다. DRAM 메모리 셀 영역에 비트 라인(141)이 형성된다. 상기 DRAM 메모리 셀의 캐패시터부의 상부 레벨에서, 제 2 에칭 스토퍼층(122)이 예를 들어 실리콘 질화막으로 형성된다. 대안적으로, 도시하지는 않았지만, 상기 제 2 에칭 스토퍼층(122)은 상기 DRAM 메모리 셀의 캐패시터부의 하부 레벨, 또는 상기 DRAM 메모리 셀의 캐패시터의 상부 레벨 및 하부 레벨에 형성될 수도 있다. 상기 DRAM 메모리 셀과 상기 MOS 트랜지스터의 모든 인접하는 층 사이에는 층간 절연막(103)들이 형성된다.
게다가, 상기 제 2 에칭 스토퍼층(122)을 통해 상기 DRAM 메모리 셀 영역 내의 상기 비트 라인(141)에 접속된 전극층(131)은 상기 디바이스 분리 절연막(102) 위에 설치된다. 이 전극층(131)은 그 설계에 따라 상기 비트 라인(141) 위에만 형성되어야 한다. 그렇지만, 노출에 따른 정렬 에러, 프로세스 에러 등으로 인해, 상기 전극층(131)은 설명된 바와 같이 상기 비트 라인(141)의 영역을 넘어서까지 종종 확산한다. 그러한 상황에서조차도 콘택트가 형성될 수 있도록 하기 위해, 상기 전극층(131)은 상기 비트 라인(141)과 전위가 등가인 상기 불순물 확산 영역(105) 위에 설치되며, 상기 디바이스 분리 절연막(102)의 상부 표면으로부터 상기 전극층(131)의 바닥까지의 깊이 tS 는 상기 불순물 확산 영역(105)의 접합 깊이 tL 보다 작도록 결정된다.
도 6a 내지 도 7b를 참조해서 설명된 반도체 디바이스에 있어서, 상기 제 2 에칭 스토퍼층(122)에서 비트 콘택트를 한 번 중지시키고 상기 비트 라인(141)이 밖으로 확산할 때조차도 상기 제 1 에칭 스토퍼층(121)에서 에칭을 중지시키는 것이 가능하다. 그러므로, 상기 반도체 기판(101)의 오버에칭이 방지되며, 접합 누설이 방지된다.
게다가, 도 6a 및 도 6b에 도시된 반도체 디바이스에 있어서, 상기 전극층(131)은 상기 비트 라인(141)과 전위가 등가인 상기 불순물 확산층(105) 위에 설치되며, 상기 불순물 확산층(105)의 상부 표면으로부터 상기 전극층(131)의 바닥까지의 깊이 tS 는 상기 불순물 확산 영역(105)의 접합 깊이 tJ 보다 짧다. 그러므로, 비트 콘택트는 결코 반도체 기판(101)을 관통해서 형성되지 않으며, 상기 전극층(131)은 적어도 상기 불순물 확산 영역(105) 내에서 종결되도록 신뢰성 있게 형성된다. 부가적으로, 상기 불순물 확산 영역(105)은 상기 비트 라인(141)과 전위가 등가가 되도록 형성되기 때문에, 상기 비트 콘택트가 상기 불순물 확산 영역(105)에 접속될지라도, 전기적 영향은 발생하지 않는다.
도 7a 및 도 7b에 도시된 반도체 디바이스에서, 전극층(131)은 디바이스 분리 절연막(102) 위에 설치되고, 상기 디바이스 분리 절연막(102)의 상부 표면으로부터 상기 전극층(131)의 바닥까지의 깊이 tS 는 상기 디바이스 분리 절연막(102)의 바닥의 깊이 tL 보다 짧다. 그러므로, 상기 비트 콘택트는 결코 상기 반도체 기판(101)을 관통해서 형성되지 않으며, 상기 전극층(131)은 적어도 상기 디바이스 분리 절연막(102) 내에서 종결되도록 신뢰성 있게 형성된다.
다음에는 본 발명에 따른 반도체 디바이스 제조 방법의 실시예에 대해 후술한다. 도 8 내지 도 36은 제조 처리하에서의 디바이스의 단면도들이며, 도 8에서부터 시작해서 단계 1 내지 단계 29까지의 처리에서의 단면 구성을 도시한다.
도 8에 도시된 바와 같이, p형 실리콘 기판(1) 위에 예를 들어 50nm내지 200nm(여기에서는 100nm 로 한다)의 실리콘 산화막을 제조한 후, 실리콘 질화막(3)을 CVD(화학적 증기 증착)법을 이용해서 100nm 내지 200nm의 두께로 적층한다. 상기 실리콘 산화막(2)은 상기 실리콘 질화막(3)과 상기 실리콘 기판(1)간의 압박을 완화시키는 역할을 한다. MOS 트랜지스터를 위한 디바이스-형성 영역들에는 포토레지스트 패턴(도시되지 않음)이 선택적으로 형성되고, 상기 실리콘 질화막(3) 위에는 다른 것들이 형성된다. 상기 실리콘 질화막(3), 상기 실리콘 산화막(2), 및 상기 실리콘 기판(1)을 연속적으로 에칭함으로써 반도체 디바이스 분리 영역들로 사용되는 홈(4)들을 형성한다. 홈(4)들의 깊이는 예를 들어 250nm 내지 500nm으로 형성될 수 있다(여기에서는 350nm으로 한다).
도 9에 도시된 바와 같이, 예를 들어 500nm 내지 1000nm(여기서는 750nm가 선택된다.)의 두께를 갖는 실리콘 산화막(5)을, HDP(고밀도 플라즈마) CVD법을 이용해서 상기 홈(4)들과 상기 실리콘 질화막(3)을 덮도록 형성한다. 상기 실리콘 산화막(5)을 형성하기 전에, 상기 압박을 완화시키기 위해, 약 50nm 내지 200nm 두께의 실리콘 산화막(도시되지 않음)을 예를 들어 열 산화(thermal oxidation)법으로 형성한다.
도 10에 도시된 바와 같이, 디바이스 분리 영역들로 사용하기 위해 상기 홈들에 매립된 상기 실리콘 산화막(5)은 CMP(화학적 기계 연마)법으로 연마되어 평탄하게 된다. 연마를 실시한 후, 상기 실리콘 질화막(3)과 상기 실리콘 산화막(2)을 에칭으로 제거한다. 이 특정한 실시예에서는, 상기 홈들을 매립시키는 기술을 이용해서 상기 디바이스 분리 영역들을 제조하고 있지만, 통상적으로 사용되는 LOCOS(선택적 산화)법을 마찬가지로 사용할 수도 있다.
도 11에 도시된 바와 같이, 50nm 내지 200nm(여기에서는 100nm으로 한다)의 실리콘 산화막을 형성한다(도시되지 않음). 이 실리콘 산화막을 소위 희생 산화막(sacrificial oxide film)으로서 사용하며, 도 11에 도시된 바와 같이, 이온 주입 후 전체적으로 제거된다. 인과 같은 p형 불순물을 p형 반도체 기판의 DRAM 메모리 셀 형성 영역들에 도핑하여 N 웰 영역(6)들을 형성하고, 상기 N 웰 영역(6)들의 내부에 붕소를 이온 주입하여 P 웰 영역(7)들을 형성한다. 동시에, 메모리 셀들의 주위를 형성하는데, N 웰 영역들 및 P 웰 영역들을 주변 MOS를 위한 영역들에도 형성되어 메모리 기능에 접속되는 논리 회로들로서의 기능을 한다. 또한 DRAM 메모리 셀들의 N 채널 MOS 트랜지스터들, P 채널 MOS 트랜지스터들 및 워드 트랜지스터들의 문턱 전압들을 결정하는 이온 주입을 행한다.
도 12에 도시된 바와 같이, 50nm 내지 200nm(여기에서는 100nm으로 한다)의 실리콘 산화막(희생 산화막)을 제거한 후, 게이트 산화막을 2 내지 10nm 의 두께로 형성한다. 이 경우, 상기 게이트 산화막의 두께는 트랜지스터들을 사용하는 방식에 따라 변화된다. 예를 들어, 높은 전류 구동 성능과 낮은 차단 전류를 필요로 하는 주변 MOS 트랜지스터들을 형성하는 영역에는, 2nm 내지 5nm(여기에서는 3nm으로 한다)의 얇은 두께로 게이트 산화막을 형성한다. 한 편, 고전압하에서 동작하는데 필요한 주변 MOS 트랜지스터를 형성하기 위한 영역에는, 5nm 내지 10nm(여기에서는 6nm으로 한다)의 두께의 게이트 산화막을 형성한다. DRAM 메모리 셀들의 워드 트랜지스터들에 있어서는, 셀들의 데이터 유지 용량에 따라 게이트 산화막을 형성할 수 있다. 전체 표면 위에 두꺼운 게이트 산화막을 먼저 형성하고 더 두꺼운 게이트 산화막을 필요로 하는 영역들에서 상기 게이트 산화막을 에칭에 의해 선택적으로 제거한 다음 그것을 다시 산화시키는 방식으로 해서, 상기 게이트 산화막의 두께를 가변시킬 수 있다.
폴리실리콘 층 또는 비정질 실리콘 층을 CVD법 또는 스퍼터링법을 이용해서 50nm 내지 150nm(여기서는 100nm가 선택된다.)의 두께로 게이트 전극으로서 적층한다. 이 경우, 이중의 게이트 구조를 적용해서 N 채널 MOS 트랜지스터들 및 P 채널 MOS 트랜지스터들 모두를 표면-채널 MOS로서 제조한다면, N 채널 MOS 트랜지스터들을 위한 영역들을 예를 들어 n형 불순물인 인으로 도핑하고, p 채널 MOS 트랜지스터들을 위한 영역들을 예를 들어 붕소로 도핑한다. 상기 폴리실리콘 층 또는 비정질 실리콘 층 위에, 예를 들어 높은 융해점을 갖는 금속 실리사이드 층인 텅스텐 실리사이드 층을, CVD법 또는 스퍼터링법을 이용해서 50nm 내지 150nm(여기에서는 100nm으로 한다)의 두께로 형성한다.
다음 실리콘 질화막 또는 실리콘 산화막을 100nm 내지 200nm의 두께(여기에서는 150nm으로 한다)로 CVD법을 이용해서 형성하는데, 이 막은 DRAM 메모리 셀들의 자기정렬 콘택트를 형성하는 오프셋 막으로서 사용된다. 게이트 전극 패턴을 형성하기 위한 포토레지스트 패턴을 형성한 후, 고융해점 금속 실리사이드 층 및 폴리실리콘 또는 비정질 실리콘 층을 이방성 에칭법으로 연속적으로 에칭하여 상기 게이트 전극(8)들의 패턴을 달성한다.
도 13에 도시된 바와 같이, 상기 주변 MOS 트랜지스터 형성 영역에 LDD(lightly doped drain) 불순물 확산층(9)을 형성한다. N 채널 MOS 트랜지스터 형성 영역에 비소와 같은 N형 불순물을 이온 주입하고, p 채널 MOS 트랜지스터 영역에는 예를 들어 붕소(BF2
+)를 이온 주입한다. 채널 영역들과 LDD 불순물 확산층(9)들 사이에 포켓 이온 주입을 실시함으로써, 쇼트 채널 효과를 방지할 수 있다. 예를 들어, N 채널 MOS 트랜지스터 형성 영역에 붕소와 같은 p 형 불순물을 이온 주입하고, p 채널 MOS 트랜지스터 형성 영역에 예를 들어 비소를 이온 주입한다.
도 14에 도시된 바와 같이, 기판의 전체 표면 위에, 예를 들어 실리콘 질화막을 40nm 내지 100nm(여기에서는 60nm으로 한다)의 두께로 일단 형성한다. 그 후, 상기 주변 MOS 트랜지스터 형성 영역에만 개구를 갖는 포토레지스트 패턴(도시되지 않음)을 형성한다. 그런 다음, 상기 실리콘 질화막의 불필요한 부분을 상기 전체 표면에 걸쳐 이방성 에칭법으로 제거하여 상기 주변 MOS 트랜지스터 형성 영역에 있는 게이트 전극들의 측벽들 위에 실리콘 질화막의 측벽층(10)을 형성한다.
도 15에 도시된 바와 같이, 상기 주변 MOS 트랜지스터 형성 영역에 소스/드레인 불순물 확산층(11)을 형성한다. N 채널 MOS 트랜지스터 형성 영역에 비소와 같은 n형 불순물을 이온 주입하고, P 채널 MOS 트랜지스터 형성 영역에 예를 들어 붕소를 이온 주입한다. 그 후, 상기 실리콘 기판 위에 코발트 층 및 티타늄 질화막을 스퍼터링법을 이용해서 연속적으로 형성하고, 그런 다음 어닐링 처리를 실시해서 상기 측벽 실리콘 질화막의 개구 내에 자기정렬로 코발트 실리사이드 층(12) 을 형성한다. 상기 측벽 실리콘 질화막 및 상기 오프셋 막 위에서 상기 코발트 층(도시되지 않음)의 비반응 부분을 제거한다.
도 16에 도시된 바와 같이, 상기 제 1 에칭 스토퍼층으로서 사용되는 실리콘 질화막(도시되지 않음)을 상기 전체 표면 위에 10nm 내지 50nm(여기에서는 20nm으로 한다)의 두께로 적층한다. 이 때, 상기 실리콘 질화막과, 상기 하부 측벽들(underlying side walls)을 형성하는 20nm 내지 100nm의 두꺼운 실리콘 질화 측벽층과의 전체 두께는 30nm 내지 150nm(여기에서는 100nm으로 한다)이다. 상기 제 1 에칭 스토퍼층으로 사용되는 상기 실리콘 질화막과, 상기 하부 측벽들을 형성하는 상기 실리콘 질화막과의 전체 두께는, 상기 DRAM 메모리 셀 형성 영역에서 워드 트랜지스터들간의 거리인 120 내지 450nm의 1/4에서 1/2까지의 범위에서 양호하게 결정되거나, 상기 동일한 거리의 1/4에서 1/3까지의 범위에서 결정되어 상기 효과를 향상시킨다. 도 37은 상기 제 1 에칭 스토퍼층으로서 사용되는 상기 실리콘 질화막과 상기 하부 측벽들을 형성하는 상기 실리콘 질화막과의 전체 두께를, 상기 DRAM 메모리 셀 형성 영역에 있는 워드 트랜지스터들간의 거리의 1/4에서 1/2까지, 또는 1/4에서 1/3까지의 범위에서 결정함으로써 얻어지는 효과를 도시한다.
도 37에 도시된 바와 같이, 상기 DRAM 메모리 셀 형성 영역에 있는 워드 트랜지스터들간의 거리에 대한, 상기 제 1 에칭 스토퍼층으로서 사용되는 실리콘 질화막과 상기 하부 측벽들을 형성하는 상기 실리콘 질화막과의 전체 두께의 비율을 가로좌표상에 도시하고, 상기 DRAM 메모리 셀 형성 영역에 있는 워드 트랜지스터들 사이에 매립된 평탄막에서 발생된 공간에 의한 접촉 결함의 발생률과 상기 제 1 에칭 스토퍼층의 불충분한 두께로 인해 생기는 접합 누설에 의한 결함의 발생률을 세로좌표상에 도시한다. 결함의 발생률은 통상적으로 상기 제 1 에칭 스토퍼층의 절대 두께에 의해 결정된다. 그렇지만, 본 발명에서 정의하는 것은, 상기 제 1 에칭 스토퍼층으로서 사용되는 상기 실리콘 질화막과 상기 하부 측별들을 형성하는 상기 실리콘 질화막과의 전체 두께이다. 그러므로, 여기서 워드 트랜지스터들의 거리와 같은 120nm 내지 450nm에 있어서 이 거리의 1/4 또는 그 이상이 필요하다는 상호 관계를 알 수 있다.
도 17에 도시된 바와 같이, 상기 제 1 층간 절연막(13)으로서 사용되는 BPSG(boron phosphorus silicate glass)층을 상기 제 1 에칭 스토퍼층 위에 CVD법을 이용해서 약 500nm 내지 1000nm(여기에서는 1000nm으로 한다)의 두께로 적층하고, 상기 제 1 층간 절연막은 650℃ 내지 800℃(여기에서는 700℃으로 한다)의 온도에서 어닐링을 실시함으로써 다시 흐르게 되며 평탄화된다. 이 때, 상기 DRAM 메모리 셀 형성 영역에 형성된 상기 제 1 에칭 스토퍼층으로서 사용되는 상기 실리콘 질화막과 상기 하부 측벽들을 형성하는 상기 실리콘 질화막과의 전체 두께를 최적의 두께로 선택하기 때문에, 상기 제 1 층간 절연막(13)과 같은 상기 BPSG 막의 평탄화 프로세스에서 공간의 발생이 방지된다.
제 1 층간 절연막은 HDP(high-density plasma) CVD막 또는 SOG(spin-on-glass; 코팅된 실리콘 산화물막)이어도 된다. 이 후, 제 1 층간 절연막(13)으로서의 BPSG막은 평활성을 높이기 위해 CMP(chemical mechanical polishing)에 의해 200nm 내지 900nm(여기서는 400nm가 선택된다.)의 두께로 폴리싱된다. 이러한 평활 화 공정에 있어서, 예를 들면 올-에어리어 에치-백 기술이 사용되어도 된다.
도 18에 도시된 것과 같이, 포토 레지스트 개구 패턴이 DRAM 메모리 셀 형성 영역의 제 1 층간 절연막(13) 위에 선택적으로 만들어진다. 이 후 에칭이 행해지고 일단 중지되며, 여기서 에칭은 제 1 에칭 스토퍼층으로서 사용될 실리콘 니트라이드와 하측 벽들을 형성하는 실리콘 니트라이드의 적층막의 두께에 대한 선택성을 나타낸다. 그 후 실리콘 질화막들의 적층막이 에칭되어, DRAM 메모리 셀들의 워드선들 사이에 자체 정합으로 콘택트 홀들(14)을 만든다. 이러한 단계는 수 년 동안 통상 사용된 자체 정합 콘택트 기술을 사용하여 행해진다.
폴리 실리콘 층 또는 비정질 실리콘 층이 콘택트 홀들(14) 내에 형성되고, 제 1 실리콘 전극층(15)은 CMP에 의해 콘택트 홀들 내에만 유지된다. 이 실시예에 있어서는 CMP에 의한 방법이 사용되지만, 제 1 실리콘 전극층(15)은 선택적 성장 기술 또는 에치-백 기술에 의해 콘택트 홀들(14) 내에 남아도 된다. 제 1 실리콘 전극층(15)으로 불순물을 도입하기 위한 기술은 제 1 실리콘 전극 층의 CVD로 동시에 불순물을 도입하는 것 또는 CVD 후 이온 주입에 의해 불순물을 도입하는 것이어도 된다. 이 실시예에 있어서, 제 1 실리콘 전극층(15)은 DRAM 메모리 셀들의 N 채널 MOS로 만들어진 워드 트랜지스터들의 불순물 확산층들에 접속하도록 형성되므로, N형 불순물인 인은 제 1 실리콘 전극층(15)에 도입된다.
도 19에 도시된 것과 같이, 실리콘 산화물막으로 만들어진 제 2 층간 절연막(16)을 50nm 내지 200nm의 두께(여기서는 100nm로 선택됨)로 만든 후, 구멍들이 DRAM 메모리 셀 형성 영역에 형성된 제 1 실리콘 전극층의 비트 콘택트들에 대응하는 위치에 선택적으로 형성되고, 구멍들을 통해 제 1 실리콘 전극층에 접속된 비트선(17)이 형성된다. 이 실시예에 있어서, 비트선(17)으로서는 50nm 내지 200nm 두께(여기서는 150nm가 선택됨)의 다층 배선 적층 텅스텐과 50nm 두께의 TiN 배리어 금속이 사용된다. 그러나, 또한 다른 적합한 고융점 금속 또는 고융점 금속 실리사이드층 및 폴리 실리콘을 적층하여 만들어진 폴리라인 구조를 갖는 배선을 사용할 수 있다. 비트 라인은 공지의 트리밍 기술을 사용하여 포토리소그라피의 분해 한계 이하의 폭으로 만들어질 수 있다.
도 20에 도시된 것과 같이, 실리콘 산화물막으로 만들어진 제 3 층간 절연막(18)을 두께 500nm 내지 1500nm(여기서는 1000nm가 선택됨)로 만든 후, 예를 들면 CMP 등의 기술 또는 올-에어리어 에치-백 기술을 사용하여 평활하게 된다. 그 후, 제 2 에칭 스토퍼(19)로서 사용될 실리콘 질화막이 두께 50nm 내지 500nm(여기서는 300nm가 선택됨)까지 적층된다. 이 때, 제 2 에칭 스토퍼층(19)이 낮은 레벨로 만들어진 제 1 에칭 스토퍼층보다 두껍게 만들어질 수 있다.
캐패시터 전극들을 연결하는 제 1 실리콘 전극층들 위에 놓인, DRAM 메모리 셀 형성 영역에 형성되는 제 1 실리콘 전극층의 선택 위치에서, 구멍들이 선택적으로 형성된다. 제 4 층간 절연막과 제 2 에칭 스토퍼층에 대해 에칭 선택성을 나타내는, 폴리실리콘층 또는 비정질 실리콘 층 등의 재료는 구멍들을 덮도록 전면에 걸쳐 50nm 내지 200nm(여기서는 80nm가 선택된다.) 두께로 적층된다. 폴리 실리콘층 또는 비정질 실리콘 층이 이방성 에칭에 의해 선택적으로 제거되어 폴리 실리콘 층 또는 비정질 실리콘 층으로 만들어진 측벽 에칭 마스크층을 제 2 에칭 소토퍼 층 내의 구멍들의 측벽에 형성한다.
도 21에 도시된 것과 같이, 제 2 에칭 스토퍼층(19) 및 에칭 마스크로서 측벽 에칭 마스크 층(21)을 사용하여, 제 3 층간 절연막(18)이 에칭되어 캐패시터 전극들을 접속하는, DRAM 메모리 셀 형성 영역에 형성된 제 1 실리콘 전극층(15)의 선택 위치에 콘택트 홀들(20)을 만든다. 이들 콘택트 홀들(20)은 제 2 에칭 스토퍼층(19)의 개구들에 자체 정렬로 형성된 측벽 에칭 마스크 층(21)과 제 2 에칭 스토퍼층(19)을 사용하여 에칭함으로써 만들어지므로, 리소그라피 기술의 한계를 넘는 콘택트 직경을 갖는 콘택트 홀들이 만들어질 수 있다. 그 결과, 상기 비트선 형성 기술이 트리밍을 사용할 때에도, 콘택트는 비트선으로부터 떨어지지 않고, 콘택트 홀들(20)과 비트선 간의 내압성이 용이하게 확보될 수 있다.
도 22에 도시된 것과 같이, 폴리 실리콘 층 또는 비정질 실리콘 층은 콘택트 홀들(20) 내에 형성되고, 제 2 실리콘 전극층(22)은 CMP에 의해 콘택트 홀들(20) 내에만 유지된다. 이러한 특정 실시예에 있어서, CMP에 의한 방법이 사용되지만, 제 2 실리콘 전극층(22)은 선택 성장 기술 또는 에치-백 기술에 의해 콘택트 홀들(20) 내에 남아도 된다. 불순물을 제 2 실리콘 전극층(22)에 도입하기 위한 기술은 제 1 실리콘 전극층의 CVD와 동시에 불순물을 도입하는 것, 또는 CVD 후 이온 주입에 의해 불순물을 도입하는 것이어도 된다. 이 실시예에 있어서, 제 2 실리콘 전극층(22)은 DRAM 메모리 셀들의 N-채널 MOS로 만들어진 워드 트랜지스터들의 불순물 확산층들에 접속하도록 형성된 제 1 실리콘 전극층(15) 위에 형성되고, N형 불순물인 인이 제 2 실리콘 전극층(22)에 도입된다.
도 23에 도시된 것과 같이, 제 2 에칭 스토퍼층과 제 1 실리콘 전극층(22)에 대해 에칭 선택성을 나타내는, 예를 들면 BPSG의 절연막(23)이 제 2 에칭 스토퍼층(19) 상에 500nm 내지 1500nm(여기서는 1000nm가 선택됨)의 두께로 적층되어 제 2 실리콘 전극층(22) 상에 구멍들(25)을 만든다.
도 24에 도시된 것과 같이, 폴리 실리콘 층 또는 비정질 실리콘이 개구에 형성되고, 캐패시터 하측 전극들로서 사용될 제 3 실리콘 전극(24)은 CMP에 의해 콘택트 홀들(개구들)(25) 내에만 형성된다. 이러한 공정에 있어서, 이 실시예는 CMP를 사용하지만, 제 3 실리콘 전극층(24)은 예를 들면 반응성 이온 에칭(RIE) 등의 에치-백 기술에 의해 처리되어, 콘택트 홀들(25) 내에만 남도록 해도 된다. 불순물을 제 3 실리콘 전극(24)에 도입하기 위한 기술은 제 3 실리콘 전극 층(24)의 CVD와 동시에 불순물을 도입하는 것이어도 되고, 또는 CVD 후 이온 주입에 의해 불순물을 도입하는 것이도 된다. 이 실시예에 있어서, 인, n형 불순물은 제 3 실리콘 전극층(24)에 도입된다.
도 25에 도시된 것과 같이, 예를 들면 BPSG의 절연막(23)은 플루오르산을 사용하는 웨트 에칭 등, 제 2 에치-백 스토퍼층(19)에 대해 선택성을 나타내는 등방성 에칭에 의해 제거되므로, 캐패시터 하측 전극들로서 사용될 제 3 실리콘 전극 층(24)이 직립하는 구조를 만든다.
도 26에 도시된 것과 같이, ONO막(실리콘 산화물막- 실리콘 질화물 막-실리콘 산화물막)이 3nm 내지 10nm(여기에서는 5nm가 선택됨)의 두께로 절연막(26)으로서 적층된다. 또한, 폴리 실리콘 층 또는 비정질 실리콘 층을 적층함으로써, 캐패 시터 상측 전극으로서 사용될 제 4 실리콘 전극층(27)이 형성된다. 불순물을 제 4 실리콘 전극층(27)에 도입하는 기술은 제 4 실리콘 전극층(27)의 CVD로 동시에 불순물을 도입하도록 구성된 것 또는 CVD 후 이온 주입으로 불순물을 도입하도록 구성된 것이어도 된다. 이 실시예에 있어서, 인, n형 불순물은 제 4 실리콘 전극층(27)에 도입된다.
본 명세서에 도시된 실시예에서, 실리콘 전극은 캐패시터 전극으로서 사용된다. 그러나, 금속 전극이 대신에 사용될 수도 있다. 또한, 본 실시예는 ONO 막을 캐패시터 유전막(26)으로서 사용하지만, 예로서 탄탈 산화물막 또는 BST의 강전기막이 사용될 수도 있다. 또한, 본 명세서에 도시된 실시예는 실린더형 캐패시터를 만든다. 그러나, 그것은 단순히 적층된 캐패시터 또는 핀형 캐패시터 전극에 적용가능하다. 제 3 실리콘 전극층(24) 아래의 예로서 절연막(23)을 제 2 에칭 스토퍼층에 대하여 선택성을 보이는 등방성 에칭에 의해 제거하는 공정과, 제 2 에칭 스토퍼층(19)을 에칭하므로써 제 4 실리콘 전극층(27)을 위한 패턴을 만드는 공정에서, 제 2 에칭 스토퍼층(19)이 역시 에칭되고 두께가 감소된다. 막의 손실된 양의 제어가 어려우면, 에칭에 의해 제 4 실리콘 전극층(27)을 위한 패턴을 만들 때에 에칭에 의해 제 2 에칭 스토퍼층(19)의 두께의 일부 또는 전부를 제거한 후에, 새로운 제 3 에칭 스토퍼층이 만들어질 수도 있다. 이것은 본 발명에 따른 다른 실시예이다.
도 27에 도시된 바와 같이, 실리콘 산화물막으로 만들어진 제 4 중간 절연막(28)을 500nm 내지 2500nm(여기에서, 1500nm이 선택되었다)의 두께로 적층한 후에, 그것은 CMP 또는 에칭-백 기술에 의해 부분적으로 제거되고 평활화되어, 100nm 내지 1000nm(여기에서, 1000nm이 선택된다)의 두께의 제 4 층간 절연막이 캐패시터상에 남는다.
도 28에 도시되었듯이, 포토레지스트 애퍼쳐 패턴(29)이 제 4 중간 절연막(28)상에 선택적으로 만들어진다.
본 명세서에 도시된 실시예에서, 콘택트 홀(30)은 주변 MOS 트랜지스터 형성 영역내의 게이트 전극 배선상으로 처음으로 개방된다. 제 4 층간 절연막(28)을 에칭하기 위한 이러한 공정에서, 제 2 에칭 스토퍼층(19)에 대하여 선택성을 만드는 에칭 조건에 의해 제 4 층간 절연막(28)을 제거한 후에, 제 2 에칭 스토퍼층(19)상에서의 에칭이 일단 중지된다.
도 29에 도시된 바와 같이, 제 2 에칭 스토퍼층(19)이 에칭되고, 제 3 층간 절연막(18), 제 2 층간 절연막(16) 및 제 2 중간 절연막(13)이 순차적으로 에칭된다. 이 공정에서, 제 1 에칭 스토퍼층에 대하여 선택성을 만드는 에칭 조건을 사용하여 제 1 층간 절연막(13)의 후에, 제 1 에칭 스토퍼층상에서의 에칭이 일단 중지된다.
도 30에 도시된 바와 같이, 제 2 에칭 스토퍼층(13)이 에칭되고, 주변 MOS 트랜지스터 형성 영역내의 게이트 전극(8)의 오프셋 막(예로서, 실리콘 질화물막 또는 실림콘 산화물막)이 에칭에 의해 제거되어 게이트 전극(8)상에 콘택트 홀(30)을 만든다.
도 39는 본 발명에 따른 구조에서 디바이스 분리 절연막(5)의 구멍을 감소시키는 효과를 도시하는 다이어그램인데, 그것에서, 에칭 스토퍼층을 통해 연장되는 콘택트 홀(30) 내에 형성된 전극층(도시되지 않음)은 게이트 전극(8)과 게이트 전극(8)의 측벽상에 형성된 측벽 절연막 사이의 경계에 연결된다. 도 39에서, ts는 디바이스 분리 절연막(4)상에 형성된 전극 바닥의 깊이이고, tL은 디바이스 분리 절연막(5)의 바닥의 깊이이다.
도31에 도시된 바와 같이, 포토레지스트 애퍼쳐 패턴(31)은 제 4 층간 절연막(28)상에 선택적으로 형성된다.
본 명세서에 도시된 실시예에서, 주변 MOS 트랜지스터 형성 영역내의 게이트 전극(8)을 위한 배선층상의 콘택트(30)의 다음에, 콘택트 홀(32)이 주변 MOS 트랜지스터 형성 영역내의 불순물 확산층상에 개방된다. 이 공정에서, 게이트 전극(8) 위에 형성된 콘택트 홀(30)는 포토레지스트(31)로 매립된다. 제 4 층간 절연막(28)이 에칭될 때, 제 2 에칭 스토퍼층(19)에 대하여 선택성을 보이는 에칭 조건을 사용하여 제 4 층간 절연막(28)을 제거한 후에, 에칭은 제 2 에칭 스토퍼(19)상에서 일단 정지된다.
도 32에 도시된 바와 같이, 제 2 에칭 스토퍼층(19)이 에칭되고, 제 3 층간 절연막(18), 제 2 층간 절연막(16) 및 제 1 층간 절연막(13)이 순차적으로 에칭된다. 이 공정에서, 제 1 에칭 스토퍼층에 대하여 선택성을 보이는 에칭 조건을 사용하여 제 1 층간 절연막(13)을 제거한 후에, 에칭은 제 1 에칭 스토퍼층상에서 일단 정지된다.
도 33에 도시된 바와 같이, 제 1 에칭 스토퍼층은 에칭되어, 주변 MOS 트랜지스터 형성 영역내의 불순물 확산층 위에 콘택트 홀(32)을 만든다.
도 34에 도시된 바와 같이, 예로서 10nm 내지 100nm(여기에서 20nm으로 선택된다)의 두께의 티탄층과, 예로서 10nm 내지 50nm(여기에서 20nm으로 선택된다)의 두께의 장벽 금속으로서 사용될 티탄 질화물층은 스퍼터링 또는 CVD에 의해 콘택트 홀(32)내에 형성된다. 그 후에, 제 1 금속 전극으로서 사용될 텅스텐층(33)이 예로서 스퍼터링 또는 CVD에 의해 100nm 내지 500nm(여기에서 300nm으로 선택된다)의 두께로 적층된다. 그 후에, 제 1 금속 전극(33)은 CMP 또는 전체-영역 에칭백 기술에 의해 나머지 영역으로부터 제거되어, 제 1 금속 전극(33)은 콘택트 홀(32)내에만 유지된다. 제 1 금속 전극(33)이 선택적 CVD 와 같은 기술을 사용하여 콘택트 홀(32)내에 선택적으로 원래부터 형성되면, 에칭백 또는 CMP 단계는 생략될 수 있다.
도 35에 도시된 바와 같이, 제 2 금속 전극(33)에 전기적으로 연결될 제1층 금속 배선층(34)이 형성된다. 스퍼터링 또는 CVD에 의해 제1층 금속 배선층(34)으로서 적층되는 것은 예로서 3nm 내지 50nm의 두께의 티탄층, 10nm 내지 50nm(여기에서 10nm으로 선택된다)의 두께의 장벽 금속으로서 사용될 티탄 질화물 막, 200nm 내지 800nm(여기에서 400nm으로 선택된다)의 두께이며 구리를 함유하는 알루미늄 배선층, 3nm 내지 10nm(여기에서 5nm으로 선택된다)의 두께의 티탄층 및 10nm 내지 100nm(여기에서 70nm으로 선택된다)의 두께의 티탄 질화물막이다. 구리를 함유하는 알루미늄 배선층은 예로서 알루미늄 배선 또는 구리 배선과 같은 다른 재료로 대치 될 수 있다. 제5층 절연막(35)으로서 사용될 실리콘 산화물막을 제1층 금속 배선층(34)상에 500nm 내지 2000nm(여기에서 2000nm으로 선택된다) 두께까지 형성한 후에, 그것은 CMP를 사용하는 에칭백 공정에 의해 평활화된다.
도 36은 도 35에 대응하는 단계에 이어지는 단계 하의 디바이스의 단면 구성을 도시한다. 도 36에 도시된 것과 같이, 제 1 금속 전극들(33), 제 1 층 금속 배선층(34) 및 제 5 층간 절연막(35)의 형성과 유사하게, 제 2 금속 전극들(35), 제 2 층 금속 배선층(37), 제 6 층간 절연막(38), 제 3 금속 전극들(39), 제 3 층 금속 배선층(40), 제 7 층간 절연막(41), 제 4 금속 전극들(42), 제 4 층간 금속 배선층(43), 및 제 8 층간 절연막(44)은 연속적으로 쌓인다. 예를 들어, 오버코팅 막(overcoat film)(45)과 같이 실리콘 질화물 막이 500㎚ 내지 1500㎚(여기서는 700nm가 선택된다.)의 두께로 쌓인 후, 틈들(도시되지 않음)은 제 4 층 금속 배선층(43)의 일부분에 선택적으로 형성되어 패드로서 사용되어진다.
이 명세서에 도시된 실시예에 있어서, 지금까지 설명된 것은 MOS 트랜지스터 형성 영역 주위의 게이트 전극 층 상의 접촉 홀들 및 불순물 확산 층 상의 접촉 홀들을 개별적으로 개방하기 위해 형성된 방법이다. 그러나, 상기 접촉 홀들은 동시에 개방된다. 상기 접촉 홀들이 개별적으로 개방될 때, 개방 단계들의 정도는 먼저 불순물 확산 층 상에서 개방되고 이어서 게이트 전극 배선 상에서 개방된다.
도 38에 도시된 것과 같이 본 발명의 실시예에 따라서, 금속 배선 층들에 대한 접촉을 위해 전극 층들로 매립되는 틈 부분들이 불순물 확산 층들과 디바이스 절연막 사이의 경계 위에 형성될 때조차도, 예를 들어, 에칭은 제 2 에칭 스토퍼층과 제 1 에칭 스토퍼층에 의해 (중지되자마자) 제어되기 때문에 디바이스 절연막의 구멍의 깊이(ts)는 불순물 확산 층의 깊이(tj)보다 결코 깊어지지 않는다. 따라서, 접합 누설은 감소될 수 있다. 제 1 에칭 스토퍼층의 두께는 DRAM 메모리 셀들을 매립하기에 충분한 최소 두께이다. 따라서, 제 1 에칭 스토퍼층의 두께(tl)는 제 1 에칭 스토퍼층의 에칭 처리의 과 에칭 양(over-etching amount)에 대응하는 디바이스 절연막의 구멍(ts)보다 두꺼워지게 된다.
비교되는 예로서, 본 발명의 방법 및 구성에 사용하지 않는 기술은 도 1을 참조로 하여 설명된다. 도 1에 도시된 것과 같이, 디바이스 절연막의 구멍(ts)이 불순물 확산 층의 접합 깊이(tj)보다 깊으면 불순물 확산 층과 웰 영역은 금속 배선 층에 접속된 전극 층을 통해 단락된다.
도 39에 도시된 것과 같이 본 발명의 실시예에 따라서, 금속 배선 층에 접속된 전극 층으로 가려진 틈들이 게이트 전극 층과 측벽 절연막 사이의 경계에 형성될 때조차도, 예를 들어, 에칭은 제 2 에칭 스토퍼층 및 제 1 에칭 스토퍼층에 의해 제어되기 때문에 디바이스 절연막의 구멍(ts)은 디바이스 절연막의 깊이(tL)보다 깊어지게 된다.
비교되는 예로서, 본 발명에 따른 방법 및 구조에 사용하지 않는 기술은 도 2를 참조로 하여 설명된다. 도 2 에 도시된 것과 같이, 디바이스 절연막의 구멍(ts)이 디바이스 절연막의 깊이(tL)보다 깊으면, 게이트 전극 및 웰 영역은 금속 배선 층에 접속된 전극 층을 통해 단락된다.
본 발명이 실시예들의 방법으로서 상기에 설명하였지만, 본 발명은 상기 실시예들로 한정되지 않고 다양한 방법들로 수정될 수 있다. 예를 들어, MOS 트랜지스터에 대한 것으로서, 설명은 설계로서 메모리 셀 주변에 형성하여 메모리 기능에 접속되는 논리 회로를 형성하는 MOS 트랜지스터를 취하게 된다. 그러나, 본 발명은 상기 구성으로 제한되지는 않지만, 메모리 셀 외부에 DRAM 자체 기능 부분을 형성하는 MOS 트랜지스터 또는 DRAM 셀을 형성하는 MOS 트랜지스터와 같은 임의의 MOS 트랜지스터들로 유사한 효과들이 얻어질 수 있다. 게다가, 제 2 에치-백 스토퍼막을 형성하기 위한 위치에 있어서, (1) 상기 막이 워드 라인 상에 직접 형성된 층간 절연막과 비트 라인의 부분에 형성된 층간 절연막 사이에 형성되는 방법, (2) 상기 막이 (비트 라인의 부분에 형성된 층간 절연막 상에) 캐패시터가 형성되기 전에 형성되는 방법, 및 (3) 상기 막이 (비트 라인의 부분에 형성된 층간 절연막 상에) 캐패시터가 형성된 후에 형성되는 방법으로 3개 위치들 중 어떤 하나가 될 수 있다.
게다가, 상기 실시예들은 인접한 메모리 셀 트랜지스터들(워드 라인)의 게이트들 사이에 빈 공간들을 매립하는 것으로써 설명되어졌지만, 본 발명은 워드 라인들 이외에 게이트 전극들, 배선 층들 등과 유사하게 이방성 에치-백 기술에 의해 패턴되는 다양한 패턴들 사이에 형성된 오목한 곳을 매립하도록 적용하는데 유리하며, 그 응용은 워드 라인들 사이의 공간들로 제한되지 않는다.
게다가, 에치-백 스토퍼의 물질에 있어서, 임의의 적당한 물질은 사용된 절연막과 사용된 에천트 가스를 고려하여 사용될 수 있다. 그러나, 일반적으로, 절연막을 사용하도록 권해져야 한다. 도전막이 사용될 때, 에칭 스토퍼막으로써 사용된 후에 제거되어야 한다. 그러나, 그 제거는 쉽지 않으며, 모든 노력에도 불구하고 레벨 차이가 나는 부분이나 측벽들의 측면에 제거되지 않고 남아있을 수 있으며, 남은 도전막은 나중 단계에서 단락되는 원인이 될 수 있다. 게다가, 최근의 초소형 반도체 디바이스들의 내부에 사용하기 위해, 절연막 물질들에서 에칭 스토퍼로서 사용할 수 있는 물질을 선택할 때조차도, 고속 성능들을 감소시키지 않고 배선간 캐패시턴스를 감소시킬 수 있는 낮은 유전 상수들을 갖는 물질들로부터 선택되는 것이 바람직하다.
또한 상기에 설명된 실시예들에 있어서, 본 발명의 다른 주요한 실시예들은 이하에 간략히 설명된다.
(1) 반도체 디바이스는 DRAM 메모리 셀 및 주변 MOS 트랜지스터를 포함한다. 절연막은 제 1 에칭 스토퍼층으로서 형성되어 주변 MOS 트랜지스터의 게이트 전극을 포함하는 표면을 덮는다. 제 2 에칭 스토퍼층은 상기 DRAM 메모리 셀의 캐패시터 구역의 상위 및 하위의 적어도 한 부분에 형성된다. 상기 주변 MOS 트랜지스터의 상기 게이트 전극 및 불순물 확산 층은 상기 제 1 에칭 스토퍼층 및 상기 제 2 에칭 스토퍼층을 통해 확장된 전극 층에 의해 상기 DRAM 메모리 셀의 상기 캐패시터 구역의 상부 레벨에 형성된 물질 배선 층에 접속된다. 이와 같은 불순물 확산 층들 중 적어도 하나는 상기 불순물 확산 층과 디바이스 절연막 사이의 경계에서 상기 전극 층에 접속된다. 상기 불순물 확산 층의 표면으로부터 상기 디바이스 절연막에 형성된 상기 전극 층의 기초 부분의 깊이는 상기 불순물 확산 층의 접합 깊이와 상기 제 1 에칭 스토퍼층의 두께 중 하나보다 짧다.
(2) 반도체 디바이스는 DRAM 메모리 셀 및 주변 디바이스 MOS 트랜지스터를 구비한다. 절연막이 상기 주변 디바이스 MOS 트랜지스터의 게이트 전극을 구비하는 표면을 덮는 제 1 에칭 스토퍼층으로 형성된다. 제 2 에칭 스토퍼층은 상기 DRAM 메모리 셀의 캐패시터(capacitor) 부분의 상부 및 하부 레벨들 중 적어도 하나에서 형성된다. 상기 불순물 방산층 및 주변 디바이스 MOS 트랜지스터의 상기 게이트 전극은 상기 DRAM 메모리 셀의 상기 캐패시터부의 상부 레벨에서 상기 제 1 에칭 스토퍼층 및 상기 제 2 에칭 스토퍼층을 통해 확장하는 전극층에 의해 형성되는 금속 배선층(metal wiring layer)에 연결된다. 그러한 불순물 방산층들 중 적어도 하나는 상기 불순물 방산층 및 상기 디바이스 절연막 간의 경계에서 상기 전극층에 연결된다. 상기 불순물 방산층의 표면으로부터 막을 절연하는 상기 디바이스 절연 상에서 형성되는 상기 전극층의 밑바닥 부분 깊이는 제 1 에칭 스토퍼층의 두께보다 더 짧아진다.
(3) 반도체 디바이스는 DRAM 메모리 셀 및 주변 디바이스 MOS 트랜지스터를 구비한다. 절연막은 상기 주변 디바이스 MOS 트랜지스터의 게이트 전극을 구비하는 표면을 덮는 제 1 에칭 스토퍼층으로 형성된다. 제 2 에칭 스토퍼층은 상기 DRAM 메모리 셀의 캐패시터부의 상부 및 하부 레벨들 중 적어도 하나에서 형성된다. 상기 불순물 방산층 및 주변 디바이스 MOS 트랜지스터의 상기 게이트 전극은 상기 DRAM 메모리 셀의 상기 캐패시터부의 상부 레벨에서 상기 제 1 에칭 스토퍼층 및 상기 제 2 에칭 스토퍼층을 통해 확장하는 전극층에 의해 형성되는 금속 배선층에 연결된다. 상기 주변 디바이스 MOS 트랜지스터의 측벽 형성층 및 상기 제 1 에칭 스토퍼층은 상기 DRAM 메모리 셀에 대한 영역 내의 워드(word) 트랜지스터 상에서 다중-층 막을 형성하기 위해 쌓여진다. 상기 주변 디바이스 MOS 트랜지스터의 상기 측벽 형성층 및 상기 제 1 에칭 스토퍼층의 상기 다중-층 막은 상기 DRAM 메모리 셀에 대한 상기 영역 내 워드 트랜지스터들 간의 최소 거리의 1/4에서 1/2까지의 범위의 두께를 가진다.
(4) 반도체 디바이스는 DRAM 메모리 셀 및 주변 디바이스 MOS 트랜지스터를 구비한다. 절연막은 상기 주변 디바이스 MOS 트랜지스터의 게이트 전극을 구비하는 표면을 덮는 제 1 에칭 스토퍼층으로 형성된다. 제 2 에칭 스토퍼층은 상기 DRAM 메모리 셀의 캐패시터부의 상부 및 하부 레벨들 중 적어도 하나에서 형성된다. 상기 불순물 방산층 및 주변 디바이스 MOS 트랜지스터의 상기 게이트 전극은 상기 제 1 에칭 스토퍼층 및 상기 제 2 에칭 스토퍼층을 통해 확장하는 전극층에 의해 상기 DRAM 메모리 셀의 상기 캐패시터부의 상부 레벨에서 형성되는 금속 배선층에 연결된다. 상기 주변 디바이스 MOS 트랜지스터의 측벽 형성층 및 상기 제 1 에칭 스토퍼층은 상기 DRAM 메모리 셀에 대한 영역 내의 워드 트랜지스터 상에서 다중-층 막을 형성하기 위해 쌓여진다. 상기 주변 디바이스 MOS 트랜지스터의 상기 측벽 형성층 및 상기 제 1 에칭 스토퍼층의 상기 다중-층 막은 상기 DRAM 메모리 셀에 대한 상기 영역 내 워드 트랜지스터들 간의 최소 거리의 1/4에서 1/3까지의 범위의 두께를 가진다.
(5) 상기 (3)에서 요약된 DRAM 메모리 셀 및 주변 디바이스 MOS 트랜지스터를 구비하는 반도체 디바이스에서, 절연막은 주변 디바이스 MOS 트랜지스터의 게이트 전극을 구비하는 표면을 덮는 제 1 에칭 스토퍼층으로 형성된다. 제 2 에칭 스토퍼층은 상기 DRAM 메모리 셀의 캐패시터부의 상부 및 하부 레벨들 중 적어도 하나에서 형성된다. 상기 주변 디바이스 MOS 트랜지스터의 측벽 형성층 및 제 1 에칭 스토퍼층은 상기 DRAM 메모리 셀에 대한 영역 내 워드 트랜지스터에서 다중-층 막을 형성하기 위해 쌓여진다. 상기 주변 디바이스 MOS 트랜지스터의 측벽 형성층 및 제 1 에칭 스토퍼층의 다중-층 막은 상기 DRAM 메모리 셀에 대한 상기 영역 내 워드 트랜지스터들 간의 최소 거리의 1/4에서 1/2까지의 범위의 두께를 가진다.
(6) 반도체 디바이스는 DRAM 메모리 셀 및 주변 디바이스 MOS 트랜지스터를 구비한다. 절연막은 상기 주변 디바이스 MOS 트랜지스터의 게이트 전극을 구비하는 표면을 덮는 제 1 에칭 스토퍼층으로 형성된다. 제 2 에칭 스토퍼층은 상기 DRAM 메모리 셀의 캐패시터부의 상부 및 하부 레벨들 중 적어도 하나에서 형성된다. 상기 불순물 방산층 및 주변 디바이스 MOS 트랜지스터의 상기 게이트 전극은 상기 DRAM 메모리 셀의 상기 캐패시터부의 상부 레벨에서 상기 제 1 에칭 스토퍼층 및 상기 제 2 에칭 스토퍼층을 통해 확장하는 전극층에 의해 형성되는 금속 배선층에 연결된다. 상기 주변 디바이스 MOS 트랜지스터 게이트 전극들 중 적어도 하나는 상기 게이트 전극 및 상기 게이트 전극의 측벽 상에 형성된 측벽 절연막 간의 경계에서 상기 에칭 스토퍼층들을 통해 확장하는 전극층에 연결된다. 상기 디바이스 절연막의 표면의 측벽 절연막 상에서 형성되는 상기 전극층의 밑바닥 부분 깊이는 상기 디바이스 절연막의 상기 밑바닥 부분의 깊이보다 더 짧아진다.
(7) 상기 (1)에서 요약된 DRAM 메모리 셀 및 주변 디바이스 MOS 트랜지스터를 구비하는 반도체 디바이스에서, 상기 제 2 에칭 스토퍼층의 두께는 상기 제 1 에칭 스토퍼층의 두께보다 두껍다.
(8) 상기 (2)에서 요약된 DRAM 메모리 셀 및 주변 디바이스 MOS 트랜지스터를 구비하는 반도체 디바이스에서, 상기 제 2 에칭 스토퍼층의 두께는 상기 제 1 에칭 스토퍼층의 두께보다 두껍다.
(9) 상기 (3)에서 요약된 DRAM 메모리 셀 및 주변 디바이스 MOS 트랜지스터를 구비하는 반도체 디바이스에서, 상기 제 2 에칭 스토퍼층의 두께는 상기 제 1 에칭 스토퍼층의 두께보다 두껍다.
(10) 상기 (4)에서 요약된 DRAM 메모리 셀 및 주변 디바이스 MOS 트랜지스터를 구비하는 반도체 디바이스에서, 상기 제 2 에칭 스토퍼층의 두께는 상기 제 1 에칭 스토퍼층의 두께보다 두껍다.
(11) 상기 (5)에서 요약된 DRAM 메모리 셀 및 주변 디바이스 MOS 트랜지스터를 구비하는 반도체 디바이스에서, 상기 제 2 에칭 스토퍼층의 두께는 상기 제 1 에칭 스토퍼층의 두께보다 두껍다.
(12) 상기 (6)에서 요약된 DRAM 메모리 셀 및 주변 디바이스 MOS 트랜지스터를 구비하는 반도체 디바이스에서, 상기 제 2 에칭 스토퍼층의 두께는 상기 제 1 에칭 스토퍼층의 두께보다 두껍다.
(13) DRAM 메모리 셀을 갖는 반도체 및 주변 MOS 트랜지스터를 제조하는 방법에 있어서, 상기 방법은 상기 DRAM 메모리 셀의 워드 트랜지스터 및 형성된 디바이스 분리 절연막(device isolation insulation film) 및 디바이스 형성 영역을 갖는 반도체 기판 상의 상기 주변 MOS 트랜지스터를 제조하는 단계, 상기 DRAM 메모리 셀의 워드 트랜지스터 사이의 공간을 매립함으로서 전체를 평탄하게 하기 위해 상기 제 1 에칭 스토퍼층 상의 제 1 에칭 스토퍼층과 다른 중간층 절연막을 쌓는 단계, 상기 중간층 절연막 상의 제 2 에칭 스토퍼층을 형성하는 단계, 상기 제 2 에칭 스토퍼층 상의 상기 DRAM 메모리 셀의 캐패시터를 형성하는 단계, 상기 캐패시터 상의 절연막을 형성하는 단계, 에칭에 의해 상기 절연막 상에 개구를 형성하고, 상기 제 2 애칭 스토퍼층에서 에칭을 방해하는 단계, 에칭에 의해 상기 개구에서 상기 제 2 에칭 스토퍼층 및 상기 중간층 절연막을 제거하고, 상기 제 1 에칭 스토퍼층에서 에칭을 방해하는 단계, 에칭에 의해 상기 개구에서 상기 제 1 에칭 스토퍼층을 제거하고, 상기 불순물 확산층 및 상기 디바이스 분리 절연막사이의 경계상의 적어도 하나의 개구를 형성하고, 상기 디바이스 분리 절연막의 상부 표면에서의 상기 개구의 바닥의 깊이를 상기 불순물 분산층의 결합 깊이 보다 작게 조절하는 단계, 상기 개구 안의 전극층을 형성하는 단계, 및 상기 전극층에 연결된 금속 와이어층을 형성하는 단계를 포함한다.
(14) DRAM 메모리 셀을 갖는 반도체 및 주변 MOS 트랜지스터를 제조하는 방법에 있어서, 상기 방법은 상기 DRAM 메모리 셀의 워드 트랜지스터 및 형성된 디바이스 분리 절연막 및 디바이스 형성 영역을 갖는 반도체 기판 상의 상기 주변 MOS 트랜지스터를 제조하는 단계, 상기 DRAM 메모리 셀의 워드 트랜지스터 사이의 공간을 매립함으로서 전체를 평탄하게 하기 위해 상기 제 1 에칭 스토퍼층 상의 제 1 에칭 스토퍼층과 다른 중간층 절연막을 쌓는 단계, 상기 절연막 중간증상의 제 2 에칭 스토퍼층을 형성하는 단계, 상기 제 2 에칭 스토퍼층 상의 상기 DRAM 메모리 셀의 캐패시터를 형성하는 단계, 상기 캐패시터 상의 절연막을 형성하는 단계, 에칭에 의해 상기 절연막 상에 개구를 형성하고, 상기 제 2 애칭 스토퍼층에서 에칭을 방해하는 단계, 에칭에 의해 상기 개구에서 상기 제 2 에칭 스토퍼층 및 상기 중간층 절연막을 제거하고, 상기 제 1 에칭 스토퍼층에서 에칭을 방해하는 단계, 에칭에 의해 상기 개구에서 상기 제 1 에칭 스토퍼층을 제거하고, 상기 불순물 확산층 및 상기 디바이스 분리 절연막사이의 경계상의 적어도 하나의 개구를 형성하고, 상기 디바이스 분리 절연막의 상부 표면에서의 상기 개구의 바닥의 깊이를 상기 제 1 스토퍼층의 깊이 보다 작게 조절하는 단계, 상기 개구 안의 전극층을 형성하는 단계, 및 상기 전극층에 연결된 금속 와이어층을 형성하는 단계를 포함한다.
(15) DRAM 메모리 셀을 갖는 반도체 및 주변 MOS 트랜지스터를 제조하는 방법에 있어서, 상기 방법은 상기 DRAM 메모리 셀의 워드 트랜지스터 게이트 전극 및 형성된 디바이스 분리 절연막을 갖는 반도체 기판 상의 상기 주변 MOS 트랜지스터의 게이트 전극 및 디바이스 형성 영역 제조하는 단계, 상기 DRAM 메모리 셀의 워드 트랜지스터의 게이트 전극 및 상기 주변 MOS 트랜지스터의 게이트 전극을 덥고, 층을 형성하는 측면벽이 되는 절연막을 쌓는 단계, 그리고 상기 주변 MOS 트랜지스트의 게이트 측면벽의 측면벽을 형성하기 위해서 및 상기 DRAM 메모리 셀을 제조하기 위한 영역에서 상기 측면벽 형성증을 유지하기 위해서, 상기 주변 MOS 트랜지스터를 만들기 위한 영역에서 상기 측면벽 형성 영역의 이등방성(conducting anisotropic)을 컨덕팅하는 단계, 불순물 확산 영역상의 제 1 에칭 스토퍼층으로서 이용되는 절연막 및 상기 측면벽 형성층의 다중-계층의 두께처럼 주변 MOS 트랜지스터 영역의 상기 영역의 게이트 전극을 형성하는 단계로서, 상기 제 1 에칭 스토퍼층은 상기 DRAM 메모리 셀의 워드 트랜지스터 사이의 최소한의 거리의 1/4에서 1/2까지의 영역에서의 두께가 되는 형성 단계, 상기 DRAM 메모리 셀의 워드 트랜지스터 사이의 공간을 매립함으로서 전체를 평탄하게 하기 위해 상기 제 1 에칭 스토퍼층 상의 제 1 에칭 스토퍼층과 다른 중간층 절연막을 쌓는 단계, 상기 절연막 중간증상의 제 2 에칭 스토퍼층을 형성하는 단계, 상기 제 2 에칭 스토퍼층 상의 상기 DRAM 메모리 셀의 캐패시터를 형성하는 단계, 상기 캐패시터 상의 절연막을 형성하는 단계, 에칭에 의해 상기 절연막 상에 개구를 형성하고, 상기 제 2 애칭 스토퍼층에서 에칭을 방해하는 단계, 에칭에 의해 상기 개구에서 상기 제 2 에칭 스토퍼층 및 상기 중간층 절연막을 제거하고, 상기 제 1 에칭 스토퍼층에서 에칭을 방해하는 단계, 에칭에 의해 상기 개구에서 상기 제 1 에칭 스토퍼층을 제거하는 단계, 상기 개구내에 전극증을 형성하는 단계, 및 상기 전극층과 연결된 금속 와이어층을 형성하는 단계를 포함한다.
(16) 상기 (15)에서 요약된 DRAM 메모리 셀을 갖는 반도체 및 주변 MOS 트랜지스터를 제조하는 방법에 있어서, 제 1 에칭 스토퍼층으로 이용되는 절연막은 상기 주변 MOS 트랜지스터의 상기 측면벽 형성층과 같은 두께에 의해 조정되고, 상기 제 1 에칭 스토퍼층은 DRAM 메모리 셀을 위한 상기 영역의 워드 트랜지스터사이의 최소한의 거리의 1/4에서 1/3까지의 영역의 두께를 갖는 DRAM 메모리 셀을 갖는다.
(17) DRAM 메모리 셀을 갖는 반도체 및 주변 MOS 트랜지스터를 제조하는 방법에 있어서, 상기 방법은 상기 DRAM 메모리 셀의 워드 트랜지스터 및 형성된 디바이스 분리 절연막 및 디바이스 형성 영역을 갖는 반도체 기판 상의 상기 주변 MOS 트랜지스터를 제조하는 단계, 상기 DRAM 메모리 셀의 워드 트랜지스터 사이의 공간을 매립함으로서 전체를 평탄하게 하기 위해 상기 제 1 에칭 스토퍼층 상의 제 1 에칭 스토퍼층과 다른 중간층 절연막을 쌓는 단계, 상기 절연막 중간증상의 제 2 에칭 스토퍼층을 형성하는 단계, 상기 제 2 에칭 스토퍼층 상의 상기 DRAM 메모리 셀의 캐패시터를 형성하는 단계, 상기 캐패시터 상의 절연막을 형성하는 단계, 에칭에 의해 상기 절연막 상에 개구를 형성하고, 상기 제 2 애칭 스토퍼층에서 에칭을 방해하는 단계, 에칭에 의해 상기 개구에서 상기 제 2 에칭 스토퍼층 및 상기 중간층 절연막을 제거하고, 상기 제 1 에칭 스토퍼층에서 에칭을 방해하는 단계, 에칭에 의해 상기 개구에서 상기 제 1 에칭 스토퍼층을 제거하고, 상기 게이트 전극 및 측면벽 절연막사이의 경계상의 적어도 하나의 개구를 형성하고, 상기 디바이스 분리 절연막의 상부 표면으로부터 상기 측면벽 절연막에서 형성된 상기 바닥의 깊이를 상기 디바이스 분리 절연막 깊이 보다 작게 조절하는 단계, 상기 개구 안의 전극층을 형성하는 단계, 및 상기 전극층에 연결된 금속 와이어층을 형성하는 단계를 포함한다.
(18) DRAM 메모리 셀을 갖는 반도체 및 주변 MOS 트랜지스터를 제조하는 방법에 있어서, 상기 방법은 상기 DRAM 메모리 셀의 워드 트랜지스터 및 형성된 디바이스 분리 절연막 및 디바이스 형성 영역을 갖는 반도체 기판 상의 상기 주변 MOS 트랜지스터를 제조하는 단계, 불순물 확산 영역상에서 제 1 에칭 스토퍼층으로서 사용되는 절연막 및 주변 MOS 트랜지스터 영역의 상기 영역 내에서 게이트 전극을 형성하는 단계, 상기 DRAM 메모리 셀의 워드 트랜지스터 사이의 공간을 매립함으로서 전체를 평탄하게 하기 위해 상기 제 1 에칭 스토퍼층 상의 제 1 에칭 스토퍼층과 다른 중간층 절연막을 쌓는 단계, 상기 절연막 중간증상의 제 2 에칭 스토퍼층을 형성하는 단계, 상기 제 2 에칭 스토퍼층 상의 상기 DRAM 메모리 셀의 캐패시터를 형성하는 단계, 상기 캐패시터 상의 절연막을 형성하는 단계, 상기 주변 MOS 트랜지스터의 상기 게이트 전극으로의 상기 절연막상에 제 1 개구를 형성하고, 상기 제 2 애칭 스토퍼층에서 에칭을 한 번 방해하는 단계,상기 제 1 개구로부터 상기 제 2 에칭 스토퍼층 및 상기 층간 절연막 제거하고, 상기 제 1 에칭 스토퍼층에서 에칭을 한 번 방해하는 단계, 에칭에 의해 상기 제 1 개구에서 상기 제 1 에칭 스토퍼층을 제거하는 단계, 상기 캐패시터 및 상기 주변 MOS 트랜지스터의 불순물 확산 영역상에서 제 2 개구를 형성하고, 상기 제 2 에칭 스토퍼층에서 에칭을 한번 정지하는 단계, 상기 제 2 개구로부터 상기 제 2 에칭 스토퍼층 및 상기 중간층 절연막을 제거하고, 상기 에칭 스토퍼층에서 에칭을 한번 정지하는 단계, 에칭에 의해 상기 제 2 개구에서 상기 제 1 에칭 스토퍼층을 제거하는 단계, 상기 제 1 개구 및 상기 제 2 개구의 전극층을 형성하는 단계, 및 상기 전극층에 연결된 금속 와이어층을 형성하는 단계를 포함한다.
(19) DRAM 메모리 셀 및 주변 디바이스 MOS 트랜지스터를 구비한 반도체의 제조 방법에 있어서, 영역을 형성하는 디바이스 및 디바이스 분리 절연막(device isolation insulating film)을 형성한 반도체 기판 상의 상기 주변 디바이스 MOS 트랜지스터 및 상기 DRAM 메모리 셀의 워드 트랜지스터를 제조하는 단계; 상기 주변 디바이스 MOS 트랜지스터 영역의 상기 영역 내의 게이트 전극 및 불순물 확산 영역 상의 제 1 에칭 스토퍼층으로 사용되는 절연막을 형성하는 단계; 상기 DRAM 메모리 셀의 워드 트랜지스터 사이의 공간을 매립하여(bury) 전체를 매끄럽게 하는(smooth) 상기 제 1 에칭 스토퍼층상에서 상기 제 1 에칭 스토퍼층과 다른 층간 절연막을 쌓는 단계; 상기 층간 절연막 상의 제 2 에칭 스토퍼층을 형성하는 단계; 상기 제 2 에칭 스토퍼층상의 상기 DRAM 메모리 셀의 캐패시터를 형성하는 단계; 상기 캐패시터 상의 절연막을 형성하는 단계; 상기 주변 디바이스 MOS 트랜지스터 상의 상기 게이트 전극에 상기 절연막 상의 제 1 개구를 형성하고, 상기 제 2 에칭 스토퍼층에서 상기 에칭을 한번 중지하는 단계; 상기 제 1 개구로부터 상기 제 2 에칭 스토퍼층 및 상기 층간 절연막을 제거하고, 상기 제 1 에칭 스토퍼층에서 상기 에칭을 한번 중지하는 단계; 상기 제 1 개구로부터 상기 제 1 에칭 스토퍼층을 제거하는 단계; 상기 주변 디바이스 MOS 트랜지스터의 불순물 확산 영역 및 상기 캐피시터 상의 상기 절연막 상의 제 2 개구를 형성하고, 상기 제 2 에칭 스토퍼층에서 상기 에칭을 한번 중지하는 단계; 상기 제 2 개구로부터 상기 층간 절연막 및 상기 제 2 에칭 스토퍼층을 제거하고, 상기 에칭 스토퍼층에서 상기 에칭을 한번 중지하는 단계; 상기 제 2 개구로부터 상기 제 1 에칭 스토퍼층을 제거하는 단계; 상기 제 2 개구 내부에 전극 층을 형성하는 단계; 및 상기 전극 층에 연결된 금속 와이어(metal wiring) 층을 형성하는 단계를 포함하는 상기 반도체 제조 방법.
(20) 주변 디바이스 MOS 트랜지스터 및 DRAM 메모리 셀을 구비한 반도체의 제조 방법에 있어서, 영역을 형성하는 디바이스 및 디바이스 분리 절연막을 형성한 반도체 기판 상의 상기 주변 디바이스 MOS 트랜지스터 및 상기 DRAM 메모리 셀의 워드 트랜지스터를 제조하는 단계; 주변 디바이스 MOS 트랜지스터 영역의 상기 영역 내의 게이트 전극 및 불순물 확산 영역 상의 제 1 에칭 스토퍼층으로 사용되는 절연막을 형성하는 단계; 상기 DRAM 메모리 셀의 워드 트랜지스터 사이의 공간을 매립함으로써 전체를 매끄럽게 하는 상기 제 1 에칭 스토퍼층상에서 상기 제 1 에칭 스토퍼층과 다른 층간 절연막을 쌓는 단계; 상기 층간 절연막 상의 제 2 에칭 스토퍼층을 형성하는 단계; 상기 제 2 에칭 스토퍼층상의 등방성(isotropic) 에칭에 의해 제거될 수 있는 절연막을 형성하는 단계; 등방성 에칭에 의해 제거될 수 있는 상기 절연막에서 개구를 선택적으로 형성하고, 안내 개구 내부로 상기 DRAM 메모리 셀의 캐패시터 하부 전극을 형성하는 단계; 등방성 에칭에 의해 제거될 수 있는 상기 절연막을 제거하고, 등방성 에칭의 스토퍼로서 상기 제 2 에칭 스토퍼층을 사용하는 단계; 상기 캐패시터 하부 전극 상의 캐패시터 상부 전극 및 캐패시터 유전막을 형성하는 단계; 상기 캐패시터 상부 전극 상의 절연막을 형성하는 단계; 상기 절연막 상의 개구를 형성하고, 상기 제 2 에칭 스토퍼층에서 상기 에칭을 한번 중지하는 단계; 에칭에 의해 상기 개구로부터 상기 층간 절연막 및 상기 제 2 에칭 스토퍼층을 제거하고, 상기 제 1 에칭 스토퍼층에서 상기 에칭을 한번 중지하는 단계; 에칭에 의해 상기 개구로부터 상기 제 1 에칭 스토퍼층을 제거하는 단계; 상기 개구 내부에 전극 층을 형성하는 단계; 및 상기 전극 층에 연결된 금속 배선층을 형성하는 단계를 포함하는 상기 반도체 제조 방법.
(21) 주변 디바이스 MOS 트랜지스터 및 DRAM 메모리 셀을 구비한 반도체의 제조 방법에 있어서, 영역을 형성하는 디바이스 및 디바이스 분리 절연막을 형성한 반도체 기판 상의 상기 주변 디바이스 MOS 트랜지스터의 게이트 전극 및 상기 DRAM 메모리 셀의 워드 트랜지스터의 게이트 전극을 제조하는 단계; 상기 주변 디바이스 MOS 트랜지스터 영역의 상기 영역내의 게이트 전극 및 불순물 확산 영역 상의 제 1 에칭 스토퍼층으로 사용되는 절연막을 형성하는 단계; 상기 DRAM 메모리 셀의 워드 트랜지스터 사이의 공간을 매립함으로써 전체를 매끄럽게 하는 상기 제 1 에칭 스토퍼층상에서 상기 제 1 에칭 스토퍼층과 다른 층간 절연막을 쌓는 단계; 상기 DRAM 메모리 셀 상에 형성된 상기 층간 절연막 내부에 개구를 형성하고, 상기 DRAM 메모리 셀의 불순물 확산 영역에 연결하는 전극 층을 형성하는 단계; 상기 전극 층을 덮는 층간 절연막을 형성하고, 상기 내부-절연막 상의 제 2 에칭 스토퍼층을 형성하는 단계; 상기 DRAM 메모리 셀의 불순물 확산 영역에 연결하는 상기 전극 층상의 상기 제 2 에칭 스토퍼층 내에서 개구를 형성하는 단계; 상기 개구의 측벽(side wall) 상의 한 측벽을 형성함으로써 상기 개구보다 더 작은 콘택트 홀 직경을 구비한 에칭 마스크(mask)를 형성하고, 상기 에칭 마스크를 사용하는 에칭에 의해 상기 DRAM 메모리 셀의 불순물 확산 영역에 연결하는 상기 전극 층상에 개구를 형성하는 단계; 상기 전극 층상의 개구를 통해 상기 DRAM 메모리 셀의 상기 불순물 확산 영역에 연결된 DRAM 캐패시터를 형성하는 단계; 상기 캐패시터 상의 절연막을 형성하는 단계; 상기 캐패시터 상의 상기 절연막 내에서 개구를 형성하고, 상기 처리(process) 내에서, 상기 제 2 에칭 스토퍼층에서 상기 에칭을 한번 중지하는 단계; 상기 개구로부터 상기 내부-절연막 및 상기 제 2 에칭 스토퍼층을 제거하고, 상기 제 1 에칭 스토퍼층에서 상기 에칭을 한번 중지하는 단계; 에칭에 의해 상기 개구로부터 상기 제 1 에칭 스토퍼층을 제거하는 단계; 상기 개구 내의 전극 층을 형성하는 단계; 및 상기 전극 층에 연결된 금속 배선층을 형성하는 단계를 포함하는 상기 반도체 제조 방법.
(22) 주변 디바이스 MOS 트랜지스터 및 DRAM 메모리 셀을 구비한 반도체의 제조 방법에 있어서, 영역을 형성하는 디바이스 및 디바이스 분리 절연막을 형성한 반도체 기판 상의 상기 주변 디바이스 MOS 트랜지스터 및 상기 DRAM 메모리 셀의 워드 트랜지스터를 제조하는 단계; 상기 주변 디바이스 MOS 트랜지스터 영역의 상기 영역 내의 게이트 전극 및 불순물 확산 영역 상의 제 1 에칭 스토퍼층으로 사용되는 절연막을 형성하는 단계; 상기 DRAM 메모리 셀의 워드 트랜지스터 사이의 공간을 매립함으로써 전체를 매끄럽게 하는 상기 제 1 에칭 스토퍼층상에서 상기 제 1 에칭 스토퍼층과 다른 층간 절연막을 쌓는 단계; 상기 DRAM 메모리 셀 상에 형성된 상기 층간 절연막 내에 개구를 형성하고, 상기 DRAM 메모리 셀의 불순물 확산 영역에 연결하는 전극 층을 형성하는 단계; 상기 전극 층을 덮는 층간 절연막을 형성하는 단계; 상기 내부-절연막 상의 제 2 에칭 스토퍼층을 형성하는 단계; 상기 DRAM 메모리 셀의 불순물 확산 영역에 연결하는 상기 전극 층상의 상기 제 2 에칭 스토퍼층의 위치에 개구를 형성하는 단계; 상기 개구의 측벽 상의 측벽을 형성함으로써 상기 개구보다 더 작은 접촉 개구 직경을 구비한 에칭 마스크를 형성하고, 상기 에칭 마스크를 사용하는 에칭에 의해 상기 DRAM 메모리 셀의 상기 불순물 확산 영역에 연결하는 상기 전극 층상에 개구를 형성하는 단계; 상기 개구를 통해 상기 DRAM 메모리 셀의 불순물 확산 영역에 연결된 DRAM 캐패시터를 형성하는 단계; 캐패시터 하부 전극 상의 캐패시터 상부 전극 및 캐패시터 유전체 막을 형성하고, 상기 캐패시터 상부 전극의 상기 에칭 처리 내에서 상기 제 2 에칭 스토퍼층의 적어도 한 부분을 제거하는 단계; 상기 DRAM 메모리 셀의 상기 캐패시터 하부 전극 상에서 제 3 에칭 스토퍼층을 형성하는 단계; 상기 제 3 에칭 스토퍼층상에서 절연막을 형성하는 단계; 상기 절연막 상에 개구를 형성하고, 상기 제 3 에칭 스토퍼층에서 상기 에칭을 한번 중지하는 단계; 상기 개구로부터 상기 층간 절연막 및 상기 제 3 에칭 스토퍼층을 제거하고, 상기 제 1 에칭 스토퍼층에서 상기 에칭을 한번 중지하는 단계; 상기 개구로부터 상기 제 1 에칭 스토퍼층을 제거하는 단계; 상기 개구 내에서 전극 층을 형성하는 단계; 및 상기 전극 층에 연결된 금속 배선층을 형성하는 단계를 포함하는 상기 반도체 제조 방법.
위에 설명된 것과 같이, 본 발명에 따른 제조 방법 및 반도체 디바이스는 반도체 기판의 오버-에칭을 방지할 수 있고, 두께 내에서 개별적인 구성요소 층을 최적화 하는 다중-계층(multi-layered) 에칭 스토퍼층에서 에칭을 중지함으로써 접합 누설을 방지 또는 최소화할 수 있다.
두께 내로 최적화된 에칭 스토퍼층을 사용하는 DRAM 셀의 숨어있는 처리를 사용함으로써, 전형적으로 층간 절연 층과 워드 트랜지스터 사이의 숨어있는 공간상에서 DRAM 셀에 존재하는 공백의 생성은 방지할 수 있다. 그러므로, DRAM 셀 내의 자체-정렬된 콘택트 공백을 경유한 단락(short circuit)을 초래하지 않고 확실하게 제조될 수 있다.
DRAM 셀 아래에 형성된 상기 에칭 스토퍼는 일반적으로 기판과 DRAM 셀 캐패시터를 연결하는 콘택트 제조에서 에칭 마스크로 사용될 수 있고, 이것은 처리 단계의 중요한 감소에 공헌한다.
더욱이, DRAM 셀 아래의 상기 에칭 스토퍼는 일반적으로 실린더 형 캐패시터 제조에서 또한 에칭 스토퍼로 사용될 수 있고, 이것은 처리 단계의 더 많은 감소에 공헌한다.
DRAM 셀 아래 형성된 상기 에칭 스토퍼는 상기 DRAM 셀 위의 층간 절연막으로부터 습기의 진입을 방지하는 기능을 한다. 그러므로, DRAM 셀 아래의 트렌치(trench)는 특성이 안정될 수 있다.
본 발명에 따른 제조 방법 및 반도체 디바이스는 반도체 기판의 오버에칭을 방지할 수 있고, 두께 내에서 개별적인 구성요소 층을 최적화 하는 다중-계층(multi-layered) 에칭 스토퍼층에서 에칭을 중지함으로써 접합 누설을 방지 또는 최소화할 수 있다.
두께 내로 최적화된 에칭 스토퍼층을 사용하는 DRAM 셀의 숨어있는 처리를 사용함으로써, 전형적으로 층간 절연층과 워드 트랜지스터 사이의 숨어있는 공간상에서 DRAM 셀에 존재하는 공백의 생성은 방지할 수 있다. 그러므로, DRAM 셀 내의 자체-정렬된 콘택트 공백을 경유한 단락(short circuit)을 초래하지 않고 확실하게 제조될 수 있다.
DRAM 셀 아래에 형성된 상기 에칭 스토퍼는 일반적으로 기판과 DRAM 셀 캐패시터를 연결하는 콘택트 제조에서 에칭 마스크로 사용될 수 있고, 이것은 처리 단계의 중요한 감소에 공헌한다.
더욱이, DRAM 셀 아래의 상기 에칭 스토퍼는 일반적으로 실린더 형 캐패시터 제조에서 또한 에칭 스토퍼로 사용될 수 있고, 이것은 처리 단계의 더 많은 감소에 공헌한다.
DRAM 셀 아래 형성된 상기 에칭 스토퍼는 상기 DRAM 셀 위의 층간 절연막으로부터 습기의 진입을 방지하는 기능을 한다. 그러므로, DRAM 셀 아래의 트렌치(trench)는 특성이 안정될 수 있다.
Claims (30)
- DRAM 메모리 셀 및 주변 MOS 트랜지스터를 포함하는 반도체 디바이스에 있어서,절연막이 상기 주변 MOS 트랜지스터 영역의 불순물 확산층과 게이트 전극을 포함하는 표면을 덮기 위해 제 1 에칭 스토퍼층으로서 형성되고,제 2 에칭 스토퍼층이 상기 DRAM 메모리 셀의 캐패시터부의 하부 레벨 또는 상부 레벨로서 형성되고,상기 주변 MOS 트랜지스터의 불순물 확산층 및 게이트 전극은 상기 제 1 에칭 스토퍼층과 상기 제 2 에칭 스토퍼층을 통해 연장하는 전극층에 의해 상기 DRAM 메모리 셀의 상기 캐패시터부의 상부 레벨에 형성된 금속 배선층에 접속되고,이러한 불순물 확산층들 중 적어도 하나는 상기 불순물 확산층 및 디바이스 분리 절연막 사이의 경계에서 상기 전극층에 접속되며,상기 불순물 확산층의 표면에서부터 상기 디바이스 분리 절연막상에 형성된 상기 전극층의 바닥부의 깊이는 상기 불순물 확산층의 접합 깊이와 상기 제 1 에칭 스토퍼층의 두께 중 하나보다 짧은, 반도체 디바이스.
- DRAM 메모리 셀 및 주변 MOS 트랜지스터를 포함하는 반도체 디바이스에 있어서,절연막이 상기 주변 MOS 트랜지스터 영역의 불순물 확산층과 게이트 전극을 포함하는 표면을 덮기 위해 제 1 에칭 스토퍼층으로서 형성되고,제 2 에칭 스토퍼층이 상기 DRAM 메모리 셀의 캐패시터부의 하부 레벨 또는 상부 레벨로서 형성되고,상기 주변 MOS 트랜지스터의 불순물 확산층 및 게이트 전극은 상기 제 1 에칭 스토퍼층과 상기 제 2 에칭 스토퍼층을 통해 연장하는 전극층에 의해 상기 DRAM 메모리 셀의 상기 캐패시터부의 상부 레벨에 형성된 금속 배선층에 접속되고,상기 주변 MOS 트랜지스터의 측벽 형성층과 상기 제 1 에칭 스토퍼층이 상기 DRAM 메모리 셀의 영역의 워드 트랜지스터(word transistor)상에 다층막(multi-layered film)을 형성하도록 적층되고,상기 주변 MOS 트랜지스터의 상기 측벽 형성층과 상기 제 1 에칭 스토퍼층의 상기 다층막은 상기 DRAM 메모리 셀의 영역의 워드 트랜지스터들 사이의 최소 거리의 1/4에서 1/2까지의 범위의 두께를 갖는, 반도체 디바이스.
- DRAM 메모리 셀 및 주변 MOS 트랜지스터를 갖는 반도체의 제조 방법에 있어서,디바이스 분리 절연막과 디바이스 형성 영역들이 형성된 반도체 기판상에 상기 주변 MOS 트랜지스터와 상기 DRAM 메모리 셀의 워드 트랜지스터를 만드는 단계와,상기 DRAM 메모리 셀의 워드 트랜지스터들 사이의 공간을 매립하여 전체를 평탄화하기 위해 상기 제 1 에칭 스토퍼층상에 상기 제 1 에칭 스토퍼층과 다른 층간 절연막을 적층하는 단계와,상기 층간 절연막상에 제 2 에칭 스토퍼층을 형성하는 단계와,상기 제 2 에칭 스토퍼층상에 상기 DRAM 메모리 셀의 캐패시터를 형성하는 단계와,상기 캐패시터상에 절연막을 형성하는 단계와,에칭으로 상기 절연막상에 개구를 형성하고, 상기 제 2 에칭 스토퍼층에서 상기 에칭을 중지하는 단계와,에칭으로 상기 개구에서 상기 제 2 에칭 스토퍼층과 상기 층간 절연막을 제거하고, 상기 제 1 에칭 스토퍼층에서 상기 에칭을 중지하는 단계와,에칭으로 상기 개구에서 상기 제 1 에칭 스토퍼층을 제거하고, 불순물 확산층과 상기 디바이스 분리 절연막 사이의 경계상에 이러한 개구들 중 적어도 하나를 형성하고, 상기 디바이스 분리 절연막의 상부 표면에서부터 상기 개구의 바닥의 깊이를, 상기 불순물 확산층의 접합 깊이보다 짧게 조정하는 단계와,상기 개구내에 전극층을 형성하는 단계와,상기 전극층에 접속된 금속 배선층을 형성하는 단계를 포함하는, 반도체 제조 방법.
- DRAM 메모리 셀 및 주변 MOS 트랜지스터를 갖는 반도체의 제조 방법에 있어서,디바이스 분리 절연막과 디바이스 형성 영역들이 형성된 반도체 기판상에 상기 주변 MOS 트랜지스터와 상기 DRAM 메모리 셀의 워드 트랜지스터를 만드는 단계와,상기 DRAM 메모리 셀의 워드 트랜지스터들 사이의 공간을 매립하여 전체를 평탄화하기 위해 상기 제 1 에칭 스토퍼층상에 상기 제 1 에칭 스토퍼층과 다른 층간 절연막을 적층하는 단계와,상기 층간 절연막상에 제 2 에칭 스토퍼층을 형성하는 단계와,상기 제 2 에칭 스토퍼층상에 상기 DRAM 메모리 셀의 캐패시터를 형성하는 단계와,상기 캐패시터상에 절연막을 형성하는 단계와,에칭으로 상기 절연막상에 개구를 형성하고, 상기 제 2 에칭 스토퍼층에서 상기 에칭을 중지하는 단계와,에칭으로 상기 개구에서 상기 제 2 에칭 스토퍼층과 상기 층간 절연막을 제거하고, 상기 제 1 에칭 스토퍼층에서 상기 에칭을 중지하는 단계와,에칭으로 상기 개구에서 상기 제 1 에칭 스토퍼층을 제거하고, 불순물 확산층과 상기 디바이스 분리 절연막 사이의 경계상에 이러한 개구들 중 적어도 하나를 형성하고, 상기 디바이스 분리 절연막의 상부 표면에서부터 상기 개구의 바닥의 깊이를, 상기 제 1 에칭 스토퍼층의 깊이보다 짧게 조정하는 단계와,상기 개구내에 전극층을 형성하는 단계와,상기 전극층에 접속된 금속 배선층을 형성하는 단계를 포함하는, 반도체 제조 방법.
- DRAM 메모리 셀 및 주변 MOS 트랜지스터를 갖는 반도체의 제조 방법에 있어서,디바이스 분리 절연막과 디바이스 형성 영역들이 형성된 반도체 기판상에 상기 주변 MOS 트랜지스터의 게이트 전극과 상기 DRAM 메모리 셀의 워드 트랜지스터의 게이트 전극을 만드는 단계와,상기 DRAM 메모리 셀의 워드 트랜지스터의 게이트 전극과 상기 주변 MOS 트랜지스터의 게이트 전극을 덮는, 측벽 형성층이 되는 절연막을 적층하고, 상기 주변 MOS 트랜지스터의 게이트 측벽상에 측벽을 형성하고 상기 DRAM 메모리 셀을 만들기 위한 영역에 상기 측벽 형성층을 유지하기 위해 상기 주변 MOS 트랜지스터를 만들기 위한 영역에만 상기 측벽 형성 영역을 이방성으로 하는 단계와,상기 측벽 형성층과 상기 제 1 에칭 스토퍼층의 다층막의 두께가 상기 DRAM 메모리 셀들의 워드 트랜지스터들 사이의 최소 거리의 1/4에서 1/2까지의 범위의 두께가 되도록 상기 주변 MOS 트랜지스터 영역의 상기 영역의 게이트 전극과 불순물 확산 영역상에 제 1 에칭 스토퍼층으로서 이용될 절연막을 형성하는 단계와,상기 DRAM 메모리 셀의 워드 트랜지스터들 사이의 공간을 매립하여 전체를 평탄화하기 위해 상기 제 1 에칭 스토퍼층상에 상기 제 1 에칭 스토퍼층과 다른 층간 절연막을 적층하는 단계와,상기 층간 절연막상에 제 2 에칭 스토퍼층을 형성하는 단계와,상기 제 2 에칭 스토퍼층상에 상기 DRAM 메모리 셀의 캐패시터를 형성하는 단계와,상기 캐패시터상에 절연막을 형성하는 단계와,에칭으로 상기 절연막상에 개구를 형성하고, 상기 제 2 에칭 스토퍼층에서 상기 에칭을 중지하는 단계와,에칭으로 상기 개구에서 상기 제 2 에칭 스토퍼층과 상기 층간 절연막을 제거하고, 상기 제 1 에칭 스토퍼층에서 상기 에칭을 중지하는 단계와,에칭으로 상기 개구에서 상기 제 1 에칭 스토퍼층을 제거하는 단계와,상기 개구내에 전극층을 형성하는 단계와,상기 전극층에 접속된 금속 배선층을 형성하는 단계를 포함하는, 반도체 제조 방법.
- DRAM 메모리 셀 및 주변 MOS 트랜지스터를 포함하는 반도체 디바이스에 있어서,절연막이 상기 주변 MOS 트랜지스터 영역의 불순물 확산층과 게이트 전극을 덮기 위해 제 1 에칭 스토퍼층으로서 형성되고,제 2 에칭 스토퍼층이 상기 DRAM 메모리 셀의 캐패시터부의 상부 레벨 및/또는 하부 레벨에 형성되고,상기 주변 MOS 트랜지스터의 상기 불순물 확산층과 상기 게이트 전극은 상기 제 1 에칭 스토퍼층과 상기 제 2 에칭 스토퍼층을 통해 연장하는 전극층에 의해 상기 DRAM 메모리 셀의 상기 캐패시터부의 상부 레벨에 형성된 금속 배선층에 접속되고,상기 불순물 확산층들 중 적어도 하나는 상기 불순물 확산층과 디바이스 분리 절연막 사이의 경계에서 상기 전극층에 접속되고,상기 불순물 확산층의 표면에서부터 상기 디바이스 분리 절연막상에 형성된 상기 전극층의 바닥부의 깊이는 상기 불순물 확산층의 접합 깊이보다 짧은, 반도체 디바이스.
- DRAM 메모리 셀 및 주변 MOS 트랜지스터를 포함하는 반도체 디바이스에 있어서,절연막이 주변 MOS 트랜지스터 영역의 불순물 확산층과 게이트 전극을 덮기 위해 제 1 에칭 스토퍼층으로서 형성되고,제 2 에칭 스토퍼층이 상기 DRAM 메모리 셀의 캐패시터부의 상부 레벨 및/또는 하부 레벨에 형성되고,상기 주변 MOS 트랜지스터의 상기 불순물 확산층과 상기 게이트 전극은 상기 제 1 에칭 스토퍼층과 상기 제 2 에칭 스토퍼층을 통해 연장하는 전극층에 의해 상기 DRAM 메모리 셀의 상기 캐패시터부의 상부 레벨에 형성된 금속 배선층에 접속되고,상기 불순물 확산층들 중 적어도 하나는 상기 불순물 확산층과 디바이스 분리 절연막 사이의 경계에서 상기 전극층에 접속되고,상기 불순물 확산층의 표면에서부터 상기 디바이스 분리 절연막상에 형성된 상기 전극층의 바닥부의 깊이는 상기 제 1 에칭 스토퍼층의 두께보다 짧은, 반도체 디바이스.
- DRAM 메모리 셀 및 주변 MOS 트랜지스터를 포함하는 반도체 디바이스에 있어서,절연막이 주변 MOS 트랜지스터 영역의 불순물 확산층과 게이트 전극상에 제 1 에칭 스토퍼층으로서 형성되고,제 2 에칭 스토퍼층이 상기 DRAM 메모리 셀의 캐패시터부의 상부 레벨 및/또는 하부 레벨에 형성되고,상기 주변 MOS 트랜지스터의 상기 불순물 확산층과 상기 게이트 전극은 각각 상기 제 1 에칭 스토퍼층과 상기 제 2 에칭 스토퍼층을 통해 연장하는 전극층에 의해 상기 DRAM 메모리 셀의 상기 캐패시터부의 상부 레벨에 형성된 금속 배선층에 접속되고,상기 주변 MOS 트랜지스터의 측벽 형성층과 상기 제 1 에칭 스토퍼층은 상기 DRAM 메모리 셀의 영역의 워드 트랜지스터상에 다층막을 형성하도록 적층되며,상기 주변 MOS 트랜지스터의 상기 측벽 형성층과 상기 제 1 에칭 스토퍼층의 상기 다층막은 상기 DRAM 메모리 셀의 상기 영역의 워드 트랜지스터들 사이의 최소 거리의 1/4에서 1/2까지의 범위의 두께를 갖는, 반도체 디바이스.
- DRAM 메모리 셀 및 주변 MOS 트랜지스터를 포함하는 반도체 디바이스에 있어서,절연막이 주변 MOS 트랜지스터 영역의 불순물 확산층과 게이트 전극상에 제 1 에칭 스토퍼층으로서 형성되고,제 2 에칭 스토퍼층이 상기 DRAM 메모리 셀의 캐패시터부의 상부 레벨 및/또는 하부 레벨에 형성되고,상기 주변 MOS 트랜지스터의 측벽 형성층과 상기 제 1 에칭 스토퍼층이 상기 DRAM 메모리 셀의 영역의 워드 트랜지스터상에 다층막을 형성하도록 적층되며,상기 주변 MOS 트랜지스터의 상기 측벽 형성층과 상기 제 1 에칭 스토퍼층의 상기 다층막은 상기 DRAM 메모리 셀의 상기 영역의 워드 트랜지스터들 사이의 최소 거리의 1/4에서 1/3까지의 범위의 두께를 갖는, 반도체 디바이스.
- DRAM 메모리 셀 및 주변 MOS 트랜지스터를 포함하는 반도체 디바이스에 있어서,절연막이 주변 MOS 트랜지스터 영역의 불순물 확산층과 게이트 전극상에 제 1 에칭 스토퍼층으로서 형성되고,제 2 에칭 스토퍼층이 상기 DRAM 메모리 셀의 캐패시터부의 상부 레벨 및/또는 하부 레벨에 형성되고,상기 주변 MOS 트랜지스터의 측벽 형성층과 상기 제 1 에칭 스토퍼층이 상기 DRAM 메모리 셀의 영역의 워드 트랜지스터상에 다층막을 형성하도록 적층되며,상기 주변 MOS 트랜지스터의 상기 측벽 형성층과 상기 제 1 에칭 스토퍼층의 상기 다층막은 상기 DRAM 메모리 셀의 상기 영역의 워드 트랜지스터들 사이의 최소 거리의 1/4에서 1/2까지의 범위의 두께를 가지며,어닐링시 유동가능한 산화막이 상기 DRAM 메모리 셀 영역의 상기 제 1 에칭 스토퍼층상에 형성되는, 반도체 디바이스.
- DRAM 메모리 셀 및 주변 MOS 트랜지스터를 포함하는 반도체 디바이스에 있어서,절연막이 주변 MOS 트랜지스터 영역의 불순물 확산층과 게이트 전극상에 제 1 에칭 스토퍼층으로서 형성되고,제 2 에칭 스토퍼층이 상기 DRAM 메모리 셀의 캐패시터부의 상부 레벨 및/또는 하부 레벨에 형성되고,상기 주변 MOS 트랜지스터의 상기 불순물 확산층과 상기 게이트 전극은 각각 상기 제 1 에칭 스토퍼층과 상기 제 2 에칭 스토퍼층을 통해 연장하는 전극층에 의해 상기 DRAM 메모리 셀의 상기 캐패시터부의 상부 레벨에 형성된 금속 배선층에 접속되고,상기 주변 MOS 트랜지스터의 게이트 전극들 중 적어도 하나는 상기 게이트 전극의 측벽상에 형성된 측벽 절연막과 상기 게이트 전극 사이의 경계에서 상기 제 1 에칭 스토퍼층과 상기 제 2 에칭 스토퍼층을 통해 연장하는 상기 전극층에 접속되고,상기 디바이스 분리 절연막의 상부 표면에서부터 상기 측벽 절연막상에 형성된 상기 전극층의 바닥부의 깊이는 상기 디바이스 분리 절연막의 바닥부의 깊이보다 짧은, 반도체 디바이스.
- DRAM 메모리 셀 및 주변 MOS 트랜지스터를 포함하는 반도체 디바이스에 있어서,절연막이 주변 MOS 트랜지스터 영역의 불순물 확산층과 게이트 전극을 덮기 위해 제 1 에칭 스토퍼층으로서 형성되고,제 2 에칭 스토퍼층이 상기 DRAM 메모리 셀의 캐패시터부의 상부 레벨 및/또는 하부 레벨에 형성되고,상기 제 2 에칭 스토퍼층을 통해 상기 DRAM 메모리 셀들의 비트 라인에 접속된 전극층들 중 적어도 하나는 디바이스 분리 절연막상에 위치하고,상기 디바이스 분리 절연막의 표면에서부터 상기 전극층의 바닥부의 깊이는 상기 디바이스 분리 절연막의 두께보다 짧은, 반도체 디바이스.
- DRAM 메모리 셀 및 주변 MOS 트랜지스터를 포함하는 반도체 디바이스에 있어서,절연막이 주변 MOS 트랜지스터 영역의 불순물 확산층과 게이트 전극을 덮기 위해 제 1 에칭 스토퍼층으로서 형성되고,제 2 에칭 스토퍼층이 상기 DRAM 메모리 셀의 캐패시터부의 상부 레벨 및/또는 하부 레벨에 형성되고,상기 제 2 에칭 스토퍼층을 통해 상기 DRAM 메모리 셀들의 비트 라인에 접속된 전극층들 중 적어도 하나는 불순물 확산층상에 위치하고,상기 불순물 확산층의 표면에서부터 상기 불순물 확산층상에 위치한 상기 전극들 중 상기 제 1 에칭 스토퍼층을 통과하여 상기 불순물 확산층에 도달하는 전극층의 바닥부의 깊이는 상기 불순물 확산층의 접합 깊이보다 짧은, 반도체 디바이스.
- 제 13 항에 있어서, 상기 전극층에 접속된 상기 불순물 확산층과 상기 DRAM 메모리 셀의 비트 라인은 전위가 동일한, 반도체 디바이스.
- 제 6 항에 있어서, 절연층이 주변 MOS 트랜지스터 영역의 불순물 확산층과 게이트 전극상에 제 1 에칭 스토퍼층으로서 형성되고,제 2 에칭 스토퍼층이 상기 DRAM 메모리 셀의 캐패시터부의 상부 레벨 및/또는 하부 레벨에 형성되며,상기 주변 MOS 트랜지스터의 상기 불순물 확산층과 상기 게이트 전극은 각각 상기 제 1 에칭 스토퍼층과 상기 제 2 에칭 스토퍼층을 통해 연장하는 전극층에 의해 상기 DRAM 메모리 셀의 상기 캐패시터부의 상부 레벨에 형성된 금속 배선층에 접속되고,상기 제 2 에칭 스토퍼층의 두께는 상기 제 1 에칭 스토퍼층의 두께보다 두꺼운, 반도체 디바이스.
- 제 7 항에 있어서, 절연막이 주변 MOS 트랜지스터 영역의 불순물 확산층과 게이트 전극상에 제 1 에칭 스토퍼층으로서 형성되고,제 2 에칭 스토퍼층이 상기 DRAM 메모리 셀의 캐패시터부의 상부 레벨 및/또는 하부 레벨에 형성되고,상기 주변 MOS 트랜지스터의 상기 불순물 확산층과 상기 게이트 전극은 각각 상기 제 1 에칭 스토퍼층과 상기 제 2 에칭 스토퍼층을 통해 연장하는 전극층에 의해 상기 DRAM 메모리 셀의 상기 캐패시터부의 상부 레벨에 형성된 금속 배선층에 접속되고,상기 제 2 에칭 스토퍼층의 두께는 상기 제 1 에칭 스토퍼층의 두께보다 두꺼운, 반도체 디바이스.
- 제 8 항에 있어서, 절연막이 주변 MOS 트랜지스터 영역의 불순물 확산층과 게이트 전극상에 제 1 에칭 스토퍼층으로서 형성되고,제 2 에칭 스토퍼층이 상기 DRAM 메모리 셀의 캐패시터부의 상부 레벨 및/또는 하부 레벨에 형성되고,상기 주변 MOS 트랜지스터의 상기 불순물 확산층과 상기 게이트 전극은 각각 상기 제 1 에칭 스토퍼층과 상기 제 2 에칭 스토퍼층을 통해 연장하는 전극층에 의해 상기 DRAM 메모리 셀의 상기 캐패시터부의 상부 레벨에 형성된 금속 배선층에 접속되고,상기 제 2 에칭 스토퍼층의 두께는 상기 제 1 에칭 스토퍼층의 두께보다 두꺼운, 반도체 디바이스.
- 제 9 항에 있어서, 절연막이 주변 MOS 트랜지스터 영역의 불순물 확산층과 게이트 전극상에 제 1 에칭 스토퍼층으로서 형성되고,제 2 에칭 스토퍼층이 상기 DRAM 메모리 셀의 캐패시터부의 상부 레벨 및/또는 하부 레벨에 형성되고,상기 주변 MOS 트랜지스터의 상기 불순물 확산층과 상기 게이트 전극은 각각 상기 제 1 에칭 스토퍼층과 상기 제 2 에칭 스토퍼층을 통해 연장하는 전극층에 의해 상기 DRAM 메모리 셀의 상기 캐패시터부의 상부 레벨에 형성된 금속 배선층에 접속되고,상기 제 2 에칭 스토퍼층의 두께는 상기 제 1 에칭 스토퍼층의 두께보다 두꺼운, 반도체 디바이스.
- 제 10 항에 있어서, 절연막이 주변 MOS 트랜지스터 영역의 불순물 확산층과 게이트 전극상에 제 1 에칭 스토퍼층으로서 형성되고,제 2 에칭 스토퍼층이 상기 DRAM 메모리 셀의 캐패시터부의 상부 레벨 및/또는 하부 레벨에 형성되고,상기 주변 MOS 트랜지스터의 상기 불순물 확산층과 상기 게이트 전극은 각각 상기 제 1 에칭 스토퍼층과 상기 제 2 에칭 스토퍼층을 통해 연장하는 전극층에 의해 상기 DRAM 메모리 셀의 상기 캐패시터부의 상부 레벨에 형성된 금속 배선층에 접속되고,상기 제 2 에칭 스토퍼층의 두께는 상기 제 1 에칭 스토퍼층의 두께보다 두꺼운, 반도체 디바이스.
- 상기 제 11 항에 있어서, 절연막이 주변 MOS 트랜지스터 영역의 불순물 확산층과 게이트 전극상에 제 1 에칭 스토퍼층으로서 형성되고,제 2 에칭 스토퍼층이 상기 DRAM 메모리 셀의 캐패시터부의 상부 레벨 및/또는 하부 레벨에 형성되고,상기 주변 MOS 트랜지스터의 상기 불순물 확산층과 상기 게이트 전극은 각각 상기 제 1 에칭 스토퍼층과 상기 제 2 에칭 스토퍼층을 통해 연장하는 전극층에 의해 상기 DRAM 메모리 셀의 상기 캐패시터부의 상부 레벨에 형성된 금속 배선층에 접속되고,상기 제 2 에칭 스토퍼층의 두께는 상기 제 1 에칭 스토퍼층의 두께보다 두꺼운, 반도체 디바이스.
- 제 5 항에 있어서,상기 제 1 에칭 스토퍼층으로서 상기 절연막은, 상기 측벽 형성층과 상기 제 1 에칭 스토퍼층에 의해 형성된 상기 다층막의 두께가 상기 DRAM 메모리 셀들의 워드 트랜지스터들 사이의 최소 거리의 1/4에서 1/3까지의 범위가 되도록 형성되는, 반도체 제조 방법.
- DRAM 메모리 셀 및 주변 MOS 트랜지스터를 갖는 반도체의 제조 방법에 있어서,디바이스 분리 절연막과 디바이스 형성 영역들이 형성된 반도체 기판상에 상기 주변 MOS 트랜지스터와 상기 DRAM 메모리 셀의 워드 트랜지스터를 만드는 단계와,상기 DRAM 메모리 셀들의 워드 트랜지스터들 사이의 공간을 매립하여 전체를 평탄화하기 위해 상기 제 1 에칭 스토퍼층상에 상기 제 1 에칭 스토퍼층과 다른 층간 절연막을 적층하는 단계와,상기 층간 절연막상에 제 2 에칭 스토퍼층을 형성하는 단계와,상기 제 2 에칭 스토퍼층상에 상기 DRAM 메모리 셀의 캐패시터를 형성하는 단계와,상기 캐패시터상에 절연막을 형성하는 단계와,에칭으로 상기 절연막상에 개구를 형성하고, 상기 제 2 에칭 스토퍼층에서 상기 에칭을 중지하는 단계와,에칭으로 상기 개구에서 상기 제 2 에칭 스토퍼층과 상기 층간 절연막을 제거하고, 상기 제 1 에칭 스토퍼층에서 상기 에칭을 중지하는 단계와,에칭으로 상기 개구에서 상기 제 1 에칭 스토퍼층을 제거하고, 상기 게이트 전극과 상기 측벽 절연막 사이의 경계상에 이러한 개구들 중 적어도 하나를 형성하고, 상기 디바이스 분리 절연막의 상부 표면에서부터 상기 측벽 절연막상에 형성된 상기 개구의 바닥의 깊이를, 상기 디바이스 분리 절연막의 깊이보다 짧게 조정하는 단계와,상기 개구내에 전극층을 형성하는 단계와,상기 전극층에 접속된 금속 배선층을 형성하는 단계를 포함하는, 반도체 제조 방법.
- 제 3 항에 있어서, 상기 제 2 에칭 스토퍼층은 상기 제 1 에칭 스토퍼층의 두께보다 더 큰 두께를 가지며, 상기 방법은,에칭으로 상기 개구에서 상기 제 2 에칭 스토퍼층과 상기 층간 절연막을 제거하고, 상기 제 1 에칭 스토퍼층에서 에칭을 일단 중지하고, 상기 개구에서 상기 제 1 에칭 스토퍼층을 제거하는 단계를 더 포함하는, 반도체 제조 방법.
- DRAM 메모리 셀 및 주변 MOS 트랜지스터를 갖는 반도체의 제조 방법에 있어서,디바이스 분리 절연막과 디바이스 형성 영역들이 형성된 반도체 기판상에 상기 주변 MOS 트랜지스터와 상기 DRAM 메모리 셀의 워드 트랜지스터를 만드는 단계와,상기 주변 MOS 트랜지스터 영역의 상기 영역의 불순물 확산 영역과 게이트 전극상에 제 1 에칭 스토퍼층으로서 이용될 절연막을 형성하는 단계와,상기 DRAM 메모리 셀들의 워드 트랜지스터들 사이의 공간을 매립하여 전체를 평탄화하기 위해 상기 제 1 에칭 스토퍼층상에 상기 제 1 에칭 스토퍼층과 다른 층간 절연막을 적층하는 단계와,상기 층간 절연막상에 제 2 에칭 스토퍼층을 형성하는 단계와,상기 제 2 에칭 스토퍼층상에 상기 DRAM 메모리 셀의 캐패시터를 형성하는 단계와,상기 캐패시터상에 절연막을 형성하는 단계와,상기 주변 MOS 트랜지스터의 상기 게이트 전극의 상기 절연막상에 제 1 개구를 형성하고, 상기 제 2 에칭 스토퍼층에서 상기 에칭을 일단 중지하는 단계와,상기 제 1 개구에서 상기 제 2 에칭 스토퍼층과 상기 층간 절연막을 제거하고, 상기 제 1 에칭 스토퍼층에서 상기 에칭을 일단 중지하는 단계와,상기 제 1 개구에서 상기 제 1 에칭 스토퍼층을 제거하고,상기 주변 MOS 트랜지스터의 불순물 확산 영역상에 그리고 상기 캐패시터상의 상기 절연막상에 제 2 개구를 형성하고, 상기 제 2 에칭 스토퍼층에서 상기 에칭을 일단 중지하는 단계와,상기 제 2 개구에서 상기 제 2 에칭 스토퍼층과 상기 층간 절연막을 제거하고, 상기 에칭 스토퍼층에서 에칭을 일단 중지하는 단계와,상기 제 2 개구에서 상기 제 1 에칭 스토퍼층을 제거하는 단계와,상기 제 1 개구 및 상기 제 2 개구에 전극층을 형성하는 단계와,상기 전극층에 접속된 금속 배선층을 형성하는 단계를 포함하는, 반도체 제조 방법.
- DRAM 메모리 셀 및 주변 MOS 트랜지스터를 갖는 반도체의 제조 방법에 있어서,디바이스 분리 절연막과 디바이스 형성 영역들이 형성된 반도체 기판상에 상기 주변 MOS 트랜지스터의 게이트 전극과 상기 DRAM 메모리 셀의 워드 트랜지스터의 게이트 전극을 만드는 단계와,상기 주변 MOS 트랜지스터 영역의 상기 영역의 불순물 확산 영역과 게이트 전극상에 제 1 에칭 스토퍼층으로서 이용될 절연막을 형성하는 단계와,상기 DRAM 메모리 셀들의 워드 트랜지스터들 사이의 공간을 매립하여 전체를 평탄화하기 위해 상기 제 1 에칭 스토퍼층상에 상기 제 1 에칭 스토퍼층과 다른 층간 절연막을 적층하는 단계와,상기 층간 절연막상에 제 2 에칭 스토퍼층을 형성하는 단계와,상기 제 2 에칭 스토퍼층상에 등방성 에칭으로 제거가능한 절연막을 형성하는 단계와,등방성 에칭으로 제거가능한 상기 절연막에 개구를 선택적으로 형성하고, 가이드 개구내에 상기 DRAM 메모리 셀의 캐패시터 하부 전극을 형성하는 단계와,등방성 에칭의 스토퍼로서 상기 제 2 에칭 스토퍼층을 이용하여 등방성 에칭으로 제거가능한 상기 절연막을 제거하는 단계와,상기 캐패시터 하부 전극상에 캐패시터 유전막과 캐패시터 상부 전극을 형성하는 단계와,상기 캐패시터 상부 전극상에 절연막을 형성하는 단계와,상기 절연막상에 개구를 형성하고, 상기 제 2 에칭 스토퍼층에서 상기 에칭을 일단 중지하는 단계와,에칭으로 상기 개구에서 상기 제 2 에칭 스토퍼층과 상기 층간 절연막을 제거하고, 상기 제 1 에칭 스토퍼층에서 에칭을 일단 중지하는 단계와,에칭으로 상기 개구에서 상기 제 1 에칭 스토퍼층을 제거하는 단계와,상기 개구에 전극층을 형성하는 단계와,상기 전극층에 접속된 금속 배선층을 형성하는 단계를 포함하는, 반도체 제조 방법.
- DRAM 메모리 셀 및 주변 MOS 트랜지스터를 갖는 반도체의 제조 방법에 있어서,디바이스 분리 절연막과 디바이스 형성 영역들이 형성된 반도체 기판상에 상기 주변 MOS 트랜지스터의 게이트 전극과 상기 DRAM 메모리 셀의 워드 트랜지스터의 게이트 전극을 만드는 단계와,상기 주변 MOS 트랜지스터 영역의 상기 영역의 불순물 확산 영역과 게이트 전극상에 제 1 에칭 스토퍼층으로서 이용될 절연막을 형성하는 단계와,상기 DRAM 메모리 셀들의 워드 트랜지스터들 사이의 공간을 매립하여 전체를 평탄화하기 위해 상기 제 1 에칭 스토퍼층상에 상기 제 1 에칭 스토퍼층과 다른 층간 절연막을 적층하는 단계와,상기 DRAM 메모리 셀상에 형성된 상기 층간 절연막상에 개구를 형성하고, 상기 DRAM 메모리 셀의 불순물 확산 영역에 접속하는 전극층을 형성하는 단계와,상기 전극층을 덮는 층간 절연막을 형성하고, 상기 층간 절연막상에 제 2 에칭 스토퍼층을 형성하는 단계와,상기 DRAM 메모리 셀의 상기 불순물 확산 영역에 접속하는 상기 전극층상의 상기 제 2 에칭 스토퍼층의 위치에 개구를 형성하는 단계와,상기 개구의 측벽들에 측벽을 형성하여 상기 개구보다 직경이 작은 콘택트 홀을 갖는 에칭 마스크를 형성하고, 상기 에칭 마스크를 이용하여 에칭함으로써 상기 DRAM 메모리 셀의 상기 불순물 확산 영역에 접속하는 상기 전극층상에 개구를 형성하는 단계와,상기 전극층상의 개구를 통하여 상기 DRAM 메모리 셀의 상기 불순물 확산 영역에 접속되는 DRAM 캐패시터를 형성하는 단계와,상기 캐패시터상에 절연막을 형성하는 단계와,상기 캐패시터상에 상기 절연막에 개구를 형성하고, 그 처리시 상기 제 2 에칭 스토퍼층에서 상기 에칭을 일단 중지하는 단계와,상기 개구에서 상기 제 2 에칭 스토퍼층과 상기 층간 절연막을 제거하고, 상기 제 1 에칭 스토퍼층에서 상기 에칭을 일단 중지하는 단계와,에칭으로 상기 개구에서 상기 제 1 에칭 스토퍼층을 제거하는 단계와,상기 개구에 전극층을 형성하는 단계와,상기 전극층에 접속되는 금속 배선층을 형성하는 단계를 포함하는, 반도체 제조 방법.
- 제 26 항에 있어서, 상기 전극층을 덮는 상기 층간 절연막상에 비트 라인을 형성하는 단계를 더 포함하며,상기 비트 라인은 트리밍(trimming) 기술을 이용하여 리소그래피의 해상도 한계보다 크지 않는 라인 폭을 갖는, 반도체 제조 방법
- DRAM 메모리 셀 및 주변 MOS 트랜지스터를 갖는 반도체의 제조 방법에 있어서,디바이스 분리 절연막과 디바이스 형성 영역들이 형성된 반도체 기판상에 상기 주변 MOS 트랜지스터와 상기 DRAM 메모리 셀의 워드 트랜지스터를 만드는 단계와,상기 주변 MOS 트랜지스터 영역의 상기 영역의 불순물 확산 영역과 게이트 전극상에 제 1 에칭 스토퍼층으로서 이용될 절연막을 형성하는 단계와,상기 DRAM 메모리 셀의 워드 트랜지스터들 사이의 공간을 매립하여 전체를 평탄화하기 위해 상기 제 1 에칭 스토퍼층상에 상기 제 1 에칭 스토퍼층과 다른 층간 절연막을 적층하는 단계와,상기 DRAM 메모리 셀상에 형성된 상기 층간 절연막에 개구를 형성하고, 상기 DRAM 메모리 셀의 불순물 확산 영역에 접속하는 전극층을 형성하는 단계와,상기 전극층을 덮는 층간 절연막을 형성하고, 상기 층간 절연막상에 제 2 에칭 스토퍼층을 형성하는 단계와,상기 DRAM 메모리 셀의 상기 불순물 확산 영역에 접속하는 상기 전극층상의 상기 제 2 에칭 스토퍼층의 위치에 개구를 형성하는 단계와,상기 개구의 측벽들에 측벽을 형성하여 상기 개구보다 직경이 작은 콘택트 홀을 갖는 에칭 마스크를 형성하고, 상기 에칭 마스크를 이용하여 에칭함으로써 상기 DRAM 메모리 셀의 상기 불순물 확산 영역에 접속하는 상기 전극층상에 개구를 형성하는 단계와,상기 전극층상의 개구를 통하여 상기 DRAM 메모리 셀의 상기 불순물 확산 영역에 접속되는 DRAM 캐패시터를 형성하는 단계와,상기 DRAM 메모리 셀의 캐패시터 하부 전극상에 캐패시터 유전막과 캐패시터 상부 전극을 형성하고, 상기 캐패시터 상부 전극의 에칭 처리시 적어도 상기 제 2 에칭 스토퍼층의 부분을 제거하는 단계와,상기 DRAM 메모리 셀의 상기 캐패시터 하부 전극상에 제 3 에칭 스토퍼층을 형성하는 단계와,상기 제 3 에칭 스토퍼층상에 절연막을 형성하는 단계와,상기 절연막상에 개구를 형성하고, 상기 제 3 에칭 스토퍼층에서 상기 에칭을 일단 중지하는 단계와,상기 개구에서 상기 제 3 에칭 스토퍼층과 상기 층간 절연막을 제거하고, 상기 제 1 에칭 스토퍼층에서 상기 에칭을 일단 중지하는 단계와,상기 개구에서 상기 제 1 에칭 스토퍼층을 제거하는 단계와,상기 개구에 전극층을 형성하는 단계와,상기 전극층에 접속되는 금속 배선층을 형성하는 단계를 포함하는, 반도체 제조 방법.
- 제 28 항에 있어서, 상기 전극층을 덮는 상기 층간 절연막상에 비트 라인을 형성하는 단계를 더 포함하며,상기 비트 라인은 트리밍(trimming) 기술을 이용하여 리소그래피의 해상도 한계보다 크지 않는 라인 폭을 갖는, 반도체 제조 방법.
- DRAM 메모리 셀 및 주변 MOS 트랜지스터를 갖는 반도체의 제조 방법에 있어서,디바이스 분리 절연막과 디바이스 형성 영역들이 형성된 반도체 기판상에 상기 주변 MOS 트랜지스터와 상기 DRAM 메모리 셀의 워드 트랜지스터를 만드는 단계와,상기 주변 MOS 트랜지스터 영역의 상기 영역의 불순물 확산층과 게이트 전극상에 제 1 에칭 스토퍼층으로서 이용될 절연막을 형성하는 단계와,상기 DRAM 메모리 셀의 워드 트랜지스터들 사이의 공간을 매립하여 전체를 평탄화하기 위해 상기 제 1 에칭 스토퍼층상에 상기 제 1 에칭 스토퍼층과 다른 층간 절연막을 적층하는 단계와,상기 층간 절연막상에 제 2 에칭 스토퍼층을 형성하는 단계와,상기 제 2 에칭 스토퍼층상에 상기 DRAM 메모리 셀의 캐패시터를 형성하는 단계와,상기 캐패시터상에 절연막을 형성하는 단계와,상기 절연막상에 개구를 형성하고, 상기 제 2 에칭 스토퍼층에서 상기 에칭을 일단 중지하는 단계와,에칭으로 상기 개구에서 상기 제 2 에칭 스토퍼층과 상기 층간 절연막을 제거하고, 상기 제 1 에칭 스토퍼층에서 상기 에칭을 일단 중지하는 단계와,상기 개구에서 상기 제 1 에칭 스토퍼층을 제거하고, 상기 불순물 확산층과 상기 디바이스 분리 절연막 사이의 경계상에 이러한 개구들 중 적어도 하나를 형성하고, 상기 디바이스 분리 절연막의 상부 표면에서부터 상기 개구의 바닥의 깊이를, 상기 불순물 확산층의 접합 깊이보다 짧게 조정하는 단계와,상기 개구에 전극층을 형성하는 단계와,상기 전극층에 접속되는 금속 배선층을 형성하는 단계를 포함하는, 반도체 제조 방법.
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| KR100431746B1 (ko) * | 2002-06-29 | 2004-05-17 | 주식회사 하이닉스반도체 | 펀치 발생을 억제할 수 있는 반도체소자 제조방법 |
| US7884023B1 (en) * | 2005-09-12 | 2011-02-08 | National Semiconductor Corporation | System and method for using siliciding PECVD silicon nitride as a dielectric anti-reflective coating and hard mask |
| JP2009049034A (ja) * | 2007-08-13 | 2009-03-05 | Renesas Technology Corp | 半導体装置 |
| TWI540710B (zh) * | 2012-06-22 | 2016-07-01 | Sony Corp | A semiconductor device, a method for manufacturing a semiconductor device, and an electronic device |
| KR102222344B1 (ko) | 2013-05-02 | 2021-03-02 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| CN105190902B (zh) | 2013-05-09 | 2019-01-29 | 株式会社半导体能源研究所 | 半导体装置及其制造方法 |
| KR20180006740A (ko) * | 2016-07-11 | 2018-01-19 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
| JP2020035977A (ja) | 2018-08-31 | 2020-03-05 | キオクシア株式会社 | 半導体記憶装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950026039A (ko) * | 1994-02-25 | 1995-09-18 | 모리시다 요이치 | 반도체 장치 및 그 제조방법 |
| KR19980064253A (ko) * | 1996-12-19 | 1998-10-07 | 윌리엄비.켐플러 | 텅스텐이 캡된 폴리실리콘 게이트 전극에서 유전체 측벽에 대한텅스텐 산화 방지 방법 |
| KR100190061B1 (ko) * | 1996-07-16 | 1999-06-01 | 윤종용 | 실리사이드 형성 방법 |
| KR100282704B1 (ko) * | 1998-06-29 | 2001-03-02 | 윤종용 | 반도체 장치의 콘택 홀을 형성하는 방법(a method of forming a contact hole of semiconductor device) |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01303726A (ja) * | 1988-06-01 | 1989-12-07 | Fujitsu Ltd | 薄膜形成方法 |
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| JP3368726B2 (ja) * | 1995-08-07 | 2003-01-20 | ヤマハ株式会社 | 半導体記憶装置とその製造方法 |
| US5550076A (en) * | 1995-09-11 | 1996-08-27 | Vanguard International Semiconductor Corp. | Method of manufacture of coaxial capacitor for dram memory cell and cell manufactured thereby |
| JPH09321242A (ja) * | 1996-05-30 | 1997-12-12 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JPH09321249A (ja) * | 1996-05-31 | 1997-12-12 | Hitachi Ltd | 半導体集積回路装置の製造方法および半導体集積回路装置 |
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| JP3596836B2 (ja) | 1996-09-05 | 2004-12-02 | 株式会社ルネサステクノロジ | 配線層コンタクト構造を有する半導体装置の製造方法 |
| JPH10200067A (ja) * | 1996-12-29 | 1998-07-31 | Sony Corp | 半導体装置の製造方法 |
| JP3878724B2 (ja) * | 1997-10-14 | 2007-02-07 | 株式会社ルネサステクノロジ | 半導体集積回路装置およびその製造方法 |
| US6018180A (en) * | 1997-12-23 | 2000-01-25 | Advanced Micro Devices, Inc. | Transistor formation with LI overetch immunity |
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| JPH11243180A (ja) * | 1998-02-25 | 1999-09-07 | Sony Corp | 半導体装置の製造方法 |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950026039A (ko) * | 1994-02-25 | 1995-09-18 | 모리시다 요이치 | 반도체 장치 및 그 제조방법 |
| KR100190061B1 (ko) * | 1996-07-16 | 1999-06-01 | 윤종용 | 실리사이드 형성 방법 |
| KR19980064253A (ko) * | 1996-12-19 | 1998-10-07 | 윌리엄비.켐플러 | 텅스텐이 캡된 폴리실리콘 게이트 전극에서 유전체 측벽에 대한텅스텐 산화 방지 방법 |
| KR100282704B1 (ko) * | 1998-06-29 | 2001-03-02 | 윤종용 | 반도체 장치의 콘택 홀을 형성하는 방법(a method of forming a contact hole of semiconductor device) |
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