JPH11243180A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11243180A JPH11243180A JP10043081A JP4308198A JPH11243180A JP H11243180 A JPH11243180 A JP H11243180A JP 10043081 A JP10043081 A JP 10043081A JP 4308198 A JP4308198 A JP 4308198A JP H11243180 A JPH11243180 A JP H11243180A
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- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
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- Manufacturing & Machinery (AREA)
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Abstract
(57)【要約】
【課題】 キャパシタ誘電体膜材料に高誘電体材料を用
い、周辺回路の形成工程で補償用拡散層の形成を行って
もキャパシタの容量低下を招かないようにする。 【解決手段】 メモリセル部を形成するセル領域（イ）
と周辺回路部を形成する回路領域（ロ）とを有した半導
体基板１１を備えるとともに、回路領域（ロ）の半導体
基板１１に拡散層１５を形成し、かつその半導体基板１
１上に第１層間絶縁膜１６を形成した基体１０を用い、
まず回路領域（ロ）の第１層間絶縁膜１６に、底部に拡
散層１５を露出させるように接続孔２３ａを形成する工
程と、接続孔２３ａの底部近傍の拡散層１５に不純物を
イオン注入する工程と、拡散層１５に導入した不純物を
活性化させる熱処理を行う工程とを有する周辺回路形成
工程を行う。その後、セル領域（イ）の基体１０上にキ
ャパシタを形成する工程を有するセル領域処理工程を行
う。
い、周辺回路の形成工程で補償用拡散層の形成を行って
もキャパシタの容量低下を招かないようにする。 【解決手段】 メモリセル部を形成するセル領域（イ）
と周辺回路部を形成する回路領域（ロ）とを有した半導
体基板１１を備えるとともに、回路領域（ロ）の半導体
基板１１に拡散層１５を形成し、かつその半導体基板１
１上に第１層間絶縁膜１６を形成した基体１０を用い、
まず回路領域（ロ）の第１層間絶縁膜１６に、底部に拡
散層１５を露出させるように接続孔２３ａを形成する工
程と、接続孔２３ａの底部近傍の拡散層１５に不純物を
イオン注入する工程と、拡散層１５に導入した不純物を
活性化させる熱処理を行う工程とを有する周辺回路形成
工程を行う。その後、セル領域（イ）の基体１０上にキ
ャパシタを形成する工程を有するセル領域処理工程を行
う。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、例えば高度に微細化・高集積化されたメモリ
素子を備えた半導体集積回路や、メモリ素子とロジック
素子とを混載した半導体集積回路等の製造に適用される
半導体装置の製造方法に関する。
法に関し、例えば高度に微細化・高集積化されたメモリ
素子を備えた半導体集積回路や、メモリ素子とロジック
素子とを混載した半導体集積回路等の製造に適用される
半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、高集積化や高性能化が非常に進展
している半導体集積回路としては、例えばＤＲＡＭが知
られている。ＤＲＡＭは、１ビットの情報を格納するメ
モリセル部を１個のトランジスタと１個のキャパシタと
いう少ない素子数の集合体で形成できるものであるた
め、大容量化に適しており、最先端微細プロセスの先導
的役割を果してきている。
している半導体集積回路としては、例えばＤＲＡＭが知
られている。ＤＲＡＭは、１ビットの情報を格納するメ
モリセル部を１個のトランジスタと１個のキャパシタと
いう少ない素子数の集合体で形成できるものであるた
め、大容量化に適しており、最先端微細プロセスの先導
的役割を果してきている。
【０００３】ＤＲＡＭはおよそ３年間で記憶容量が４倍
に増加している。また、各世代毎にチップ面積は１．５
倍に増大してきている。しかしながら、メモリセル面積
は１／３に縮小されている。その一方で、センスアンプ
による読み出しを可能とし、かつα線によるソフトエラ
ーの発生を防ぐために、メモリセル面積が上記のように
縮小化されても電荷保持用キャパシタには同じ蓄積容量
が求められており、例えば２０〜３０ｆＦの値を確保す
る必要がある。そこで、キャパシタ面積の増大や、キャ
パシタの誘電体膜に比誘電率の高い膜を用いることが必
要になってきている。
に増加している。また、各世代毎にチップ面積は１．５
倍に増大してきている。しかしながら、メモリセル面積
は１／３に縮小されている。その一方で、センスアンプ
による読み出しを可能とし、かつα線によるソフトエラ
ーの発生を防ぐために、メモリセル面積が上記のように
縮小化されても電荷保持用キャパシタには同じ蓄積容量
が求められており、例えば２０〜３０ｆＦの値を確保す
る必要がある。そこで、キャパシタ面積の増大や、キャ
パシタの誘電体膜に比誘電率の高い膜を用いることが必
要になってきている。
【０００４】最近、比誘電率の高い膜として有望視され
ているのが酸化タンタル膜である。この膜は、従来から
キャパシタの誘電体膜として主に用いられてきている窒
化シリコン膜の比誘電率＝７．５に対して、２３という
非常に高い比誘電率を有したものとなっている。
ているのが酸化タンタル膜である。この膜は、従来から
キャパシタの誘電体膜として主に用いられてきている窒
化シリコン膜の比誘電率＝７．５に対して、２３という
非常に高い比誘電率を有したものとなっている。
【０００５】ところで、一般にＤＲＡＭの製造では、図
４に示すように、メモリセル部を形成するセル領域
（イ）と、周辺回路部を形成する回路領域（ロ）とを有
した半導体基板５１上に層間絶縁膜５２を形成してなる
基体５０を用いる。その基体５０に、メモリセル部と周
辺回路部とを形成する場合、セル領域（イ）に下部電極
５５ａ，誘電体膜５５ｂ，上部電極５５ｃとからなるキ
ャパシタ５５を形成する工程を行った後に、回路領域
（ロ）に周辺回路を形成する工程を行う。これは、従来
のキャパシタ５５の形成工程に、周辺回路の形成工程よ
りも高い熱処理工程が含まれているため、先に周辺回路
の形成を行うと、その後のキャパシタ５５の形成工程に
おける熱処理工程によって周辺回路部に不具合が発生す
るからである。
４に示すように、メモリセル部を形成するセル領域
（イ）と、周辺回路部を形成する回路領域（ロ）とを有
した半導体基板５１上に層間絶縁膜５２を形成してなる
基体５０を用いる。その基体５０に、メモリセル部と周
辺回路部とを形成する場合、セル領域（イ）に下部電極
５５ａ，誘電体膜５５ｂ，上部電極５５ｃとからなるキ
ャパシタ５５を形成する工程を行った後に、回路領域
（ロ）に周辺回路を形成する工程を行う。これは、従来
のキャパシタ５５の形成工程に、周辺回路の形成工程よ
りも高い熱処理工程が含まれているため、先に周辺回路
の形成を行うと、その後のキャパシタ５５の形成工程に
おける熱処理工程によって周辺回路部に不具合が発生す
るからである。
【０００６】例えば周辺回路の形成工程では、回路領域
（ロ）の半導体基板５１上の層間絶縁膜５２，５３，５
４に、半導体基板５１に形成された拡散層５６と基体５
０上に形成する配線とを接続するための接続孔５７を、
拡散層５６に達する状態で形成する。その後、この接続
孔５７にバリアメタル層を介してタングステンを埋め込
んで拡散層５６と接合するタングステンプラグを形成す
る工程が行われる。
（ロ）の半導体基板５１上の層間絶縁膜５２，５３，５
４に、半導体基板５１に形成された拡散層５６と基体５
０上に形成する配線とを接続するための接続孔５７を、
拡散層５６に達する状態で形成する。その後、この接続
孔５７にバリアメタル層を介してタングステンを埋め込
んで拡散層５６と接合するタングステンプラグを形成す
る工程が行われる。
【０００７】したがって、キャパシタ５５の形成工程に
先立ち、周辺回路の形成工程を行ってタングステンプラ
グを形成すると、キャパシタ５５の形成工程の下部電極
５５ａを形成するポリシリコン膜中の不純物を活性化す
る熱処理によって、タングステンプラグのバリアメタル
層が拡散層５６を突き抜けて半導体基板５１に達する現
象が生じる。この結果、タングステンプラグと拡散層５
６との接合部分に接合リークが発生する。よって、セル
領域（イ）にキャパシタ５５を形成する工程を行った後
に、回路領域（ロ）に周辺回路を形成する工程を行って
いるのである。なお、セル領域（イ）の基体５０上に形
成するビット線５８の形成工程は、周辺回路の形成工程
の前に行われている。
先立ち、周辺回路の形成工程を行ってタングステンプラ
グを形成すると、キャパシタ５５の形成工程の下部電極
５５ａを形成するポリシリコン膜中の不純物を活性化す
る熱処理によって、タングステンプラグのバリアメタル
層が拡散層５６を突き抜けて半導体基板５１に達する現
象が生じる。この結果、タングステンプラグと拡散層５
６との接合部分に接合リークが発生する。よって、セル
領域（イ）にキャパシタ５５を形成する工程を行った後
に、回路領域（ロ）に周辺回路を形成する工程を行って
いるのである。なお、セル領域（イ）の基体５０上に形
成するビット線５８の形成工程は、周辺回路の形成工程
の前に行われている。
【０００８】また、周辺回路の形成工程おけるタングス
テンプラグの形成工程にて、回路領域（ロ）の層間絶縁
膜５２，５３，５４に接続孔５７を形成する際には、フ
ォトリソグラフィ工程とドライエッチング工程とを用い
る。しかしながら、前述したように高集積化されたＤＲ
ＡＭを製造するため、フォトリソグラフィ工程におい
て、酸化シリコン膜からなる素子分離領域５９に対して
マスク合わせを行う際に合わせずれが起き、素子分離領
域５９の端部側に一部が重なる状態で接続孔５７が形成
される場合がある。その場合には、素子分離領域５９が
掘れて下地の半導体基板５１が露出し、このままでは、
後の工程で接続孔５７に導電材料を埋め込んだ際にリー
ク電流が発生する。
テンプラグの形成工程にて、回路領域（ロ）の層間絶縁
膜５２，５３，５４に接続孔５７を形成する際には、フ
ォトリソグラフィ工程とドライエッチング工程とを用い
る。しかしながら、前述したように高集積化されたＤＲ
ＡＭを製造するため、フォトリソグラフィ工程におい
て、酸化シリコン膜からなる素子分離領域５９に対して
マスク合わせを行う際に合わせずれが起き、素子分離領
域５９の端部側に一部が重なる状態で接続孔５７が形成
される場合がある。その場合には、素子分離領域５９が
掘れて下地の半導体基板５１が露出し、このままでは、
後の工程で接続孔５７に導電材料を埋め込んだ際にリー
ク電流が発生する。
【０００９】そこで最近では、図５に示すように、接続
孔５７の底部に露出した拡散層５６に接続孔５７を通し
て不純物をイオン注入（コンタクト補償イオン注入）
し、次いで例えば８００℃程度の、ポリシリコン膜の成
膜よりも高温の熱処理により、注入した不純物を半導体
基板５１中にて活性化させて補償用拡散層６０を形成す
ることにより、上記リーク電流の発生を防止している。
孔５７の底部に露出した拡散層５６に接続孔５７を通し
て不純物をイオン注入（コンタクト補償イオン注入）
し、次いで例えば８００℃程度の、ポリシリコン膜の成
膜よりも高温の熱処理により、注入した不純物を半導体
基板５１中にて活性化させて補償用拡散層６０を形成す
ることにより、上記リーク電流の発生を防止している。
【００１０】
【発明が解決しようとする課題】ところが、従来の半導
体装置の製造方法では、上記したように周辺回路の形成
工程に補償用拡散層を形成する工程が導入されると、キ
ャパシタの形成工程の後に補償用拡散層の形成工程にお
ける高温の活性化熱処理が行われることになる。このた
め、キャパシタの形成工程において誘電体膜に酸化タン
タル膜を用いた場合には、その後に行う上記活性化熱処
理によって、酸化タンタルとキャパシタの下部電極とが
反応して下部電極が酸化され、実効的な容量が低下する
という不具合が発生する。例えば、キャパシタの下部電
極にポリシリコンを用いる場合には、ポリシリコンが、
比誘電率が４と低い酸化シリコンになり、容量の低下が
起きる。
体装置の製造方法では、上記したように周辺回路の形成
工程に補償用拡散層を形成する工程が導入されると、キ
ャパシタの形成工程の後に補償用拡散層の形成工程にお
ける高温の活性化熱処理が行われることになる。このた
め、キャパシタの形成工程において誘電体膜に酸化タン
タル膜を用いた場合には、その後に行う上記活性化熱処
理によって、酸化タンタルとキャパシタの下部電極とが
反応して下部電極が酸化され、実効的な容量が低下する
という不具合が発生する。例えば、キャパシタの下部電
極にポリシリコンを用いる場合には、ポリシリコンが、
比誘電率が４と低い酸化シリコンになり、容量の低下が
起きる。
【００１１】上記の活性化熱処理の際に、下部電極のポ
リシリコンの酸化を防止するには、図５に示すように下
部電極５５ａと酸化タンタルからなる誘電体膜５５ｂと
の間にポリシリコンの酸化防止用の窒化シリコン膜６１
を介在させることが考えられる。しかし、窒化シリコン
膜６１の比誘電率は７．５であるため、この場合にもや
はり容量低下は免れられない。
リシリコンの酸化を防止するには、図５に示すように下
部電極５５ａと酸化タンタルからなる誘電体膜５５ｂと
の間にポリシリコンの酸化防止用の窒化シリコン膜６１
を介在させることが考えられる。しかし、窒化シリコン
膜６１の比誘電率は７．５であるため、この場合にもや
はり容量低下は免れられない。
【００１２】また、キャパシタの下部電極の形成材料と
して、高温の熱処理が加わるポリシリコンに替えて、低
温で形成できるタングステンを用いる検討もなされてい
る。ところが、タングステンも上記した補償用拡散層の
形成工程における高温の活性化熱処理によって酸化し、
キャパシタの容量の低下を招く。またこれとともに、タ
ングステンの酸化物は昇華性のため、タングステンの膨
れが生じて下部電極としての機能を果たさなくなる。
して、高温の熱処理が加わるポリシリコンに替えて、低
温で形成できるタングステンを用いる検討もなされてい
る。ところが、タングステンも上記した補償用拡散層の
形成工程における高温の活性化熱処理によって酸化し、
キャパシタの容量の低下を招く。またこれとともに、タ
ングステンの酸化物は昇華性のため、タングステンの膨
れが生じて下部電極としての機能を果たさなくなる。
【００１３】以上のことから、酸化タンタル膜等の比誘
電率の高い膜をキャパシタの誘電体膜として用い、周辺
回路の形成工程にて補償用拡散層の形成工程を行って
も、キャパシタの容量低下を招かないＤＲＡＭの形成技
術の開発が望まれている。
電率の高い膜をキャパシタの誘電体膜として用い、周辺
回路の形成工程にて補償用拡散層の形成工程を行って
も、キャパシタの容量低下を招かないＤＲＡＭの形成技
術の開発が望まれている。
【００１４】また、ＤＲＡＭの読み出し性能は、電荷の
通り道であるビット線の抵抗が低いほど良いが、現在の
ところ、周辺回路の形成工程における補償用拡散層の形
成工程に対して耐熱性を有することから低抵抗でないタ
ングステンポリサイド（ＷＳｉx ／Poly−Ｓｉ）がビッ
ト線の形成材料として用いられている。前述したよう
に、ビット線の形成も周辺回路の形成工程前に行うた
め、タングステンポリサイドより抵抗の低いタングステ
ンをビット線の形成材料に用いようとすると、補償用拡
散層の形成工程における活性化熱処理時に、タングステ
ンが接する層間絶縁膜の酸化シリコン中の酸素原子や層
間絶縁膜からの脱ガスと反応し、ビット線が断線する等
の不良が生じる問題も起きる。したがって、ビット線に
不良を生じさせることなくビット線の低抵抗化を図れる
技術の開発も切望されている。
通り道であるビット線の抵抗が低いほど良いが、現在の
ところ、周辺回路の形成工程における補償用拡散層の形
成工程に対して耐熱性を有することから低抵抗でないタ
ングステンポリサイド（ＷＳｉx ／Poly−Ｓｉ）がビッ
ト線の形成材料として用いられている。前述したよう
に、ビット線の形成も周辺回路の形成工程前に行うた
め、タングステンポリサイドより抵抗の低いタングステ
ンをビット線の形成材料に用いようとすると、補償用拡
散層の形成工程における活性化熱処理時に、タングステ
ンが接する層間絶縁膜の酸化シリコン中の酸素原子や層
間絶縁膜からの脱ガスと反応し、ビット線が断線する等
の不良が生じる問題も起きる。したがって、ビット線に
不良を生じさせることなくビット線の低抵抗化を図れる
技術の開発も切望されている。
【００１５】
【課題を解決するための手段】そこで上記課題を解決す
るために本発明に係る半導体装置の製造方法は、メモリ
セル部を形成するセル領域と周辺回路部を形成する回路
領域とを有した半導体基板を備えるとともに、上記回路
領域の半導体基板に拡散層を形成し、かつその半導体基
板上に絶縁膜を形成した基体を用い、まず回路領域の絶
縁膜に、底部に上記拡散層を露出させるように接続孔を
形成する工程と、接続孔の底部近傍の拡散層に不純物を
イオン注入する工程と、拡散層に導入した不純物を活性
化させる熱処理を行う工程とを有する周辺回路形成工程
を行う。その後、セル領域の基体上にキャパシタを形成
する工程を有するセル領域処理工程を行う。また、この
セル領域処理工程では、キャパシタを形成する工程とと
もに、セル領域の基体上にビット線を形成する工程を行
ってもよい。
るために本発明に係る半導体装置の製造方法は、メモリ
セル部を形成するセル領域と周辺回路部を形成する回路
領域とを有した半導体基板を備えるとともに、上記回路
領域の半導体基板に拡散層を形成し、かつその半導体基
板上に絶縁膜を形成した基体を用い、まず回路領域の絶
縁膜に、底部に上記拡散層を露出させるように接続孔を
形成する工程と、接続孔の底部近傍の拡散層に不純物を
イオン注入する工程と、拡散層に導入した不純物を活性
化させる熱処理を行う工程とを有する周辺回路形成工程
を行う。その後、セル領域の基体上にキャパシタを形成
する工程を有するセル領域処理工程を行う。また、この
セル領域処理工程では、キャパシタを形成する工程とと
もに、セル領域の基体上にビット線を形成する工程を行
ってもよい。
【００１６】上記の発明では、周辺回路形成工程におい
て、回路領域の接続孔の底部に露出した拡散層に不純物
をイオン注入し、その不純物を活性化させる熱処理を行
うため、回路領域の半導体基板に補償用拡散層が形成さ
れる。そして補償用拡散層を形成した周辺回路形成工程
の形成後に、キャパシタの形成工程を有するセル領域処
理工程を行うため、形成されたキャパシタには補償用拡
散層を形成するための高温の熱処理による熱が加わらな
い。よって、キャパシタの形成工程において、誘電体膜
の形成材料に、上記の高温の熱処理でキャパシタの容量
低下を招く恐れがあるものの、比誘電率が高く、しかも
先の周辺回路形成工程において回路領域の接続孔に拡散
層と接合する導電部が形成されていても、その接合部分
にて接合リークを生じさせない温度で形成可能な誘電体
材料を用いることが可能になる。また、この誘電体材料
を用いて誘電体膜を形成しても、上記の高温の熱処理が
加わらないため、形成されるキャパシタの容量低下が生
じない。また、周辺回路形成工程の後にセル領域処理工
程を行うため、キャパシタの下部電極の形成材料に、補
償用拡散層を形成するための高温の熱処理で不具合が起
きるが、低温で形成可能な導電材料を用いることが可能
になる。さらに、周辺回路形成工程の後にセル領域処理
工程を行うため、セル領域処理工程にビット線の形成工
程を行っても、形成されたビット線に補償用拡散層を形
成するための高温の熱処理が加わらない。このためビッ
ト線の形成材料として、高温の熱処理で不具合が起きる
ものの低抵抗で、かつ回路領域の拡散層と導電部との接
合部分に接合リークを生じさせない温度で形成可能な導
電材料を用いることが可能になる。
て、回路領域の接続孔の底部に露出した拡散層に不純物
をイオン注入し、その不純物を活性化させる熱処理を行
うため、回路領域の半導体基板に補償用拡散層が形成さ
れる。そして補償用拡散層を形成した周辺回路形成工程
の形成後に、キャパシタの形成工程を有するセル領域処
理工程を行うため、形成されたキャパシタには補償用拡
散層を形成するための高温の熱処理による熱が加わらな
い。よって、キャパシタの形成工程において、誘電体膜
の形成材料に、上記の高温の熱処理でキャパシタの容量
低下を招く恐れがあるものの、比誘電率が高く、しかも
先の周辺回路形成工程において回路領域の接続孔に拡散
層と接合する導電部が形成されていても、その接合部分
にて接合リークを生じさせない温度で形成可能な誘電体
材料を用いることが可能になる。また、この誘電体材料
を用いて誘電体膜を形成しても、上記の高温の熱処理が
加わらないため、形成されるキャパシタの容量低下が生
じない。また、周辺回路形成工程の後にセル領域処理工
程を行うため、キャパシタの下部電極の形成材料に、補
償用拡散層を形成するための高温の熱処理で不具合が起
きるが、低温で形成可能な導電材料を用いることが可能
になる。さらに、周辺回路形成工程の後にセル領域処理
工程を行うため、セル領域処理工程にビット線の形成工
程を行っても、形成されたビット線に補償用拡散層を形
成するための高温の熱処理が加わらない。このためビッ
ト線の形成材料として、高温の熱処理で不具合が起きる
ものの低抵抗で、かつ回路領域の拡散層と導電部との接
合部分に接合リークを生じさせない温度で形成可能な導
電材料を用いることが可能になる。
【００１７】
【発明の実施の形態】以下、本発明に係る半導体装置の
製造方法の実施形態を図面に基づいて説明する。図１の
（ａ）〜（ｄ），図２の（ｅ）〜（ｈ），図３の（ｉ）
〜（ｋ）は、本発明の一実施形態を工程順に示す要部断
面図である。また図１〜図３の（イ）はＤＲＡＭのメモ
リセル部を形成するセル領域、（ロ）はロジック部から
なる周辺回路部を形成する回路領域を示している。
製造方法の実施形態を図面に基づいて説明する。図１の
（ａ）〜（ｄ），図２の（ｅ）〜（ｈ），図３の（ｉ）
〜（ｋ）は、本発明の一実施形態を工程順に示す要部断
面図である。また図１〜図３の（イ）はＤＲＡＭのメモ
リセル部を形成するセル領域、（ロ）はロジック部から
なる周辺回路部を形成する回路領域を示している。
【００１８】本実施形態に係る半導体装置の製造方法で
は、まず、周辺回路形成工程に先立ち、図１の（ａ）に
示す基体１０を用意する。すなわち、例えばメモリセル
部にＮＭＯＳトランジスタ、周辺回路部にＮＭＯＳトラ
ンジスタとＰＭＯＳトランジスタとからなるＣＭＯＳト
ランジスタを採用する場合、まず既存の素子分離技術に
よって、シリコンからなる半導体基板１１のセル領域
（イ）および回路領域（ロ）に、ＰＭＯＳトランジス
タ、ＮＭＯＳのトランジスタを形成する領域を電気的に
分離するための素子分離領域１２を形成する。素子分離
領域１２は、例えば酸化シリコン膜からなる。また素子
分離技術としては、例えば、トレンチ素子分離技術やＬ
ＯＣＯＳ素子分離技術が挙げられる。
は、まず、周辺回路形成工程に先立ち、図１の（ａ）に
示す基体１０を用意する。すなわち、例えばメモリセル
部にＮＭＯＳトランジスタ、周辺回路部にＮＭＯＳトラ
ンジスタとＰＭＯＳトランジスタとからなるＣＭＯＳト
ランジスタを採用する場合、まず既存の素子分離技術に
よって、シリコンからなる半導体基板１１のセル領域
（イ）および回路領域（ロ）に、ＰＭＯＳトランジス
タ、ＮＭＯＳのトランジスタを形成する領域を電気的に
分離するための素子分離領域１２を形成する。素子分離
領域１２は、例えば酸化シリコン膜からなる。また素子
分離技術としては、例えば、トレンチ素子分離技術やＬ
ＯＣＯＳ素子分離技術が挙げられる。
【００１９】次いで、半導体基板１１のＮＭＯＳトラン
ジスタを形成する領域にＰウエル領域（図示省略）を形
成するとともに、ＰＭＯＳトランジスタを形成する領域
にＮウエル領域（図示省略）を形成する工程を行う。こ
の工程では、フォトリソグラフィによって、半導体基板
１１上に、Ｐウエルを形成する領域のみ開口したレジス
トパターンを形成し、レジストパターンをマスクとした
イオン注入を行ってＰウエル領域を形成する。当該イオ
ン注入では、例えば、Ｐ型の不純物としてホウ素イオン
（Ｂ+ ）を用い、打ち込みエネルギーを１９０ｋｅＶ、
ドーズ量を６×１０12／ｃｍ2 に設定する。その後、レ
ジストパターンを除去する。
ジスタを形成する領域にＰウエル領域（図示省略）を形
成するとともに、ＰＭＯＳトランジスタを形成する領域
にＮウエル領域（図示省略）を形成する工程を行う。こ
の工程では、フォトリソグラフィによって、半導体基板
１１上に、Ｐウエルを形成する領域のみ開口したレジス
トパターンを形成し、レジストパターンをマスクとした
イオン注入を行ってＰウエル領域を形成する。当該イオ
ン注入では、例えば、Ｐ型の不純物としてホウ素イオン
（Ｂ+ ）を用い、打ち込みエネルギーを１９０ｋｅＶ、
ドーズ量を６×１０12／ｃｍ2 に設定する。その後、レ
ジストパターンを除去する。
【００２０】続いてフォトリソグラフィによって、半導
体基板１１上に、Ｎウエルを形成する領域のみ開口した
レジストパターンを形成し、レジストパターンをマスク
としたイオン注入を行ってＮウエル領域を形成する。こ
のイオン注入では、例えば、Ｎ型の不純物としてリンイ
オン（Ｐ+ ）を用い、打ち込みエネルギーを５００ｋｅ
Ｖ、ドーズ量を５×１０12／ｃｍ2 に設定する。その
後、レジストパターンを除去する。
体基板１１上に、Ｎウエルを形成する領域のみ開口した
レジストパターンを形成し、レジストパターンをマスク
としたイオン注入を行ってＮウエル領域を形成する。こ
のイオン注入では、例えば、Ｎ型の不純物としてリンイ
オン（Ｐ+ ）を用い、打ち込みエネルギーを５００ｋｅ
Ｖ、ドーズ量を５×１０12／ｃｍ2 に設定する。その
後、レジストパターンを除去する。
【００２１】次いで、半導体基板１１のＰＭＯＳトラン
ジスタおよびＮＭＯＳトランジスタの形成領域に、例え
ば熱酸化法によって酸化シリコン膜からなるゲート絶縁
膜（図示省略）を形成する。次に、化学的気相成長（以
下、ＣＶＤと記す）法によって、セル領域（イ）および
回路領域（ロ）における半導体基板１１上にそれぞれ、
ゲート電極材料膜であるドープトポリシリコン膜を成膜
する。一例として、減圧下におけるＣＶＤ（以下、ＬＰ
−ＣＶＤと記す）法を採用してドープトポリシリコン膜
を成膜したときの条件を以下に示す。
ジスタおよびＮＭＯＳトランジスタの形成領域に、例え
ば熱酸化法によって酸化シリコン膜からなるゲート絶縁
膜（図示省略）を形成する。次に、化学的気相成長（以
下、ＣＶＤと記す）法によって、セル領域（イ）および
回路領域（ロ）における半導体基板１１上にそれぞれ、
ゲート電極材料膜であるドープトポリシリコン膜を成膜
する。一例として、減圧下におけるＣＶＤ（以下、ＬＰ
−ＣＶＤと記す）法を採用してドープトポリシリコン膜
を成膜したときの条件を以下に示す。
【００２２】原料ガスおよび流量：ＳｉＨ4 ／ＰＨ3 ／
Ｈｅ／Ｎ2；１００sccm／５０sccm／４００sccm／２０
０sccm 雰囲気圧力：７０Ｐａ 基板温度：６１０℃
Ｈｅ／Ｎ2；１００sccm／５０sccm／４００sccm／２０
０sccm 雰囲気圧力：７０Ｐａ 基板温度：６１０℃
【００２３】次に、ＣＶＤ法によって、ドープトポリシ
リコン膜上にタングステンシリサイド膜を成膜する。こ
のときのＣＶＤ法として、ＬＰ−ＣＶＤ法を採用した場
合の成膜条件の一例を以下に示す。 原料ガスおよび流量：ＷＦ6 ／ＳｉＨ2 Ｃｌ2 ／Ａｒ；
＝２．５sccm／１５０sccm／１００sccm雰囲気圧力：４
０Ｐａ 基板温度：６８０℃
リコン膜上にタングステンシリサイド膜を成膜する。こ
のときのＣＶＤ法として、ＬＰ−ＣＶＤ法を採用した場
合の成膜条件の一例を以下に示す。 原料ガスおよび流量：ＷＦ6 ／ＳｉＨ2 Ｃｌ2 ／Ａｒ；
＝２．５sccm／１５０sccm／１００sccm雰囲気圧力：４
０Ｐａ 基板温度：６８０℃
【００２４】次いで、フォトリソグラフィによってタン
グステンシリサイド膜上にレジストパターンを形成し、
その後、レジストパターンをマスクとしたドライエッチ
ングを行って、タングステンシリサイド膜とドープトポ
リシリコン膜とをゲート電極の形状に加工する。その
後、レジストパターンを除去することにより、ゲート絶
縁膜上に形成されたポリシリコン膜とこの上層に形成さ
れたタングステンシリサイド膜とからなるポリサイド構
造のゲート電極１３が得られる。なお、上記のドライエ
ッチングを、例えばマイクロ波エッチャーを用いて条件
が異なる２ステップで行った場合のエッチング条件の一
例を以下に示す。ここで１ステップ目はタングステンシ
リサイド膜のエッチング条件であり、２ステップ目はポ
リシリコン膜のエッチング条件である。
グステンシリサイド膜上にレジストパターンを形成し、
その後、レジストパターンをマスクとしたドライエッチ
ングを行って、タングステンシリサイド膜とドープトポ
リシリコン膜とをゲート電極の形状に加工する。その
後、レジストパターンを除去することにより、ゲート絶
縁膜上に形成されたポリシリコン膜とこの上層に形成さ
れたタングステンシリサイド膜とからなるポリサイド構
造のゲート電極１３が得られる。なお、上記のドライエ
ッチングを、例えばマイクロ波エッチャーを用いて条件
が異なる２ステップで行った場合のエッチング条件の一
例を以下に示す。ここで１ステップ目はタングステンシ
リサイド膜のエッチング条件であり、２ステップ目はポ
リシリコン膜のエッチング条件である。
【００２５】（１ステップ） エッチングガスおよび流量：Ｃｌ2 ／Ｏ2 ；７５sccm／
８sccm 雰囲気圧力：０．４Ｐａ マイクロ波電力：９００Ｗ ＲＦ電力：６０Ｗ，２０Ａ／７Ａ 基板温度：２０℃ （２ステップ） エッチングガスおよび流量：ＨＢｒ／Ｏ2 ；１２０sccm
／４sccm 雰囲気圧力：１．０Ｐａ マイクロ波：９００Ｗ ＲＦ電力：４０Ｗ，２５Ａ／４Ａ 基板温度：２０℃
８sccm 雰囲気圧力：０．４Ｐａ マイクロ波電力：９００Ｗ ＲＦ電力：６０Ｗ，２０Ａ／７Ａ 基板温度：２０℃ （２ステップ） エッチングガスおよび流量：ＨＢｒ／Ｏ2 ；１２０sccm
／４sccm 雰囲気圧力：１．０Ｐａ マイクロ波：９００Ｗ ＲＦ電力：４０Ｗ，２５Ａ／４Ａ 基板温度：２０℃
【００２６】次に、フォトリソグラフィによって、ＰＭ
ＯＳトランジスタの形成領域をレジスト膜で覆い、ＮＭ
ＯＳトランジスタの形成領域にＬＤＤ拡散層を形成する
ためのイオン注入を行う。そして、レジスト膜を除去す
る。同様に、ＮＭＯＳトランジスタの形成領域をレジス
ト膜で覆い、ＰＭＯＳトランジスタの形成領域にＬＤＤ
拡散層を形成するためのイオン注入を行う。そして、レ
ジスト膜を除去する。
ＯＳトランジスタの形成領域をレジスト膜で覆い、ＮＭ
ＯＳトランジスタの形成領域にＬＤＤ拡散層を形成する
ためのイオン注入を行う。そして、レジスト膜を除去す
る。同様に、ＮＭＯＳトランジスタの形成領域をレジス
ト膜で覆い、ＰＭＯＳトランジスタの形成領域にＬＤＤ
拡散層を形成するためのイオン注入を行う。そして、レ
ジスト膜を除去する。
【００２７】次いでＣＶＤ法によって、ゲート電極１３
を覆う状態で半導体基板１１上に酸化シリコン膜（図示
省略）を薄く形成する。続いて、ＣＶＤ法によって、酸
化シリコン膜上にポリシリコン膜を成膜し、ドライエッ
チングによって酸化シリコン膜が露出するまでポリシリ
コン膜をエッチバックすることにより、ゲート電極の側
壁にＬＤＤサイドウォール（図示省略）を形成する。上
記の酸化シリコン膜の成膜条件およびポリシリコン膜の
成膜条件の一例を以下に示す。
を覆う状態で半導体基板１１上に酸化シリコン膜（図示
省略）を薄く形成する。続いて、ＣＶＤ法によって、酸
化シリコン膜上にポリシリコン膜を成膜し、ドライエッ
チングによって酸化シリコン膜が露出するまでポリシリ
コン膜をエッチバックすることにより、ゲート電極の側
壁にＬＤＤサイドウォール（図示省略）を形成する。上
記の酸化シリコン膜の成膜条件およびポリシリコン膜の
成膜条件の一例を以下に示す。
【００２８】（酸化シリコン膜の成膜条件） 原料ガスおよび流量：ＴＥＯＳ（Ｓｉ（ＯＣ2 Ｈ5)4 ）
／Ｎ2；５０sccm／５sccm 雰囲気圧力：８０Ｐａ 基板温度：７２０℃ （ポリシリコン膜の成膜条件） 原料ガスおよび流量：ＳｉＨ4 ／Ｈｅ／Ｎ2；１００scc
m／４００sccm／２００sccm 雰囲気圧力：７０Ｐａ 基板温度：６１０℃
／Ｎ2；５０sccm／５sccm 雰囲気圧力：８０Ｐａ 基板温度：７２０℃ （ポリシリコン膜の成膜条件） 原料ガスおよび流量：ＳｉＨ4 ／Ｈｅ／Ｎ2；１００scc
m／４００sccm／２００sccm 雰囲気圧力：７０Ｐａ 基板温度：６１０℃
【００２９】次に、フォトリソグラフィによって、セル
領域（イ）と、回路領域（ロ）のＰＭＯＳトランジスタ
の形成領域とを覆う状態で半導体基板１１上にレジスト
膜を形成する。そして、回路領域（ロ）のＮＭＯＳトラ
ンジスタの形成領域に、ソース／ドレイン拡散層を形成
するためのＮ型不純物のイオン注入を行う。その後、レ
ジスト膜を除去する。同様に、セル領域（イ）と、回路
領域（ロ）のＮＭＯＳトランジスタの形成領域とを覆う
状態で半導体基板１１上にレジスト膜を形成する。そし
て、回路領域（ロ）のＰＭＯＳトランジスタの形成領域
に、ソース／ドレイン拡散層を形成するためのイオン注
入を行う。その後、レジスト膜を除去する。
領域（イ）と、回路領域（ロ）のＰＭＯＳトランジスタ
の形成領域とを覆う状態で半導体基板１１上にレジスト
膜を形成する。そして、回路領域（ロ）のＮＭＯＳトラ
ンジスタの形成領域に、ソース／ドレイン拡散層を形成
するためのＮ型不純物のイオン注入を行う。その後、レ
ジスト膜を除去する。同様に、セル領域（イ）と、回路
領域（ロ）のＮＭＯＳトランジスタの形成領域とを覆う
状態で半導体基板１１上にレジスト膜を形成する。そし
て、回路領域（ロ）のＰＭＯＳトランジスタの形成領域
に、ソース／ドレイン拡散層を形成するためのイオン注
入を行う。その後、レジスト膜を除去する。
【００３０】セル領域（イ）の拡散層濃度は、回路領域
（ロ）の拡散層濃度より低くて構わないため、上記した
ようにセル領域（イ）の拡散層１４はＬＤＤ拡散層を形
成するためのイオン注入のみで半導体基板１１に形成さ
れる。また、回路領域（ロ）の拡散層１５はＬＤＤ拡散
層を形成するためのイオン注入とソース／ドレイン拡散
層を形成するためのイオン注入とにより半導体基板１１
に高濃度に形成される。
（ロ）の拡散層濃度より低くて構わないため、上記した
ようにセル領域（イ）の拡散層１４はＬＤＤ拡散層を形
成するためのイオン注入のみで半導体基板１１に形成さ
れる。また、回路領域（ロ）の拡散層１５はＬＤＤ拡散
層を形成するためのイオン注入とソース／ドレイン拡散
層を形成するためのイオン注入とにより半導体基板１１
に高濃度に形成される。
【００３１】次いで、ＬＤＤサイドウォールを構成する
ポリシリコン膜をドライエッチングによって除去し、続
いてＣＶＤ法によって、ゲート電極１３を覆う状態で半
導体基板１１上に第１層間絶縁膜１６を形成する。第１
層間絶縁膜１６は本発明の絶縁膜となるもので、表面が
平坦になるように形成する。次いでセル領域（イ）に、
後述のごとく基体１０上に形成するビット線と拡散層１
４とを接続するポリシリコンプラグ１７と、キャパシタ
の下部電極と拡散層１４とを接続する記憶ノードコンタ
クト部の一部となるポリシリコンプラグ１８とを形成す
る。
ポリシリコン膜をドライエッチングによって除去し、続
いてＣＶＤ法によって、ゲート電極１３を覆う状態で半
導体基板１１上に第１層間絶縁膜１６を形成する。第１
層間絶縁膜１６は本発明の絶縁膜となるもので、表面が
平坦になるように形成する。次いでセル領域（イ）に、
後述のごとく基体１０上に形成するビット線と拡散層１
４とを接続するポリシリコンプラグ１７と、キャパシタ
の下部電極と拡散層１４とを接続する記憶ノードコンタ
クト部の一部となるポリシリコンプラグ１８とを形成す
る。
【００３２】このポリシリコンプラグ１７，１８の形成
にあたっては、まず、フォトリソグラフィおよびドライ
エッチングによって、セル領域（イ）の第１層間絶縁膜
１６のポリシリコンプラグ１７の形成位置に、拡散層１
４に達する接続孔１７ａ，１８ａを形成する。その後、
上記フォトリソグラフィで形成されて上記ドライエッチ
ングの際にエッチングマスクとなったレジスト膜を除去
する。
にあたっては、まず、フォトリソグラフィおよびドライ
エッチングによって、セル領域（イ）の第１層間絶縁膜
１６のポリシリコンプラグ１７の形成位置に、拡散層１
４に達する接続孔１７ａ，１８ａを形成する。その後、
上記フォトリソグラフィで形成されて上記ドライエッチ
ングの際にエッチングマスクとなったレジスト膜を除去
する。
【００３３】次いでＣＶＤ法により、上記接続孔１７
ａ，１８ａを埋め込むようにして第１層間絶縁膜１６上
にドープトポリシリコン膜を成膜する。そして、例えば
エッチバックによって、第１層間絶縁膜１６の表面が露
出する位置までドープトポリシリコン膜を除去すること
により、接続孔１７ａ内に残ったドープトポリシリコン
膜からなるポリシリコンプラグ１７と、接続孔１８ａ内
に残ったドープトポリシリコン膜からなるポリシリコン
プラグ１８とを得る。
ａ，１８ａを埋め込むようにして第１層間絶縁膜１６上
にドープトポリシリコン膜を成膜する。そして、例えば
エッチバックによって、第１層間絶縁膜１６の表面が露
出する位置までドープトポリシリコン膜を除去すること
により、接続孔１７ａ内に残ったドープトポリシリコン
膜からなるポリシリコンプラグ１７と、接続孔１８ａ内
に残ったドープトポリシリコン膜からなるポリシリコン
プラグ１８とを得る。
【００３４】上記のようにして図１（ａ）に示す基体１
０を形成した後は、図１（ｂ）〜図２（ｅ）に示す周辺
回路形成工程を行う。まず図１（ｂ）に示すように、Ｃ
ＶＤ法によって、基体１０上に第２層間絶縁膜２１を形
成する。第２層間絶縁膜２１は、例えば、形成しようと
するビット線の厚みに形成される。
０を形成した後は、図１（ｂ）〜図２（ｅ）に示す周辺
回路形成工程を行う。まず図１（ｂ）に示すように、Ｃ
ＶＤ法によって、基体１０上に第２層間絶縁膜２１を形
成する。第２層間絶縁膜２１は、例えば、形成しようと
するビット線の厚みに形成される。
【００３５】次いで図１（ｃ）に示すように、フォトリ
ソグラフィによって第２層間絶縁膜２１上に、回路領域
（ｂ）の拡散層１５に接続するプラグを形成するための
レジストパターン２２を形成する。その後、レジストパ
ターン２２をマスクとしたドライエッチングを行って、
第２層間絶縁膜２１および第１層間絶縁膜１６に、底部
に拡散層１５を露出させるように接続孔２３ａを形成す
る。この接続孔２３ａが、本発明における接続孔とな
る。次いでレジストパターン２２を除去する。
ソグラフィによって第２層間絶縁膜２１上に、回路領域
（ｂ）の拡散層１５に接続するプラグを形成するための
レジストパターン２２を形成する。その後、レジストパ
ターン２２をマスクとしたドライエッチングを行って、
第２層間絶縁膜２１および第１層間絶縁膜１６に、底部
に拡散層１５を露出させるように接続孔２３ａを形成す
る。この接続孔２３ａが、本発明における接続孔とな
る。次いでレジストパターン２２を除去する。
【００３６】接続孔２３ａを形成するためのドライエッ
チングを、例えば並行平板エッチャーを用いて行った場
合のエッチング条件の一例を以下に示す。 エッチングガスおよび流量：ＣＨＦ3 ／ＣＦ4 ／Ａｒ；
４０sccm／４００sccm／６００sccm 雰囲気圧力：２０Ｐａ ＲＦ電力：１２００Ｗ（３８０ｋＨｚ） 基板温度：０℃
チングを、例えば並行平板エッチャーを用いて行った場
合のエッチング条件の一例を以下に示す。 エッチングガスおよび流量：ＣＨＦ3 ／ＣＦ4 ／Ａｒ；
４０sccm／４００sccm／６００sccm 雰囲気圧力：２０Ｐａ ＲＦ電力：１２００Ｗ（３８０ｋＨｚ） 基板温度：０℃
【００３７】次に、図１（ｄ）に示すように、フォトリ
ソグラフィによって、第２層間絶縁膜２１上に、回路領
域（ロ）の拡散層１５のうちのＰ型の拡散層１５位置の
みを開口したレジストパターン２４を形成する。そし
て、Ｐ型不純物を接続孔２３ａを通して、接続孔２３ａ
の底部近傍のＰ型の拡散層１５にイオン注入（コンタク
ト補償イオン注入）する。
ソグラフィによって、第２層間絶縁膜２１上に、回路領
域（ロ）の拡散層１５のうちのＰ型の拡散層１５位置の
みを開口したレジストパターン２４を形成する。そし
て、Ｐ型不純物を接続孔２３ａを通して、接続孔２３ａ
の底部近傍のＰ型の拡散層１５にイオン注入（コンタク
ト補償イオン注入）する。
【００３８】その後、レジストパターン２４を除去す
る。同様に、フォトリソグラフィによって、第２層間絶
縁膜２１上に、回路領域（ロ）の拡散層１５のうちのＮ
型の拡散層１５位置のみを開口したレジストパターン２
４を形成する。そして、Ｎ型不純物を接続孔２３ａを通
してＮ型の拡散層１５にイオン注入（コンタクト補償イ
オン注入）する。その後、レジストパターン２４を除去
する。
る。同様に、フォトリソグラフィによって、第２層間絶
縁膜２１上に、回路領域（ロ）の拡散層１５のうちのＮ
型の拡散層１５位置のみを開口したレジストパターン２
４を形成する。そして、Ｎ型不純物を接続孔２３ａを通
してＮ型の拡散層１５にイオン注入（コンタクト補償イ
オン注入）する。その後、レジストパターン２４を除去
する。
【００３９】次いで、先にイオン注入した不純物が半導
体基板１１中で活性化する温度にて熱処理を行って、図
２（ｅ）に示すように、回路領域（ロ）の接続孔２３ａ
の直下の半導体基板１１に補償用拡散層２５を得る。こ
の熱処理は、例えば１０００℃程度、１０秒間程度のＲ
ＴＡ（Rapid Thermal Annealing ）や、炉を用いた８０
０℃程度、１０分間程度の条件の熱処理を行えばよい。
体基板１１中で活性化する温度にて熱処理を行って、図
２（ｅ）に示すように、回路領域（ロ）の接続孔２３ａ
の直下の半導体基板１１に補償用拡散層２５を得る。こ
の熱処理は、例えば１０００℃程度、１０秒間程度のＲ
ＴＡ（Rapid Thermal Annealing ）や、炉を用いた８０
０℃程度、１０分間程度の条件の熱処理を行えばよい。
【００４０】上記のようにして周辺回路形成工程を行っ
た後は、図２（ｆ）〜図３（ｊ）に示すセル領域処理工
程を行う。セル領域処理工程は、セル領域（イ）の基体
１０上にビット線を形成する工程と、キャパシタを形成
する工程とを有した工程であり、本実施形態では後述す
るようにキャパシタを形成する工程に先立ち、ビット線
を形成する工程を行う。またビット線を形成する工程で
は、周辺回路形成工程の上記熱処理を行う工程の後でか
つキャパシタを形成する工程との間に行う工程、すなわ
ち、回路領域（ロ）の接続孔２３ａに拡散層１５と接合
する導電部を形成する工程も合わせて行う。
た後は、図２（ｆ）〜図３（ｊ）に示すセル領域処理工
程を行う。セル領域処理工程は、セル領域（イ）の基体
１０上にビット線を形成する工程と、キャパシタを形成
する工程とを有した工程であり、本実施形態では後述す
るようにキャパシタを形成する工程に先立ち、ビット線
を形成する工程を行う。またビット線を形成する工程で
は、周辺回路形成工程の上記熱処理を行う工程の後でか
つキャパシタを形成する工程との間に行う工程、すなわ
ち、回路領域（ロ）の接続孔２３ａに拡散層１５と接合
する導電部を形成する工程も合わせて行う。
【００４１】まずビット線を形成する工程では、フォト
リソグラフィによって、図２（ｆ）に示すように、セル
領域（イ）のビット線を形成する位置が開口したレジス
トパターン２６を第２層間絶縁膜２１上に形成する。続
いて、レジストパターン２６をマスクとして第２層間絶
縁膜２１をドライエッチングし、ビット線を形成するた
めの溝２７ａを形成する。またセル領域（イ）の基体１
０に形成したポリシリコンプラグ１７上を通過し、底部
にポリシリコンプラグ１７の上面が臨むように溝２７ａ
を形成する。その後、レジストパターン２６を除去す
る。
リソグラフィによって、図２（ｆ）に示すように、セル
領域（イ）のビット線を形成する位置が開口したレジス
トパターン２６を第２層間絶縁膜２１上に形成する。続
いて、レジストパターン２６をマスクとして第２層間絶
縁膜２１をドライエッチングし、ビット線を形成するた
めの溝２７ａを形成する。またセル領域（イ）の基体１
０に形成したポリシリコンプラグ１７上を通過し、底部
にポリシリコンプラグ１７の上面が臨むように溝２７ａ
を形成する。その後、レジストパターン２６を除去す
る。
【００４２】次いで、セル領域（イ）の溝２７ａと、回
路領域（ロ）の接続孔２３ａとを埋め込む状態で第２層
間絶縁膜２１上に導電材料膜（図示省略）を成膜する。
続いて、例えば化学的機械研磨法（以下、ＣＭＰ法と記
す）やエッチバック法によって、溝２７ａおよび接続孔
２３ａ内の導電材料を残す状態で第２層間絶縁膜２１の
表面が露出するまで導電材料膜を除去する。
路領域（ロ）の接続孔２３ａとを埋め込む状態で第２層
間絶縁膜２１上に導電材料膜（図示省略）を成膜する。
続いて、例えば化学的機械研磨法（以下、ＣＭＰ法と記
す）やエッチバック法によって、溝２７ａおよび接続孔
２３ａ内の導電材料を残す状態で第２層間絶縁膜２１の
表面が露出するまで導電材料膜を除去する。
【００４３】このことによって、図２（ｇ）に示すごと
く、溝２７ａ内に残って埋め込まれた状態の導電材料膜
からなり、ポリシリコンプラグ１７を介して拡散層１４
に接続するビット線２７をセル領域（イ）に形成する。
また接続孔２３ａ内に残って埋め込まれた状態の導電材
料膜からなり、拡散層１５と接合するプラグ２３を回路
領域（ロ）に形成する。このプラグ２３が本発明におけ
る導電部となる。
く、溝２７ａ内に残って埋め込まれた状態の導電材料膜
からなり、ポリシリコンプラグ１７を介して拡散層１４
に接続するビット線２７をセル領域（イ）に形成する。
また接続孔２３ａ内に残って埋め込まれた状態の導電材
料膜からなり、拡散層１５と接合するプラグ２３を回路
領域（ロ）に形成する。このプラグ２３が本発明におけ
る導電部となる。
【００４４】溝２７ａおよび接続孔２３ａに埋め込む導
電材料には、回路領域（ロ）の拡散層１５とプラグ２３
との接合部分にて接合リークが生じる温度より低い温度
で形成可能な材料を用いる。例えば接続孔２３ａをバリ
アメタル層を介して導電材料で埋め込むことによりプラ
グ２を構成する場合、拡散層１５とプラグ２３との接合
部分にて接合リークが生じる温度より低い温度とは、拡
散層１５とプラグ２３のバリアメタル層との接合部分に
て接合リークが生じる温度より低い温度となる。
電材料には、回路領域（ロ）の拡散層１５とプラグ２３
との接合部分にて接合リークが生じる温度より低い温度
で形成可能な材料を用いる。例えば接続孔２３ａをバリ
アメタル層を介して導電材料で埋め込むことによりプラ
グ２を構成する場合、拡散層１５とプラグ２３との接合
部分にて接合リークが生じる温度より低い温度とは、拡
散層１５とプラグ２３のバリアメタル層との接合部分に
て接合リークが生じる温度より低い温度となる。
【００４５】バリアメタル層をチタンあるいはチタンと
窒化チタンとの積層膜等で形成する場合、上記温度は例
えば６００℃程度より低い温度であり、本実施形態では
導電材料に、６００℃より低い温度のＣＶＤ法によって
成膜することができるタングステンを用いる。ＣＶＤ法
を用いたタングステン膜の成膜条件の一例を以下に示
す。 なお、チタン、窒化チタン等は、例えば１５０℃
〜２００℃程度のスパッタリング法によって成膜するこ
とができる。
窒化チタンとの積層膜等で形成する場合、上記温度は例
えば６００℃程度より低い温度であり、本実施形態では
導電材料に、６００℃より低い温度のＣＶＤ法によって
成膜することができるタングステンを用いる。ＣＶＤ法
を用いたタングステン膜の成膜条件の一例を以下に示
す。 なお、チタン、窒化チタン等は、例えば１５０℃
〜２００℃程度のスパッタリング法によって成膜するこ
とができる。
【００４６】原料ガスおよび流量：ＷＦ6 ／Ｈ2 ／Ａ
ｒ；＝７５sccm／５００sccm／２８００sccm 雰囲気圧力：１０６４０Ｐａ 基板温度：４５０℃
ｒ；＝７５sccm／５００sccm／２８００sccm 雰囲気圧力：１０６４０Ｐａ 基板温度：４５０℃
【００４７】またタングステン膜をＣＭＰ法によって除
去する際の研磨条件の一例を以下に示す。 研磨プレート回転数：５０ｒｐｍ ウエハ保持試料台回転数：４０ｒｐｍ 研磨圧力：５００ｇｆ／ｃｍ2 研磨液：硝酸第二鉄系スラリー 温度：２５℃
去する際の研磨条件の一例を以下に示す。 研磨プレート回転数：５０ｒｐｍ ウエハ保持試料台回転数：４０ｒｐｍ 研磨圧力：５００ｇｆ／ｃｍ2 研磨液：硝酸第二鉄系スラリー 温度：２５℃
【００４８】また、本実施形態では、溝２７ａおよび接
続孔２３ａに埋め込む導電材料にタングステンを用いる
例を示しているが、回路領域（ロ）の拡散層１５とプラ
グ２３との接合部分にて接合リークが生じる温度より低
い温度で形成可能な材料であれば、その他の材料を用い
てもよい。一例としては、電解メッキ法にて低温で形成
可能な銅が挙げられる。また導電材料に銅を用いた場
合、溝２７ａと銅との間、および接続孔２３ａと銅との
間にチタンや窒化チタン等からなるバリアメタル層を介
在させてもよい。電解メッキ法による銅の成膜条件の一
例を以下に示す。
続孔２３ａに埋め込む導電材料にタングステンを用いる
例を示しているが、回路領域（ロ）の拡散層１５とプラ
グ２３との接合部分にて接合リークが生じる温度より低
い温度で形成可能な材料であれば、その他の材料を用い
てもよい。一例としては、電解メッキ法にて低温で形成
可能な銅が挙げられる。また導電材料に銅を用いた場
合、溝２７ａと銅との間、および接続孔２３ａと銅との
間にチタンや窒化チタン等からなるバリアメタル層を介
在させてもよい。電解メッキ法による銅の成膜条件の一
例を以下に示す。
【００４９】
【００５０】上記のようにしてビット線２７およびプラ
グ２３を形成した後は、図２（ｈ）に示すように第２層
間絶縁膜２１上に、ビット線２７およびプラグ２３の上
面を覆う第３層間絶縁膜２８を形成する。第３層間絶縁
膜２８は、ビット線２７と第３層間絶縁膜２８上に形成
するキャパシタの下部電極との間を絶縁するための膜で
ある。第３層間絶縁膜２８を並行平板プラズマＣＶＤ装
置を用いたプラズマＣＶＤ法によって、酸化シリコン膜
で形成する場合の成膜条件の一例を以下に示す。
グ２３を形成した後は、図２（ｈ）に示すように第２層
間絶縁膜２１上に、ビット線２７およびプラグ２３の上
面を覆う第３層間絶縁膜２８を形成する。第３層間絶縁
膜２８は、ビット線２７と第３層間絶縁膜２８上に形成
するキャパシタの下部電極との間を絶縁するための膜で
ある。第３層間絶縁膜２８を並行平板プラズマＣＶＤ装
置を用いたプラズマＣＶＤ法によって、酸化シリコン膜
で形成する場合の成膜条件の一例を以下に示す。
【００５１】原料ガスおよび流量：ＴＥＯＳ／Ｏ2；８
００sccm／６００sccm 雰囲気圧力：１１３３．２Ｐａ 基板温度：４００℃ ＲＦ電力：７００Ｗ
００sccm／６００sccm 雰囲気圧力：１１３３．２Ｐａ 基板温度：４００℃ ＲＦ電力：７００Ｗ
【００５２】次に、フォトリソグラフィおよびドライエ
ッチングによって、図２（ｈ）に示すように、セル領域
（イ）の第２層間絶縁膜２１および第３層間絶縁膜２８
に、接続孔２９ａを形成する。その際、記憶ノードコン
タクト部の一部となるポリシリコンプラグ１８に達する
ように接続孔２９ａを形成する。そして、上記のフォト
リソグラフィの際に第３層間絶縁膜２８上に形成され
て、ドライエッチングの際にエッチングマスクとなった
レジストパターンを除去する。
ッチングによって、図２（ｈ）に示すように、セル領域
（イ）の第２層間絶縁膜２１および第３層間絶縁膜２８
に、接続孔２９ａを形成する。その際、記憶ノードコン
タクト部の一部となるポリシリコンプラグ１８に達する
ように接続孔２９ａを形成する。そして、上記のフォト
リソグラフィの際に第３層間絶縁膜２８上に形成され
て、ドライエッチングの際にエッチングマスクとなった
レジストパターンを除去する。
【００５３】接続孔２９ａを形成するためのドライエッ
チングを、例えば並行平板エッチャーを用いて行った場
合のエッチング条件の一例を以下に示す。 エッチングガスおよび流量：ＣＨＦ3 ／ＣＦ4 ／Ａｒ；
４０sccm／４００sccm／６００sccm 雰囲気圧力：２０Ｐａ ＲＦ電力：１２００Ｗ（３８０ｋＨｚ） 基板温度：０℃
チングを、例えば並行平板エッチャーを用いて行った場
合のエッチング条件の一例を以下に示す。 エッチングガスおよび流量：ＣＨＦ3 ／ＣＦ4 ／Ａｒ；
４０sccm／４００sccm／６００sccm 雰囲気圧力：２０Ｐａ ＲＦ電力：１２００Ｗ（３８０ｋＨｚ） 基板温度：０℃
【００５４】次に、キャパシタを形成する工程を行う。
まず、接続孔２９ａを埋め込むようにして第３層間絶縁
膜２８上にキャパシタの下部電極を形成するための導電
材料膜を成膜する。導電材料膜の導電材料には、先に形
成した回路領域（ロ）のプラグ１３と拡散層１５との接
合部分にて接合リークが生じる温度よりも低い温度で形
成可能なものを用いる。これとともに、下部電極の形成
後に行うキャパシタの誘電体膜の形成に際して、このセ
ル領域処理工程で形成しようとするキャパシタの容量を
低下させずに維持し、かつセル領域処理工程後の熱処理
に際してこのセル領域処理工程で形成されたキャパシタ
の容量を維持する導電材料を用いる。
まず、接続孔２９ａを埋め込むようにして第３層間絶縁
膜２８上にキャパシタの下部電極を形成するための導電
材料膜を成膜する。導電材料膜の導電材料には、先に形
成した回路領域（ロ）のプラグ１３と拡散層１５との接
合部分にて接合リークが生じる温度よりも低い温度で形
成可能なものを用いる。これとともに、下部電極の形成
後に行うキャパシタの誘電体膜の形成に際して、このセ
ル領域処理工程で形成しようとするキャパシタの容量を
低下させずに維持し、かつセル領域処理工程後の熱処理
に際してこのセル領域処理工程で形成されたキャパシタ
の容量を維持する導電材料を用いる。
【００５５】このような導電材料として本実施形態で
は、第１導電材料と第２導電材料とを用いる。そして第
１導電材料で、接続孔２９ａを埋め込むようにして第３
層間絶縁膜２８上に第１導電材料膜（図示省略）を形成
した後、フォトリソグラフィおよびドライエッチングに
よって、第１導電材料膜を下部電極の形状に加工して下
部電極本体を形成する。次いで、第１導電材料からなる
下部電極本体の表面を第２導電材料からなる膜（図示省
略）で覆うことにより、図３（ｉ）に示すように下部電
極３０を形成する。また接続孔２９ａが第１導電材料で
埋め込まれることにより、ポリシリコンプラグ１８とと
もに記憶ノードコンタクト部を構成するコンタクト部３
１を形成する。
は、第１導電材料と第２導電材料とを用いる。そして第
１導電材料で、接続孔２９ａを埋め込むようにして第３
層間絶縁膜２８上に第１導電材料膜（図示省略）を形成
した後、フォトリソグラフィおよびドライエッチングに
よって、第１導電材料膜を下部電極の形状に加工して下
部電極本体を形成する。次いで、第１導電材料からなる
下部電極本体の表面を第２導電材料からなる膜（図示省
略）で覆うことにより、図３（ｉ）に示すように下部電
極３０を形成する。また接続孔２９ａが第１導電材料で
埋め込まれることにより、ポリシリコンプラグ１８とと
もに記憶ノードコンタクト部を構成するコンタクト部３
１を形成する。
【００５６】ここで第１導電材料には、回路領域（ロ）
における拡散層１５とプラグ２３との接合部分にて接合
リークが生じる温度より低い温度で形成可能な材料を用
いる。また第２導電材料には、上記した接合部分にて接
合リークが生じる温度より低い温度で形成可能であると
ともに、キャパシタの誘電体膜の形成およびセル領域処
理工程後の熱処理に際し、下部電極本体の表面の酸化を
抑制してセル領域処理工程で形成されたキャパシタの容
量を維持する導電材料を用いる。
における拡散層１５とプラグ２３との接合部分にて接合
リークが生じる温度より低い温度で形成可能な材料を用
いる。また第２導電材料には、上記した接合部分にて接
合リークが生じる温度より低い温度で形成可能であると
ともに、キャパシタの誘電体膜の形成およびセル領域処
理工程後の熱処理に際し、下部電極本体の表面の酸化を
抑制してセル領域処理工程で形成されたキャパシタの容
量を維持する導電材料を用いる。
【００５７】回路領域（ロ）における拡散層１５とプラ
グ２３との接合部分にて接合リークが生じる温度より低
い温度を例えば６００℃程度以下とした場合の第１導電
材料と第２導電材料との組み合わせとしては、例えば、
第１導電材料がタングステン、第２導電材料が窒化タン
グステンである場合、第１導電材料がタングステン、第
２導電材料がルテニウムである場合、第１導電材料が
銅、第２導電材料が窒化タングステンあるいは窒化銅で
ある場合等が挙げられる。
グ２３との接合部分にて接合リークが生じる温度より低
い温度を例えば６００℃程度以下とした場合の第１導電
材料と第２導電材料との組み合わせとしては、例えば、
第１導電材料がタングステン、第２導電材料が窒化タン
グステンである場合、第１導電材料がタングステン、第
２導電材料がルテニウムである場合、第１導電材料が
銅、第２導電材料が窒化タングステンあるいは窒化銅で
ある場合等が挙げられる。
【００５８】第１導電材料にタングステンを用い、第２
導電材料に窒化タングステンを用いた場合の下部電極の
形成条件例を以下に示す。ここでは、タングステンから
なる第１導電材料膜の形成にＣＶＤ法を用いる。そし
て、第１導電材料膜をフォトリソグラフィおよび並行平
板エッチャーを用いたドライエッチングにより加工して
下部電極本体を得る。さらに、並行平板プラズマ装置あ
るいは高密度プラズマ装置を用いて、下部電極本体の表
面をプラズマで窒化処理することにより、下部電極本体
の表面に窒化タングステンからなる第２導電材料膜を形
成する。
導電材料に窒化タングステンを用いた場合の下部電極の
形成条件例を以下に示す。ここでは、タングステンから
なる第１導電材料膜の形成にＣＶＤ法を用いる。そし
て、第１導電材料膜をフォトリソグラフィおよび並行平
板エッチャーを用いたドライエッチングにより加工して
下部電極本体を得る。さらに、並行平板プラズマ装置あ
るいは高密度プラズマ装置を用いて、下部電極本体の表
面をプラズマで窒化処理することにより、下部電極本体
の表面に窒化タングステンからなる第２導電材料膜を形
成する。
【００５９】（タングステン膜の成膜条件） 原料ガスおよび流量：ＷＦ6 ／Ｈ2 ／Ａｒ；＝７５sccm
／５００sccm／２８００sccm 雰囲気圧力：１０６４０Ｐａ 基板温度：４５０℃
／５００sccm／２８００sccm 雰囲気圧力：１０６４０Ｐａ 基板温度：４５０℃
【００６０】（ドライエッチング条件） エッチングガスおよび流量：ＳＦ6 ／Ａｒ／Ｈｅ；１４
０sccm／１１０sccm／２５sccm 雰囲気圧力：３２．０Ｐａ ＲＦ電力：６２５Ｗ
０sccm／１１０sccm／２５sccm 雰囲気圧力：３２．０Ｐａ ＲＦ電力：６２５Ｗ
【００６１】（並行平板プラズマ装置による窒化処理条
件） 処理ガスおよび流量：Ｎ2 ；１０００sccm 雰囲気圧力：１２００Ｐａ （高密度プラズマ装置による窒化処理条件） 処理ガスおよび流量：Ｎ2 ；１０００sccm 雰囲気圧力：０．２Ｐａ
件） 処理ガスおよび流量：Ｎ2 ；１０００sccm 雰囲気圧力：１２００Ｐａ （高密度プラズマ装置による窒化処理条件） 処理ガスおよび流量：Ｎ2 ；１０００sccm 雰囲気圧力：０．２Ｐａ
【００６２】なお、第２導電材料にルテニウムを用いた
場合、スパッタリング法によって、例えば１５０℃〜２
００℃程度の低温でルテニウム膜を形成することができ
る。また、ルテニウム膜を用いた場合は、キャパシタの
誘電体膜の形成およびセル領域処理工程後の熱処理に際
し、たとえ下部電極本体の表面が酸化されても、キャパ
シタの容量を維持することができる。
場合、スパッタリング法によって、例えば１５０℃〜２
００℃程度の低温でルテニウム膜を形成することができ
る。また、ルテニウム膜を用いた場合は、キャパシタの
誘電体膜の形成およびセル領域処理工程後の熱処理に際
し、たとえ下部電極本体の表面が酸化されても、キャパ
シタの容量を維持することができる。
【００６３】下部電極３０の形成後は、次いで第３層間
絶縁膜２８上に、下部電極３０を覆うようにしてキャパ
シタの誘電体材料膜３２ａを形成する。この際、回路領
域（ロ）における拡散層１５とプラグ２３との接合部分
にて接合リークが生じる温度より低い温度で形成可能な
誘電体材料により誘電体材料膜３２ａを形成する。また
誘電体材料には、従来から誘電体材料として用いられて
いる窒化シリコン（比誘電率＝７．５）よりも比誘電率
の高い材料を用いることが好ましい。
絶縁膜２８上に、下部電極３０を覆うようにしてキャパ
シタの誘電体材料膜３２ａを形成する。この際、回路領
域（ロ）における拡散層１５とプラグ２３との接合部分
にて接合リークが生じる温度より低い温度で形成可能な
誘電体材料により誘電体材料膜３２ａを形成する。また
誘電体材料には、従来から誘電体材料として用いられて
いる窒化シリコン（比誘電率＝７．５）よりも比誘電率
の高い材料を用いることが好ましい。
【００６４】そのような誘電体材料としては、例えば、
酸化タンタル（Ｔａ2 Ｏ5 ）や酸化イリジウム（ＩｒＯ
2 ）、酸化チタン（ＴｉＯ2 ）、酸化セリウム（ＣｅＯ
2 ）、チタン酸ストロンチウム（ＳｒＴｉＯ3 ）、チタ
ン酸バリウムストロンチウム（Ｂａ，Ｓｒ）ＴｉＯ3 、
ジルコニウムチタン酸ランタン鉛（Ｌａ，Ｐｂ）（Ｚ
ｒ，Ｔｉ）Ｏ3 等が挙げられる。
酸化タンタル（Ｔａ2 Ｏ5 ）や酸化イリジウム（ＩｒＯ
2 ）、酸化チタン（ＴｉＯ2 ）、酸化セリウム（ＣｅＯ
2 ）、チタン酸ストロンチウム（ＳｒＴｉＯ3 ）、チタ
ン酸バリウムストロンチウム（Ｂａ，Ｓｒ）ＴｉＯ3 、
ジルコニウムチタン酸ランタン鉛（Ｌａ，Ｐｂ）（Ｚ
ｒ，Ｔｉ）Ｏ3 等が挙げられる。
【００６５】本実施形態では、比誘電率が非常に高く
（比誘電率＝２３）、拡散層１５とプラグ２３との接合
部分にて接合リークが生じる温度より低い温度（例えば
６００℃以下）で形成できる酸化タンタルを用いる。酸
化タンタル膜をＣＶＤ法によって成膜するときの条件例
を以下に示す。また酸化タンタル膜を成膜した後は、オ
ゾン雰囲気で５００℃の熱処理を行い、酸化タンタル膜
中の未酸化タンタルを酸化して誘電体材料膜３２ａを得
る。
（比誘電率＝２３）、拡散層１５とプラグ２３との接合
部分にて接合リークが生じる温度より低い温度（例えば
６００℃以下）で形成できる酸化タンタルを用いる。酸
化タンタル膜をＣＶＤ法によって成膜するときの条件例
を以下に示す。また酸化タンタル膜を成膜した後は、オ
ゾン雰囲気で５００℃の熱処理を行い、酸化タンタル膜
中の未酸化タンタルを酸化して誘電体材料膜３２ａを得
る。
【００６６】原料ガスおよび流量：Ｔａ（ＯＣ2 Ｈ5 ）
5 ／Ｏ2 ／Ｎ2；＝０．０５sccm／５００sccm／１００
０sccm 雰囲気圧力：６５Ｐａ 基板温度：４８０℃
5 ／Ｏ2 ／Ｎ2；＝０．０５sccm／５００sccm／１００
０sccm 雰囲気圧力：６５Ｐａ 基板温度：４８０℃
【００６７】次に、誘電体材料膜３２ａ上に上部電極を
形成するための導電材料膜３３ａを形成する。この導電
材料膜３３ａも、拡散層１５とプラグ２３との接合部分
にて接合リークが生じる温度より低い温度で形成できる
材料を用いる。例えば窒化チタン膜、窒化チタン膜と低
抵抗な金属材料との積層膜等が挙げられる。窒化チタン
膜からなる導電材料膜３３ａをスパッタリング法によっ
て成膜する場合の条件の一例を以下に示す。なお、窒化
チタン膜からなる導電材料膜３３ａはＣＶＤ法によって
形成してもよい。
形成するための導電材料膜３３ａを形成する。この導電
材料膜３３ａも、拡散層１５とプラグ２３との接合部分
にて接合リークが生じる温度より低い温度で形成できる
材料を用いる。例えば窒化チタン膜、窒化チタン膜と低
抵抗な金属材料との積層膜等が挙げられる。窒化チタン
膜からなる導電材料膜３３ａをスパッタリング法によっ
て成膜する場合の条件の一例を以下に示す。なお、窒化
チタン膜からなる導電材料膜３３ａはＣＶＤ法によって
形成してもよい。
【００６８】スパッタリングガスおよび流量：Ａｒ／Ｎ
2 ；３０sccm／８０sccm 雰囲気圧力：０．４Ｐａ ＤＣ電力：５ｋＷ 基板温度：１５０℃
2 ；３０sccm／８０sccm 雰囲気圧力：０．４Ｐａ ＤＣ電力：５ｋＷ 基板温度：１５０℃
【００６９】次いで図３（ｊ）に示すように、フォトリ
ソグラフィによって、導電材料膜３３ａ上にセル領域
（イ）のキャパシタ部分を覆うレジストパターン３４を
形成する。その後、レジストパターン３４をマスクとし
たドライエッチングによって、回路領域（ロ）等の不要
な箇所に形成された導電材料膜３３ａおよび誘電体材料
膜３２ａを除去することによって、キャパシタの誘電体
膜３２および上部電極３３を形成する。その後、レジス
トパターン３４を除去することにより、図３（ｋ）に示
すように下部電極３０、誘電体膜３２および上部電極３
３からなるＤＲＡＭのキャパシタ３５が形成される。こ
の工程でのドライエッチングは、例えばマグネトロンエ
ッチャーを用いて以下の条件にて行う。
ソグラフィによって、導電材料膜３３ａ上にセル領域
（イ）のキャパシタ部分を覆うレジストパターン３４を
形成する。その後、レジストパターン３４をマスクとし
たドライエッチングによって、回路領域（ロ）等の不要
な箇所に形成された導電材料膜３３ａおよび誘電体材料
膜３２ａを除去することによって、キャパシタの誘電体
膜３２および上部電極３３を形成する。その後、レジス
トパターン３４を除去することにより、図３（ｋ）に示
すように下部電極３０、誘電体膜３２および上部電極３
３からなるＤＲＡＭのキャパシタ３５が形成される。こ
の工程でのドライエッチングは、例えばマグネトロンエ
ッチャーを用いて以下の条件にて行う。
【００７０】エッチングガスおよび流量：Ｃｌ2 ／Ａｒ
／Ｈｅ；３０sccm／３０sccm／１０sccm 雰囲気圧力：２．５Ｐａ ＲＦ電力：３５０Ｗ 磁場：２Ｅ−３Ｔ
／Ｈｅ；３０sccm／３０sccm／１０sccm 雰囲気圧力：２．５Ｐａ ＲＦ電力：３５０Ｗ 磁場：２Ｅ−３Ｔ
【００７１】その後は、通常の配線形成プロセスによっ
てセル領域（イ）および回路領域（ロ）に配線等を形成
する。例えばＣＶＤ法によって、上部電極３３を覆う状
態で第３層間絶縁膜２８上に、酸化シリコン膜からなる
第４層間絶縁膜３６を形成する。次いでフォトリソグラ
フィおよびドライエッチングによって、セル領域（イ）
の第４層間絶縁膜３６に上部電極３３に達する接続孔３
７ａを形成するとともに、回路領域（ロ）の第４層間絶
縁膜３６および第３層間絶縁膜２８に、プラグ２３の上
面に達する接続孔３８ａを形成する。
てセル領域（イ）および回路領域（ロ）に配線等を形成
する。例えばＣＶＤ法によって、上部電極３３を覆う状
態で第３層間絶縁膜２８上に、酸化シリコン膜からなる
第４層間絶縁膜３６を形成する。次いでフォトリソグラ
フィおよびドライエッチングによって、セル領域（イ）
の第４層間絶縁膜３６に上部電極３３に達する接続孔３
７ａを形成するとともに、回路領域（ロ）の第４層間絶
縁膜３６および第３層間絶縁膜２８に、プラグ２３の上
面に達する接続孔３８ａを形成する。
【００７２】次に、例えばタングステン等からなる導電
材料膜を接続孔３７ａ，３８ａ内を埋め込むようにして
第４層間絶縁膜３６上に形成する。続いて、ドライエッ
チングによって、第４層間絶縁膜３６の表面が露出する
位置まで導電材料膜をエッチバックすることにより、接
続孔３７ａに残った導電材料膜からなるプラグ３７と、
接続孔３８ａに残った導電材料膜からなるプラグ３８と
を形成する。
材料膜を接続孔３７ａ，３８ａ内を埋め込むようにして
第４層間絶縁膜３６上に形成する。続いて、ドライエッ
チングによって、第４層間絶縁膜３６の表面が露出する
位置まで導電材料膜をエッチバックすることにより、接
続孔３７ａに残った導電材料膜からなるプラグ３７と、
接続孔３８ａに残った導電材料膜からなるプラグ３８と
を形成する。
【００７３】そして、スパッタリング法によって第４層
間絶縁膜３６上にアルミニウムやアルミニウムと銅の合
金等からなる配線材料膜を形成し、フォトリソグラフィ
およびドライエッチングによって配線材料膜を加工する
ことにより、プラグ３７を介して上部電極３３と接続す
る配線３９や、プラグ３８およびプラグ２３を介して拡
散層１５に接続する配線３９を第４層間絶縁膜３６上に
形成する。以上の工程によって、メモリセル部と周辺回
路部とを備えたＤＲＡＭからなる半導体装置が製造され
る。
間絶縁膜３６上にアルミニウムやアルミニウムと銅の合
金等からなる配線材料膜を形成し、フォトリソグラフィ
およびドライエッチングによって配線材料膜を加工する
ことにより、プラグ３７を介して上部電極３３と接続す
る配線３９や、プラグ３８およびプラグ２３を介して拡
散層１５に接続する配線３９を第４層間絶縁膜３６上に
形成する。以上の工程によって、メモリセル部と周辺回
路部とを備えたＤＲＡＭからなる半導体装置が製造され
る。
【００７４】以上のように本実施形態では、補償用拡散
層２５を形成するためのイオン注入と熱処理とを行う回
路領域処理工程の後に、セル領域処理工程のキャパシタ
の形成工程を行う。このため、補償用拡散層２５を形成
するための高温の熱処理によってキャパシタ３５が影響
を受けることがないので、比誘電率が非常に高いもの
の、従来ではその高温の熱処理によってキャパシタの容
量低下を招いていた酸化タンタルを用いてキャパシタ３
５の誘電体膜３２を形成することができる。したがっ
て、メモリセル面積が小さくなっても、α線によるソフ
トエラーに対して十分対応できるキャパシタ容量を確保
できる半導体装置を製造することができるとともに、半
導体装置のさらなる高集積化を図ることができる。
層２５を形成するためのイオン注入と熱処理とを行う回
路領域処理工程の後に、セル領域処理工程のキャパシタ
の形成工程を行う。このため、補償用拡散層２５を形成
するための高温の熱処理によってキャパシタ３５が影響
を受けることがないので、比誘電率が非常に高いもの
の、従来ではその高温の熱処理によってキャパシタの容
量低下を招いていた酸化タンタルを用いてキャパシタ３
５の誘電体膜３２を形成することができる。したがっ
て、メモリセル面積が小さくなっても、α線によるソフ
トエラーに対して十分対応できるキャパシタ容量を確保
できる半導体装置を製造することができるとともに、半
導体装置のさらなる高集積化を図ることができる。
【００７５】また酸化タンタルは、回路領域（ロ）の拡
散層１５とプラグ２３との接合部分にて接合リークを生
じさせない温度で形成可能な材料であるため、誘電体膜
３２の形成による電気的信頼性の低下も防止できる。ま
た、周辺回路形成工程の後にキャパシタ３５の形成工程
を行うため、キャパシタ３５の下部電極３０の形成材料
に、補償用拡散層２５を形成するための高温の熱処理に
対して耐熱性を持たないが、低温で形成可能なタングス
テンを用いることができる。よって、下部電極３０の形
成による周辺回路部の電気的信頼性の低下を防止でき
る。このようにキャパシタ３５を低温プロセスで形成で
きるため、周辺回路形成工程の後にキャパシタ３５の形
成工程を行っても周辺回路部のの電気的信頼性を維持で
きる。
散層１５とプラグ２３との接合部分にて接合リークを生
じさせない温度で形成可能な材料であるため、誘電体膜
３２の形成による電気的信頼性の低下も防止できる。ま
た、周辺回路形成工程の後にキャパシタ３５の形成工程
を行うため、キャパシタ３５の下部電極３０の形成材料
に、補償用拡散層２５を形成するための高温の熱処理に
対して耐熱性を持たないが、低温で形成可能なタングス
テンを用いることができる。よって、下部電極３０の形
成による周辺回路部の電気的信頼性の低下を防止でき
る。このようにキャパシタ３５を低温プロセスで形成で
きるため、周辺回路形成工程の後にキャパシタ３５の形
成工程を行っても周辺回路部のの電気的信頼性を維持で
きる。
【００７６】さらに本実施形態では、回路領域処理工程
の後に、ビット線２７の形成工程を行うことから、ビッ
ト線２７の形成材料として、補償用拡散層２５を形成す
るための高温の熱処理に対して耐熱性を持たないもの
の、低抵抗でかつ回路領域（ロ）の拡散層１５とプラグ
２３との接合部分にて接合リークを生じさせない温度で
形成可能なタングステンを用いている。よって、ビット
線２７に不良を生じさせず、かつ周辺回路部の電気的信
頼性を維持しつつビット線２７を低抵抗化できるため、
読み出し速度が高速で誤動作のない、読み出し性能が向
上した半導体装置を製造できる。また、ビット線２７の
形成材料としてタングステンよりも低抵抗な銅を用いた
場合には、読み出し性能がより一層向上した半導体装置
を実現できる。
の後に、ビット線２７の形成工程を行うことから、ビッ
ト線２７の形成材料として、補償用拡散層２５を形成す
るための高温の熱処理に対して耐熱性を持たないもの
の、低抵抗でかつ回路領域（ロ）の拡散層１５とプラグ
２３との接合部分にて接合リークを生じさせない温度で
形成可能なタングステンを用いている。よって、ビット
線２７に不良を生じさせず、かつ周辺回路部の電気的信
頼性を維持しつつビット線２７を低抵抗化できるため、
読み出し速度が高速で誤動作のない、読み出し性能が向
上した半導体装置を製造できる。また、ビット線２７の
形成材料としてタングステンよりも低抵抗な銅を用いた
場合には、読み出し性能がより一層向上した半導体装置
を実現できる。
【００７７】また本実施形態では、ビット線２７の形成
と同時に回路領域（ロ）に拡散層１５と接合するプラグ
２３を形成するため、ビット線の形成とプラグの形成と
を別々に行っていた従来に比較して工程数を削減するこ
とができる。よって製造歩留りの向上を図ることができ
る。したがって本実施形態によれば、大容量でかつ読み
出し性能が向上したＤＲＡＭからなる半導体装置を歩留
り良く製造できる。
と同時に回路領域（ロ）に拡散層１５と接合するプラグ
２３を形成するため、ビット線の形成とプラグの形成と
を別々に行っていた従来に比較して工程数を削減するこ
とができる。よって製造歩留りの向上を図ることができ
る。したがって本実施形態によれば、大容量でかつ読み
出し性能が向上したＤＲＡＭからなる半導体装置を歩留
り良く製造できる。
【００７８】なお、本実施形態では、補償用拡散層を形
成するための熱処理の後にビット線を形成しているが、
ビット線の形成材料に、補償用拡散層を形成するための
熱処理に対して耐熱性を有する導電材料、例えばタング
ステンシリサイド等でビット線を用いれば、補償用拡散
層を形成するためのイオン注入の前にビット線を形成す
ることも可能である。また本発明に係る半導体装置の製
造方法は、上記実施形態に限られることなく、本発明の
主旨に反しない限り、形成条件、材料等を適宜変更でき
るのはもちろんである。
成するための熱処理の後にビット線を形成しているが、
ビット線の形成材料に、補償用拡散層を形成するための
熱処理に対して耐熱性を有する導電材料、例えばタング
ステンシリサイド等でビット線を用いれば、補償用拡散
層を形成するためのイオン注入の前にビット線を形成す
ることも可能である。また本発明に係る半導体装置の製
造方法は、上記実施形態に限られることなく、本発明の
主旨に反しない限り、形成条件、材料等を適宜変更でき
るのはもちろんである。
【００７９】
【発明の効果】以上説明したように本発明に係る半導体
装置の製造方法によれば、回路領域に不純物をイオン注
入し、その不純物を活性化させる高温の熱処理を行う周
辺回路形成工程の後に、キャパシタの形成工程を有する
セル領域処理工程を行うため、形成されたキャパシタが
周辺回路形成領域の熱処理の影響を受けることがない。
よって、キャパシタの誘電体膜の形成材料に、上記の高
温の熱処理でキャパシタの容量低下を招く恐れがあった
高誘電体材料を用いることができるので、メモリセル面
積が小さくなっても、α線によるソフトエラーに対して
十分対応できるキャパシタ容量を確保できる半導体装置
を製造することができる。また、高誘電体材料に、先の
周辺回路形成工程において回路領域の接続孔に拡散層と
接合する導電部が形成されていても、その接合部分にて
接合リークを生じさせない温度で形成可能なものを用い
れば、周辺回路部の電気的信頼性も維持できる。また周
辺回路形成工程の後にセル領域処理工程を行うため、セ
ル領域処理工程にビット線の形成工程を行う場合には、
ビット線の形成材料として、高温の熱処理で不具合が起
きていたため従来用いられなかった、低抵抗な導電材料
を用いることができる。よって、読み出し性能が向上し
た半導体装置を製造できる。
装置の製造方法によれば、回路領域に不純物をイオン注
入し、その不純物を活性化させる高温の熱処理を行う周
辺回路形成工程の後に、キャパシタの形成工程を有する
セル領域処理工程を行うため、形成されたキャパシタが
周辺回路形成領域の熱処理の影響を受けることがない。
よって、キャパシタの誘電体膜の形成材料に、上記の高
温の熱処理でキャパシタの容量低下を招く恐れがあった
高誘電体材料を用いることができるので、メモリセル面
積が小さくなっても、α線によるソフトエラーに対して
十分対応できるキャパシタ容量を確保できる半導体装置
を製造することができる。また、高誘電体材料に、先の
周辺回路形成工程において回路領域の接続孔に拡散層と
接合する導電部が形成されていても、その接合部分にて
接合リークを生じさせない温度で形成可能なものを用い
れば、周辺回路部の電気的信頼性も維持できる。また周
辺回路形成工程の後にセル領域処理工程を行うため、セ
ル領域処理工程にビット線の形成工程を行う場合には、
ビット線の形成材料として、高温の熱処理で不具合が起
きていたため従来用いられなかった、低抵抗な導電材料
を用いることができる。よって、読み出し性能が向上し
た半導体装置を製造できる。
【図１】（ａ）〜（ｄ）は本発明に係る半導体装置の製
造方法の一実施形態を工程順に示す要部断面図（その
１）である。
造方法の一実施形態を工程順に示す要部断面図（その
１）である。
【図２】（ｅ）〜（ｈ）は本発明に係る半導体装置の製
造方法の一実施形態を工程順に示す要部断面図（その
２）である。
造方法の一実施形態を工程順に示す要部断面図（その
２）である。
【図３】（ｉ）〜（ｋ）は本発明に係る半導体装置の製
造方法の一実施形態を工程順に示す要部断面図（その
３）である。
造方法の一実施形態を工程順に示す要部断面図（その
３）である。
【図４】従来の半導体装置の製造方法の一例を示す要部
断面図である。
断面図である。
【図５】従来の半導体装置の製造方法の他の例を示す要
部断面図である。
部断面図である。
１０…基体、１１…半導体基板、１５…拡散層、１６…
第１層間絶縁膜、２３…プラグ、２３ａ…接続孔、２７
…ビット線、２７ａ…溝、３０…下部電極、３２…誘電
体膜、３５…キャパシタ、（イ）…セル領域、（ロ）…
回路領域
第１層間絶縁膜、２３…プラグ、２３ａ…接続孔、２７
…ビット線、２７ａ…溝、３０…下部電極、３２…誘電
体膜、３５…キャパシタ、（イ）…セル領域、（ロ）…
回路領域
Claims (18)
- 【請求項１】 メモリセル部を形成するセル領域と周辺
回路部を形成する回路領域とを有した半導体基板を備え
るとともに、前記回路領域の半導体基板に拡散層を形成
し、かつ該半導体基板上に絶縁膜を形成した基体を用
い、前記回路領域の前記絶縁膜に、底部に前記拡散層を
露出させるように接続孔を形成する工程と、 前記接続孔の底部近傍の前記拡散層に不純物をイオン注
入する工程と、 前記拡散層に導入した不純物を活性化させる熱処理を行
う工程とを有する周辺回路形成工程を行った後、 前記セル領域の前記基体上にキャパシタを形成する工程
を有するセル領域処理工程を行うことを特徴とする半導
体装置の製造方法。 - 【請求項２】 前記周辺回路形成工程の熱処理を行う工
程の後でかつ前記セル領域処理工程のキャパシタを形成
する工程との間に、前記回路領域の接続孔に前記拡散層
と接合する導電部を形成する工程を有し、 前記セル領域処理工程では、前記キャパシタの誘電体膜
を、前記拡散層と前記導電部との接合部分にて接合リー
クが生じる温度より低い温度で形成可能な誘電体材料で
形成することを特徴とする請求項１記載の半導体装置の
製造方法。 - 【請求項３】 前記誘電体材料には、窒化シリコンより
も比誘電率の高い材料を用いることを特徴とする請求項
２記載の半導体装置の製造方法。 - 【請求項４】 前記窒化シリコンよりも比誘電率の高い
材料には、酸化タンタルを用いることを特徴とする請求
項３記載の半導体装置の製造方法。 - 【請求項５】 前記窒化シリコンよりも比誘電率の高い
材料には、酸化イリジウムを用いることを特徴とする請
求項３記載の半導体装置の製造方法。 - 【請求項６】 前記窒化シリコンよりも比誘電率の高い
材料には、酸化チタンを用いることを特徴とする請求項
３記載の半導体装置の製造方法。 - 【請求項７】 前記窒化シリコンよりも比誘電率の高い
材料には、酸化セリウムを用いることを特徴とする請求
項３記載の半導体装置の製造方法。 - 【請求項８】 前記窒化シリコンよりも比誘電率の高い
材料には、チタン酸ストロンチウムを用いることを特徴
とする請求項３記載の半導体装置の製造方法。 - 【請求項９】 前記窒化シリコンよりも比誘電率の高い
材料には、チタン酸バリウムストロンチウムを用いるこ
とを特徴とする請求項３記載の半導体装置の製造方法。 - 【請求項１０】 前記窒化シリコンよりも比誘電率の高
い材料には、ジルコニウムチタン酸ランタン鉛を用いる
ことを特徴とする請求項３記載の半導体装置の製造方
法。 - 【請求項１１】 前記周辺回路形成工程の熱処理を行う
工程の後でかつ前記セル領域処理工程のキャパシタを形
成する工程との間に、前記回路領域の接続孔に前記拡散
層と接合する導電部を形成する工程を有し、 前記セル領域処理工程の後に、他の熱処理を行う工程を
有し、 前記セル領域処理工程では、前記キャパシタの下部電極
を、前記拡散層と前記接続部との接合部分にて接合リー
クが生じる温度より低い温度で形成可能であるととも
に、この下部電極の形成後に行うキャパシタの誘電体膜
の形成に際して前記セル領域処理工程で形成しようとす
るキャパシタの容量を維持し、かつ前記セル領域処理工
程後の熱処理に際してこのセル領域処理工程で形成され
たキャパシタの容量を維持する導電材料で形成すること
を特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項１２】 前記キャパシタの下部電極を形成する
際には、前記接合部分にて接合リークが生じる温度より
低い温度で形成可能である第１導電材料で下部電極本体
を形成し、次いで該下部電極本体の表面を第２導電材料
で覆うことによって下部電極を形成し、 前記第２導電材料には、前記接合部分にて接合リークが
生じる温度より低い温度で形成可能であるとともに、前
記キャパシタの誘電体膜の形成および前記セル領域処理
工程後の熱処理に際し、前記下部電極本体の表面の酸化
を抑制して前記セル領域処理工程で形成されたキャパシ
タの容量を維持する導電材料を用いることを特徴とする
請求項１１記載の半導体装置の製造方法。 - 【請求項１３】 前記第１導電材料はタングステンであ
り、前記第２導電材料は窒化タングステンであることを
特徴とする請求項１２記載の半導体装置の製造方法。 - 【請求項１４】 前記セル領域処理工程は、前記キャパ
シタを形成する工程の他に、セル領域の前記基体上にビ
ット線を形成する工程を有していることを特徴とする請
求項１記載の半導体装置の製造方法。 - 【請求項１５】 前記周辺回路形成工程の熱処理を行う
工程の後でかつ前記セル領域処理工程のキャパシタを形
成する工程との間に、前記回路領域の接続孔に前記拡散
層と接合する導電部を形成する工程を有し、 前記ビット線を形成する導電材料には、前記拡散層と前
記導電部との接合部分にて接合リークが生じる温度より
低い温度で形成可能な導電材料を用いることを特徴とす
る請求項１４記載の半導体装置の製造方法。 - 【請求項１６】 前記ビット線を形成する導電材料に
は、タングステンを用いることを特徴とする請求項１５
記載の半導体装置の製造方法。 - 【請求項１７】 前記セル領域処理工程のビット線を形
成する工程は、前記キャパシタを形成する工程の前に行
う工程であり、 前記ビット線を形成する工程では、前記回路領域の接続
孔に前記拡散層と接合する導電部を形成する工程も合わ
せて行うことを特徴とする請求項１５記載の半導体装置
の製造方法。 - 【請求項１８】 前記ビット線を形成する工程では、前
記セル領域の前記絶縁膜にビット線を形成するための溝
を形成し、次いで前記セル領域における溝と前記回路領
域における前記接続孔とに同じ導電材料を埋め込むこと
により、前記ビット線と、前記拡散層と接合する導電部
とを形成し、 前記導電材料には、前記拡散層と前記導電部との接合部
分にて接合リークが生じる温度より低い温度で形成可能
な材料を用いることを特徴とする請求項１７記載の半導
体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10043081A JPH11243180A (ja) | 1998-02-25 | 1998-02-25 | 半導体装置の製造方法 |
| US09/253,047 US6258654B1 (en) | 1998-02-25 | 1999-02-19 | Method of manufacturing a semiconductor device |
| TW088102677A TW407374B (en) | 1998-02-25 | 1999-02-23 | Method of manufacturing a semiconductor device |
| KR10-1999-0006176A KR100525336B1 (ko) | 1998-02-25 | 1999-02-24 | 반도체 디바이스 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10043081A JPH11243180A (ja) | 1998-02-25 | 1998-02-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11243180A true JPH11243180A (ja) | 1999-09-07 |
Family
ID=12653900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10043081A Pending JPH11243180A (ja) | 1998-02-25 | 1998-02-25 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6258654B1 (ja) |
| JP (1) | JPH11243180A (ja) |
| KR (1) | KR100525336B1 (ja) |
| TW (1) | TW407374B (ja) |
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| JP2001185703A (ja) * | 1999-10-13 | 2001-07-06 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JP2001338990A (ja) * | 2000-05-26 | 2001-12-07 | Fujitsu Ltd | 半導体装置 |
| US6803271B2 (en) | 2001-08-09 | 2004-10-12 | Renesas Technology Corp. | Method for manufacturing semiconductor integrated circuit device |
| JP2005347335A (ja) * | 2004-05-31 | 2005-12-15 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| JP2006121036A (ja) * | 2004-10-25 | 2006-05-11 | Hynix Semiconductor Inc | フラッシュメモリ素子のソースコンタクト形成方法 |
| JP2012142599A (ja) * | 1999-10-13 | 2012-07-26 | Sony Corp | 半導体装置およびその製造方法 |
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| JP2000349255A (ja) * | 1999-06-03 | 2000-12-15 | Oki Electric Ind Co Ltd | 半導体記憶装置およびその製造方法 |
| US6943392B2 (en) * | 1999-08-30 | 2005-09-13 | Micron Technology, Inc. | Capacitors having a capacitor dielectric layer comprising a metal oxide having multiple different metals bonded with oxygen |
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| US6558517B2 (en) * | 2000-05-26 | 2003-05-06 | Micron Technology, Inc. | Physical vapor deposition methods |
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| JP2002064190A (ja) * | 2000-08-18 | 2002-02-28 | Mitsubishi Electric Corp | 半導体装置 |
| US7271489B2 (en) * | 2003-10-15 | 2007-09-18 | Megica Corporation | Post passivation interconnection schemes on top of the IC chips |
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| US7011978B2 (en) * | 2001-08-17 | 2006-03-14 | Micron Technology, Inc. | Methods of forming capacitor constructions comprising perovskite-type dielectric materials with different amount of crystallinity regions |
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| US7094638B2 (en) * | 2003-10-17 | 2006-08-22 | Nanya Technology Corp. | Method of forming gate structure |
| US7361546B2 (en) * | 2003-11-12 | 2008-04-22 | Nanya Technology Corporation | Method of forming conductive stud on vertical memory device |
| US7323424B2 (en) * | 2004-06-29 | 2008-01-29 | Micron Technology, Inc. | Semiconductor constructions comprising cerium oxide and titanium oxide |
| US20080087929A1 (en) * | 2006-10-11 | 2008-04-17 | Infineon Technologies Ag | Static random access memory with thin oxide capacitor |
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-
1998
- 1998-02-25 JP JP10043081A patent/JPH11243180A/ja active Pending
-
1999
- 1999-02-19 US US09/253,047 patent/US6258654B1/en not_active Expired - Lifetime
- 1999-02-23 TW TW088102677A patent/TW407374B/zh not_active IP Right Cessation
- 1999-02-24 KR KR10-1999-0006176A patent/KR100525336B1/ko not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| TW407374B (en) | 2000-10-01 |
| US6258654B1 (en) | 2001-07-10 |
| KR100525336B1 (ko) | 2005-11-02 |
| KR19990072910A (ko) | 1999-09-27 |
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