JPH11243180A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH11243180A
JPH11243180A JP10043081A JP4308198A JPH11243180A JP H11243180 A JPH11243180 A JP H11243180A JP 10043081 A JP10043081 A JP 10043081A JP 4308198 A JP4308198 A JP 4308198A JP H11243180 A JPH11243180 A JP H11243180A
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step
formed
capacitor
cell region
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JP10043081A
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English (en)
Inventor
Tetsuo Gocho
哲雄 牛膓
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Sony Corp
ソニー株式会社
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    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
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    • H01L27/10814Dynamic random access memory structures with one-transistor one-capacitor memory cells the storage electrode stacked over transistor with capacitor higher than bit line level

Abstract

(57)【要約】 【課題】 キャパシタ誘電体膜材料に高誘電体材料を用
い、周辺回路の形成工程で補償用拡散層の形成を行って
もキャパシタの容量低下を招かないようにする。 【解決手段】 メモリセル部を形成するセル領域(イ)
と周辺回路部を形成する回路領域(ロ)とを有した半導
体基板11を備えるとともに、回路領域(ロ)の半導体
基板11に拡散層15を形成し、かつその半導体基板1
1上に第1層間絶縁膜16を形成した基体10を用い、
まず回路領域(ロ)の第1層間絶縁膜16に、底部に拡
散層15を露出させるように接続孔23aを形成する工
程と、接続孔23aの底部近傍の拡散層15に不純物を
イオン注入する工程と、拡散層15に導入した不純物を
活性化させる熱処理を行う工程とを有する周辺回路形成
工程を行う。その後、セル領域(イ)の基体10上にキ
ャパシタを形成する工程を有するセル領域処理工程を行
う。

Description

【発明の詳細な説明】

【0001】

【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、例えば高度に微細化・高集積化されたメモリ
素子を備えた半導体集積回路や、メモリ素子とロジック
素子とを混載した半導体集積回路等の製造に適用される
半導体装置の製造方法に関する。

【0002】

【従来の技術】近年、高集積化や高性能化が非常に進展
している半導体集積回路としては、例えばDRAMが知
られている。DRAMは、1ビットの情報を格納するメ
モリセル部を1個のトランジスタと1個のキャパシタと
いう少ない素子数の集合体で形成できるものであるた
め、大容量化に適しており、最先端微細プロセスの先導
的役割を果してきている。

【0003】DRAMはおよそ3年間で記憶容量が4倍
に増加している。また、各世代毎にチップ面積は1.5
倍に増大してきている。しかしながら、メモリセル面積
は1/3に縮小されている。その一方で、センスアンプ
による読み出しを可能とし、かつα線によるソフトエラ
ーの発生を防ぐために、メモリセル面積が上記のように
縮小化されても電荷保持用キャパシタには同じ蓄積容量
が求められており、例えば20〜30fFの値を確保す
る必要がある。そこで、キャパシタ面積の増大や、キャ
パシタの誘電体膜に比誘電率の高い膜を用いることが必
要になってきている。

【0004】最近、比誘電率の高い膜として有望視され
ているのが酸化タンタル膜である。この膜は、従来から
キャパシタの誘電体膜として主に用いられてきている窒
化シリコン膜の比誘電率=7.5に対して、23という
非常に高い比誘電率を有したものとなっている。

【0005】ところで、一般にDRAMの製造では、図
4に示すように、メモリセル部を形成するセル領域
(イ)と、周辺回路部を形成する回路領域(ロ)とを有
した半導体基板51上に層間絶縁膜52を形成してなる
基体50を用いる。その基体50に、メモリセル部と周
辺回路部とを形成する場合、セル領域(イ)に下部電極
55a,誘電体膜55b,上部電極55cとからなるキ
ャパシタ55を形成する工程を行った後に、回路領域
(ロ)に周辺回路を形成する工程を行う。これは、従来
のキャパシタ55の形成工程に、周辺回路の形成工程よ
りも高い熱処理工程が含まれているため、先に周辺回路
の形成を行うと、その後のキャパシタ55の形成工程に
おける熱処理工程によって周辺回路部に不具合が発生す
るからである。

【0006】例えば周辺回路の形成工程では、回路領域
(ロ)の半導体基板51上の層間絶縁膜52,53,5
4に、半導体基板51に形成された拡散層56と基体5
0上に形成する配線とを接続するための接続孔57を、
拡散層56に達する状態で形成する。その後、この接続
孔57にバリアメタル層を介してタングステンを埋め込
んで拡散層56と接合するタングステンプラグを形成す
る工程が行われる。

【0007】したがって、キャパシタ55の形成工程に
先立ち、周辺回路の形成工程を行ってタングステンプラ
グを形成すると、キャパシタ55の形成工程の下部電極
55aを形成するポリシリコン膜中の不純物を活性化す
る熱処理によって、タングステンプラグのバリアメタル
層が拡散層56を突き抜けて半導体基板51に達する現
象が生じる。この結果、タングステンプラグと拡散層5
6との接合部分に接合リークが発生する。よって、セル
領域(イ)にキャパシタ55を形成する工程を行った後
に、回路領域(ロ)に周辺回路を形成する工程を行って
いるのである。なお、セル領域(イ)の基体50上に形
成するビット線58の形成工程は、周辺回路の形成工程
の前に行われている。

【0008】また、周辺回路の形成工程おけるタングス
テンプラグの形成工程にて、回路領域(ロ)の層間絶縁
膜52,53,54に接続孔57を形成する際には、フ
ォトリソグラフィ工程とドライエッチング工程とを用い
る。しかしながら、前述したように高集積化されたDR
AMを製造するため、フォトリソグラフィ工程におい
て、酸化シリコン膜からなる素子分離領域59に対して
マスク合わせを行う際に合わせずれが起き、素子分離領
域59の端部側に一部が重なる状態で接続孔57が形成
される場合がある。その場合には、素子分離領域59が
掘れて下地の半導体基板51が露出し、このままでは、
後の工程で接続孔57に導電材料を埋め込んだ際にリー
ク電流が発生する。

【0009】そこで最近では、図5に示すように、接続
孔57の底部に露出した拡散層56に接続孔57を通し
て不純物をイオン注入(コンタクト補償イオン注入)
し、次いで例えば800℃程度の、ポリシリコン膜の成
膜よりも高温の熱処理により、注入した不純物を半導体
基板51中にて活性化させて補償用拡散層60を形成す
ることにより、上記リーク電流の発生を防止している。

【0010】

【発明が解決しようとする課題】ところが、従来の半導
体装置の製造方法では、上記したように周辺回路の形成
工程に補償用拡散層を形成する工程が導入されると、キ
ャパシタの形成工程の後に補償用拡散層の形成工程にお
ける高温の活性化熱処理が行われることになる。このた
め、キャパシタの形成工程において誘電体膜に酸化タン
タル膜を用いた場合には、その後に行う上記活性化熱処
理によって、酸化タンタルとキャパシタの下部電極とが
反応して下部電極が酸化され、実効的な容量が低下する
という不具合が発生する。例えば、キャパシタの下部電
極にポリシリコンを用いる場合には、ポリシリコンが、
比誘電率が4と低い酸化シリコンになり、容量の低下が
起きる。

【0011】上記の活性化熱処理の際に、下部電極のポ
リシリコンの酸化を防止するには、図5に示すように下
部電極55aと酸化タンタルからなる誘電体膜55bと
の間にポリシリコンの酸化防止用の窒化シリコン膜61
を介在させることが考えられる。しかし、窒化シリコン
膜61の比誘電率は7.5であるため、この場合にもや
はり容量低下は免れられない。

【0012】また、キャパシタの下部電極の形成材料と
して、高温の熱処理が加わるポリシリコンに替えて、低
温で形成できるタングステンを用いる検討もなされてい
る。ところが、タングステンも上記した補償用拡散層の
形成工程における高温の活性化熱処理によって酸化し、
キャパシタの容量の低下を招く。またこれとともに、タ
ングステンの酸化物は昇華性のため、タングステンの膨
れが生じて下部電極としての機能を果たさなくなる。

【0013】以上のことから、酸化タンタル膜等の比誘
電率の高い膜をキャパシタの誘電体膜として用い、周辺
回路の形成工程にて補償用拡散層の形成工程を行って
も、キャパシタの容量低下を招かないDRAMの形成技
術の開発が望まれている。

【0014】また、DRAMの読み出し性能は、電荷の
通り道であるビット線の抵抗が低いほど良いが、現在の
ところ、周辺回路の形成工程における補償用拡散層の形
成工程に対して耐熱性を有することから低抵抗でないタ
ングステンポリサイド(WSix /Poly−Si)がビッ
ト線の形成材料として用いられている。前述したよう
に、ビット線の形成も周辺回路の形成工程前に行うた
め、タングステンポリサイドより抵抗の低いタングステ
ンをビット線の形成材料に用いようとすると、補償用拡
散層の形成工程における活性化熱処理時に、タングステ
ンが接する層間絶縁膜の酸化シリコン中の酸素原子や層
間絶縁膜からの脱ガスと反応し、ビット線が断線する等
の不良が生じる問題も起きる。したがって、ビット線に
不良を生じさせることなくビット線の低抵抗化を図れる
技術の開発も切望されている。

【0015】

【課題を解決するための手段】そこで上記課題を解決す
るために本発明に係る半導体装置の製造方法は、メモリ
セル部を形成するセル領域と周辺回路部を形成する回路
領域とを有した半導体基板を備えるとともに、上記回路
領域の半導体基板に拡散層を形成し、かつその半導体基
板上に絶縁膜を形成した基体を用い、まず回路領域の絶
縁膜に、底部に上記拡散層を露出させるように接続孔を
形成する工程と、接続孔の底部近傍の拡散層に不純物を
イオン注入する工程と、拡散層に導入した不純物を活性
化させる熱処理を行う工程とを有する周辺回路形成工程
を行う。その後、セル領域の基体上にキャパシタを形成
する工程を有するセル領域処理工程を行う。また、この
セル領域処理工程では、キャパシタを形成する工程とと
もに、セル領域の基体上にビット線を形成する工程を行
ってもよい。

【0016】上記の発明では、周辺回路形成工程におい
て、回路領域の接続孔の底部に露出した拡散層に不純物
をイオン注入し、その不純物を活性化させる熱処理を行
うため、回路領域の半導体基板に補償用拡散層が形成さ
れる。そして補償用拡散層を形成した周辺回路形成工程
の形成後に、キャパシタの形成工程を有するセル領域処
理工程を行うため、形成されたキャパシタには補償用拡
散層を形成するための高温の熱処理による熱が加わらな
い。よって、キャパシタの形成工程において、誘電体膜
の形成材料に、上記の高温の熱処理でキャパシタの容量
低下を招く恐れがあるものの、比誘電率が高く、しかも
先の周辺回路形成工程において回路領域の接続孔に拡散
層と接合する導電部が形成されていても、その接合部分
にて接合リークを生じさせない温度で形成可能な誘電体
材料を用いることが可能になる。また、この誘電体材料
を用いて誘電体膜を形成しても、上記の高温の熱処理が
加わらないため、形成されるキャパシタの容量低下が生
じない。また、周辺回路形成工程の後にセル領域処理工
程を行うため、キャパシタの下部電極の形成材料に、補
償用拡散層を形成するための高温の熱処理で不具合が起
きるが、低温で形成可能な導電材料を用いることが可能
になる。さらに、周辺回路形成工程の後にセル領域処理
工程を行うため、セル領域処理工程にビット線の形成工
程を行っても、形成されたビット線に補償用拡散層を形
成するための高温の熱処理が加わらない。このためビッ
ト線の形成材料として、高温の熱処理で不具合が起きる
ものの低抵抗で、かつ回路領域の拡散層と導電部との接
合部分に接合リークを生じさせない温度で形成可能な導
電材料を用いることが可能になる。

【0017】

【発明の実施の形態】以下、本発明に係る半導体装置の
製造方法の実施形態を図面に基づいて説明する。図1の
(a)〜(d),図2の(e)〜(h),図3の(i)
〜(k)は、本発明の一実施形態を工程順に示す要部断
面図である。また図1〜図3の(イ)はDRAMのメモ
リセル部を形成するセル領域、(ロ)はロジック部から
なる周辺回路部を形成する回路領域を示している。

【0018】本実施形態に係る半導体装置の製造方法で
は、まず、周辺回路形成工程に先立ち、図1の(a)に
示す基体10を用意する。すなわち、例えばメモリセル
部にNMOSトランジスタ、周辺回路部にNMOSトラ
ンジスタとPMOSトランジスタとからなるCMOSト
ランジスタを採用する場合、まず既存の素子分離技術に
よって、シリコンからなる半導体基板11のセル領域
(イ)および回路領域(ロ)に、PMOSトランジス
タ、NMOSのトランジスタを形成する領域を電気的に
分離するための素子分離領域12を形成する。素子分離
領域12は、例えば酸化シリコン膜からなる。また素子
分離技術としては、例えば、トレンチ素子分離技術やL
OCOS素子分離技術が挙げられる。

【0019】次いで、半導体基板11のNMOSトラン
ジスタを形成する領域にPウエル領域(図示省略)を形
成するとともに、PMOSトランジスタを形成する領域
にNウエル領域(図示省略)を形成する工程を行う。こ
の工程では、フォトリソグラフィによって、半導体基板
11上に、Pウエルを形成する領域のみ開口したレジス
トパターンを形成し、レジストパターンをマスクとした
イオン注入を行ってPウエル領域を形成する。当該イオ
ン注入では、例えば、P型の不純物としてホウ素イオン
(B+ )を用い、打ち込みエネルギーを190keV、
ドーズ量を6×1012/cm2 に設定する。その後、レ
ジストパターンを除去する。

【0020】続いてフォトリソグラフィによって、半導
体基板11上に、Nウエルを形成する領域のみ開口した
レジストパターンを形成し、レジストパターンをマスク
としたイオン注入を行ってNウエル領域を形成する。こ
のイオン注入では、例えば、N型の不純物としてリンイ
オン(P+ )を用い、打ち込みエネルギーを500ke
V、ドーズ量を5×1012/cm2 に設定する。その
後、レジストパターンを除去する。

【0021】次いで、半導体基板11のPMOSトラン
ジスタおよびNMOSトランジスタの形成領域に、例え
ば熱酸化法によって酸化シリコン膜からなるゲート絶縁
膜(図示省略)を形成する。次に、化学的気相成長(以
下、CVDと記す)法によって、セル領域(イ)および
回路領域(ロ)における半導体基板11上にそれぞれ、
ゲート電極材料膜であるドープトポリシリコン膜を成膜
する。一例として、減圧下におけるCVD(以下、LP
−CVDと記す)法を採用してドープトポリシリコン膜
を成膜したときの条件を以下に示す。

【0022】原料ガスおよび流量:SiH4 /PH3
He/N2;100sccm/50sccm/400sccm/20
0sccm 雰囲気圧力:70Pa 基板温度:610℃

【0023】次に、CVD法によって、ドープトポリシ
リコン膜上にタングステンシリサイド膜を成膜する。こ
のときのCVD法として、LP−CVD法を採用した場
合の成膜条件の一例を以下に示す。 原料ガスおよび流量:WF6 /SiH2 Cl2 /Ar;
=2.5sccm/150sccm/100sccm雰囲気圧力:4
0Pa 基板温度:680℃

【0024】次いで、フォトリソグラフィによってタン
グステンシリサイド膜上にレジストパターンを形成し、
その後、レジストパターンをマスクとしたドライエッチ
ングを行って、タングステンシリサイド膜とドープトポ
リシリコン膜とをゲート電極の形状に加工する。その
後、レジストパターンを除去することにより、ゲート絶
縁膜上に形成されたポリシリコン膜とこの上層に形成さ
れたタングステンシリサイド膜とからなるポリサイド構
造のゲート電極13が得られる。なお、上記のドライエ
ッチングを、例えばマイクロ波エッチャーを用いて条件
が異なる2ステップで行った場合のエッチング条件の一
例を以下に示す。ここで1ステップ目はタングステンシ
リサイド膜のエッチング条件であり、2ステップ目はポ
リシリコン膜のエッチング条件である。

【0025】(1ステップ) エッチングガスおよび流量:Cl2 /O2 ;75sccm/
8sccm 雰囲気圧力:0.4Pa マイクロ波電力:900W RF電力:60W,20A/7A 基板温度:20℃ (2ステップ) エッチングガスおよび流量:HBr/O2 ;120sccm
/4sccm 雰囲気圧力:1.0Pa マイクロ波:900W RF電力:40W,25A/4A 基板温度:20℃

【0026】次に、フォトリソグラフィによって、PM
OSトランジスタの形成領域をレジスト膜で覆い、NM
OSトランジスタの形成領域にLDD拡散層を形成する
ためのイオン注入を行う。そして、レジスト膜を除去す
る。同様に、NMOSトランジスタの形成領域をレジス
ト膜で覆い、PMOSトランジスタの形成領域にLDD
拡散層を形成するためのイオン注入を行う。そして、レ
ジスト膜を除去する。

【0027】次いでCVD法によって、ゲート電極13
を覆う状態で半導体基板11上に酸化シリコン膜(図示
省略)を薄く形成する。続いて、CVD法によって、酸
化シリコン膜上にポリシリコン膜を成膜し、ドライエッ
チングによって酸化シリコン膜が露出するまでポリシリ
コン膜をエッチバックすることにより、ゲート電極の側
壁にLDDサイドウォール(図示省略)を形成する。上
記の酸化シリコン膜の成膜条件およびポリシリコン膜の
成膜条件の一例を以下に示す。

【0028】(酸化シリコン膜の成膜条件) 原料ガスおよび流量:TEOS(Si(OC2 5)4
/N2;50sccm/5sccm 雰囲気圧力:80Pa 基板温度:720℃ (ポリシリコン膜の成膜条件) 原料ガスおよび流量:SiH4 /He/N2;100scc
m/400sccm/200sccm 雰囲気圧力:70Pa 基板温度:610℃

【0029】次に、フォトリソグラフィによって、セル
領域(イ)と、回路領域(ロ)のPMOSトランジスタ
の形成領域とを覆う状態で半導体基板11上にレジスト
膜を形成する。そして、回路領域(ロ)のNMOSトラ
ンジスタの形成領域に、ソース/ドレイン拡散層を形成
するためのN型不純物のイオン注入を行う。その後、レ
ジスト膜を除去する。同様に、セル領域(イ)と、回路
領域(ロ)のNMOSトランジスタの形成領域とを覆う
状態で半導体基板11上にレジスト膜を形成する。そし
て、回路領域(ロ)のPMOSトランジスタの形成領域
に、ソース/ドレイン拡散層を形成するためのイオン注
入を行う。その後、レジスト膜を除去する。

【0030】セル領域(イ)の拡散層濃度は、回路領域
(ロ)の拡散層濃度より低くて構わないため、上記した
ようにセル領域(イ)の拡散層14はLDD拡散層を形
成するためのイオン注入のみで半導体基板11に形成さ
れる。また、回路領域(ロ)の拡散層15はLDD拡散
層を形成するためのイオン注入とソース/ドレイン拡散
層を形成するためのイオン注入とにより半導体基板11
に高濃度に形成される。

【0031】次いで、LDDサイドウォールを構成する
ポリシリコン膜をドライエッチングによって除去し、続
いてCVD法によって、ゲート電極13を覆う状態で半
導体基板11上に第1層間絶縁膜16を形成する。第1
層間絶縁膜16は本発明の絶縁膜となるもので、表面が
平坦になるように形成する。次いでセル領域(イ)に、
後述のごとく基体10上に形成するビット線と拡散層1
4とを接続するポリシリコンプラグ17と、キャパシタ
の下部電極と拡散層14とを接続する記憶ノードコンタ
クト部の一部となるポリシリコンプラグ18とを形成す
る。

【0032】このポリシリコンプラグ17,18の形成
にあたっては、まず、フォトリソグラフィおよびドライ
エッチングによって、セル領域(イ)の第1層間絶縁膜
16のポリシリコンプラグ17の形成位置に、拡散層1
4に達する接続孔17a,18aを形成する。その後、
上記フォトリソグラフィで形成されて上記ドライエッチ
ングの際にエッチングマスクとなったレジスト膜を除去
する。

【0033】次いでCVD法により、上記接続孔17
a,18aを埋め込むようにして第1層間絶縁膜16上
にドープトポリシリコン膜を成膜する。そして、例えば
エッチバックによって、第1層間絶縁膜16の表面が露
出する位置までドープトポリシリコン膜を除去すること
により、接続孔17a内に残ったドープトポリシリコン
膜からなるポリシリコンプラグ17と、接続孔18a内
に残ったドープトポリシリコン膜からなるポリシリコン
プラグ18とを得る。

【0034】上記のようにして図1(a)に示す基体1
0を形成した後は、図1(b)〜図2(e)に示す周辺
回路形成工程を行う。まず図1(b)に示すように、C
VD法によって、基体10上に第2層間絶縁膜21を形
成する。第2層間絶縁膜21は、例えば、形成しようと
するビット線の厚みに形成される。

【0035】次いで図1(c)に示すように、フォトリ
ソグラフィによって第2層間絶縁膜21上に、回路領域
(b)の拡散層15に接続するプラグを形成するための
レジストパターン22を形成する。その後、レジストパ
ターン22をマスクとしたドライエッチングを行って、
第2層間絶縁膜21および第1層間絶縁膜16に、底部
に拡散層15を露出させるように接続孔23aを形成す
る。この接続孔23aが、本発明における接続孔とな
る。次いでレジストパターン22を除去する。

【0036】接続孔23aを形成するためのドライエッ
チングを、例えば並行平板エッチャーを用いて行った場
合のエッチング条件の一例を以下に示す。 エッチングガスおよび流量:CHF3 /CF4 /Ar;
40sccm/400sccm/600sccm 雰囲気圧力:20Pa RF電力:1200W(380kHz) 基板温度:0℃

【0037】次に、図1(d)に示すように、フォトリ
ソグラフィによって、第2層間絶縁膜21上に、回路領
域(ロ)の拡散層15のうちのP型の拡散層15位置の
みを開口したレジストパターン24を形成する。そし
て、P型不純物を接続孔23aを通して、接続孔23a
の底部近傍のP型の拡散層15にイオン注入(コンタク
ト補償イオン注入)する。

【0038】その後、レジストパターン24を除去す
る。同様に、フォトリソグラフィによって、第2層間絶
縁膜21上に、回路領域(ロ)の拡散層15のうちのN
型の拡散層15位置のみを開口したレジストパターン2
4を形成する。そして、N型不純物を接続孔23aを通
してN型の拡散層15にイオン注入(コンタクト補償イ
オン注入)する。その後、レジストパターン24を除去
する。

【0039】次いで、先にイオン注入した不純物が半導
体基板11中で活性化する温度にて熱処理を行って、図
2(e)に示すように、回路領域(ロ)の接続孔23a
の直下の半導体基板11に補償用拡散層25を得る。こ
の熱処理は、例えば1000℃程度、10秒間程度のR
TA(Rapid Thermal Annealing )や、炉を用いた80
0℃程度、10分間程度の条件の熱処理を行えばよい。

【0040】上記のようにして周辺回路形成工程を行っ
た後は、図2(f)〜図3(j)に示すセル領域処理工
程を行う。セル領域処理工程は、セル領域(イ)の基体
10上にビット線を形成する工程と、キャパシタを形成
する工程とを有した工程であり、本実施形態では後述す
るようにキャパシタを形成する工程に先立ち、ビット線
を形成する工程を行う。またビット線を形成する工程で
は、周辺回路形成工程の上記熱処理を行う工程の後でか
つキャパシタを形成する工程との間に行う工程、すなわ
ち、回路領域(ロ)の接続孔23aに拡散層15と接合
する導電部を形成する工程も合わせて行う。

【0041】まずビット線を形成する工程では、フォト
リソグラフィによって、図2(f)に示すように、セル
領域(イ)のビット線を形成する位置が開口したレジス
トパターン26を第2層間絶縁膜21上に形成する。続
いて、レジストパターン26をマスクとして第2層間絶
縁膜21をドライエッチングし、ビット線を形成するた
めの溝27aを形成する。またセル領域(イ)の基体1
0に形成したポリシリコンプラグ17上を通過し、底部
にポリシリコンプラグ17の上面が臨むように溝27a
を形成する。その後、レジストパターン26を除去す
る。

【0042】次いで、セル領域(イ)の溝27aと、回
路領域(ロ)の接続孔23aとを埋め込む状態で第2層
間絶縁膜21上に導電材料膜(図示省略)を成膜する。
続いて、例えば化学的機械研磨法(以下、CMP法と記
す)やエッチバック法によって、溝27aおよび接続孔
23a内の導電材料を残す状態で第2層間絶縁膜21の
表面が露出するまで導電材料膜を除去する。

【0043】このことによって、図2(g)に示すごと
く、溝27a内に残って埋め込まれた状態の導電材料膜
からなり、ポリシリコンプラグ17を介して拡散層14
に接続するビット線27をセル領域(イ)に形成する。
また接続孔23a内に残って埋め込まれた状態の導電材
料膜からなり、拡散層15と接合するプラグ23を回路
領域(ロ)に形成する。このプラグ23が本発明におけ
る導電部となる。

【0044】溝27aおよび接続孔23aに埋め込む導
電材料には、回路領域(ロ)の拡散層15とプラグ23
との接合部分にて接合リークが生じる温度より低い温度
で形成可能な材料を用いる。例えば接続孔23aをバリ
アメタル層を介して導電材料で埋め込むことによりプラ
グ2を構成する場合、拡散層15とプラグ23との接合
部分にて接合リークが生じる温度より低い温度とは、拡
散層15とプラグ23のバリアメタル層との接合部分に
て接合リークが生じる温度より低い温度となる。

【0045】バリアメタル層をチタンあるいはチタンと
窒化チタンとの積層膜等で形成する場合、上記温度は例
えば600℃程度より低い温度であり、本実施形態では
導電材料に、600℃より低い温度のCVD法によって
成膜することができるタングステンを用いる。CVD法
を用いたタングステン膜の成膜条件の一例を以下に示
す。 なお、チタン、窒化チタン等は、例えば150℃
〜200℃程度のスパッタリング法によって成膜するこ
とができる。

【0046】原料ガスおよび流量:WF6 /H2 /A
r;=75sccm/500sccm/2800sccm 雰囲気圧力:10640Pa 基板温度:450℃

【0047】またタングステン膜をCMP法によって除
去する際の研磨条件の一例を以下に示す。 研磨プレート回転数:50rpm ウエハ保持試料台回転数:40rpm 研磨圧力:500gf/cm2 研磨液:硝酸第二鉄系スラリー 温度:25℃

【0048】また、本実施形態では、溝27aおよび接
続孔23aに埋め込む導電材料にタングステンを用いる
例を示しているが、回路領域(ロ)の拡散層15とプラ
グ23との接合部分にて接合リークが生じる温度より低
い温度で形成可能な材料であれば、その他の材料を用い
てもよい。一例としては、電解メッキ法にて低温で形成
可能な銅が挙げられる。また導電材料に銅を用いた場
合、溝27aと銅との間、および接続孔23aと銅との
間にチタンや窒化チタン等からなるバリアメタル層を介
在させてもよい。電解メッキ法による銅の成膜条件の一
例を以下に示す。

【0049】

【0050】上記のようにしてビット線27およびプラ
グ23を形成した後は、図2(h)に示すように第2層
間絶縁膜21上に、ビット線27およびプラグ23の上
面を覆う第3層間絶縁膜28を形成する。第3層間絶縁
膜28は、ビット線27と第3層間絶縁膜28上に形成
するキャパシタの下部電極との間を絶縁するための膜で
ある。第3層間絶縁膜28を並行平板プラズマCVD装
置を用いたプラズマCVD法によって、酸化シリコン膜
で形成する場合の成膜条件の一例を以下に示す。

【0051】原料ガスおよび流量:TEOS/O2;8
00sccm/600sccm 雰囲気圧力:1133.2Pa 基板温度:400℃ RF電力:700W

【0052】次に、フォトリソグラフィおよびドライエ
ッチングによって、図2(h)に示すように、セル領域
(イ)の第2層間絶縁膜21および第3層間絶縁膜28
に、接続孔29aを形成する。その際、記憶ノードコン
タクト部の一部となるポリシリコンプラグ18に達する
ように接続孔29aを形成する。そして、上記のフォト
リソグラフィの際に第3層間絶縁膜28上に形成され
て、ドライエッチングの際にエッチングマスクとなった
レジストパターンを除去する。

【0053】接続孔29aを形成するためのドライエッ
チングを、例えば並行平板エッチャーを用いて行った場
合のエッチング条件の一例を以下に示す。 エッチングガスおよび流量:CHF3 /CF4 /Ar;
40sccm/400sccm/600sccm 雰囲気圧力:20Pa RF電力:1200W(380kHz) 基板温度:0℃

【0054】次に、キャパシタを形成する工程を行う。
まず、接続孔29aを埋め込むようにして第3層間絶縁
膜28上にキャパシタの下部電極を形成するための導電
材料膜を成膜する。導電材料膜の導電材料には、先に形
成した回路領域(ロ)のプラグ13と拡散層15との接
合部分にて接合リークが生じる温度よりも低い温度で形
成可能なものを用いる。これとともに、下部電極の形成
後に行うキャパシタの誘電体膜の形成に際して、このセ
ル領域処理工程で形成しようとするキャパシタの容量を
低下させずに維持し、かつセル領域処理工程後の熱処理
に際してこのセル領域処理工程で形成されたキャパシタ
の容量を維持する導電材料を用いる。

【0055】このような導電材料として本実施形態で
は、第1導電材料と第2導電材料とを用いる。そして第
1導電材料で、接続孔29aを埋め込むようにして第3
層間絶縁膜28上に第1導電材料膜(図示省略)を形成
した後、フォトリソグラフィおよびドライエッチングに
よって、第1導電材料膜を下部電極の形状に加工して下
部電極本体を形成する。次いで、第1導電材料からなる
下部電極本体の表面を第2導電材料からなる膜(図示省
略)で覆うことにより、図3(i)に示すように下部電
極30を形成する。また接続孔29aが第1導電材料で
埋め込まれることにより、ポリシリコンプラグ18とと
もに記憶ノードコンタクト部を構成するコンタクト部3
1を形成する。

【0056】ここで第1導電材料には、回路領域(ロ)
における拡散層15とプラグ23との接合部分にて接合
リークが生じる温度より低い温度で形成可能な材料を用
いる。また第2導電材料には、上記した接合部分にて接
合リークが生じる温度より低い温度で形成可能であると
ともに、キャパシタの誘電体膜の形成およびセル領域処
理工程後の熱処理に際し、下部電極本体の表面の酸化を
抑制してセル領域処理工程で形成されたキャパシタの容
量を維持する導電材料を用いる。

【0057】回路領域(ロ)における拡散層15とプラ
グ23との接合部分にて接合リークが生じる温度より低
い温度を例えば600℃程度以下とした場合の第1導電
材料と第2導電材料との組み合わせとしては、例えば、
第1導電材料がタングステン、第2導電材料が窒化タン
グステンである場合、第1導電材料がタングステン、第
2導電材料がルテニウムである場合、第1導電材料が
銅、第2導電材料が窒化タングステンあるいは窒化銅で
ある場合等が挙げられる。

【0058】第1導電材料にタングステンを用い、第2
導電材料に窒化タングステンを用いた場合の下部電極の
形成条件例を以下に示す。ここでは、タングステンから
なる第1導電材料膜の形成にCVD法を用いる。そし
て、第1導電材料膜をフォトリソグラフィおよび並行平
板エッチャーを用いたドライエッチングにより加工して
下部電極本体を得る。さらに、並行平板プラズマ装置あ
るいは高密度プラズマ装置を用いて、下部電極本体の表
面をプラズマで窒化処理することにより、下部電極本体
の表面に窒化タングステンからなる第2導電材料膜を形
成する。

【0059】(タングステン膜の成膜条件) 原料ガスおよび流量:WF6 /H2 /Ar;=75sccm
/500sccm/2800sccm 雰囲気圧力:10640Pa 基板温度:450℃

【0060】(ドライエッチング条件) エッチングガスおよび流量:SF6 /Ar/He;14
0sccm/110sccm/25sccm 雰囲気圧力:32.0Pa RF電力:625W

【0061】(並行平板プラズマ装置による窒化処理条
件) 処理ガスおよび流量:N2 ;1000sccm 雰囲気圧力:1200Pa (高密度プラズマ装置による窒化処理条件) 処理ガスおよび流量:N2 ;1000sccm 雰囲気圧力:0.2Pa

【0062】なお、第2導電材料にルテニウムを用いた
場合、スパッタリング法によって、例えば150℃〜2
00℃程度の低温でルテニウム膜を形成することができ
る。また、ルテニウム膜を用いた場合は、キャパシタの
誘電体膜の形成およびセル領域処理工程後の熱処理に際
し、たとえ下部電極本体の表面が酸化されても、キャパ
シタの容量を維持することができる。

【0063】下部電極30の形成後は、次いで第3層間
絶縁膜28上に、下部電極30を覆うようにしてキャパ
シタの誘電体材料膜32aを形成する。この際、回路領
域(ロ)における拡散層15とプラグ23との接合部分
にて接合リークが生じる温度より低い温度で形成可能な
誘電体材料により誘電体材料膜32aを形成する。また
誘電体材料には、従来から誘電体材料として用いられて
いる窒化シリコン(比誘電率=7.5)よりも比誘電率
の高い材料を用いることが好ましい。

【0064】そのような誘電体材料としては、例えば、
酸化タンタル(Ta2 5 )や酸化イリジウム(IrO
2 )、酸化チタン(TiO2 )、酸化セリウム(CeO
2 )、チタン酸ストロンチウム(SrTiO3 )、チタ
ン酸バリウムストロンチウム(Ba,Sr)TiO3
ジルコニウムチタン酸ランタン鉛(La,Pb)(Z
r,Ti)O3 等が挙げられる。

【0065】本実施形態では、比誘電率が非常に高く
(比誘電率=23)、拡散層15とプラグ23との接合
部分にて接合リークが生じる温度より低い温度(例えば
600℃以下)で形成できる酸化タンタルを用いる。酸
化タンタル膜をCVD法によって成膜するときの条件例
を以下に示す。また酸化タンタル膜を成膜した後は、オ
ゾン雰囲気で500℃の熱処理を行い、酸化タンタル膜
中の未酸化タンタルを酸化して誘電体材料膜32aを得
る。

【0066】原料ガスおよび流量:Ta(OC2 5
5 /O2 /N2;=0.05sccm/500sccm/100
0sccm 雰囲気圧力:65Pa 基板温度:480℃

【0067】次に、誘電体材料膜32a上に上部電極を
形成するための導電材料膜33aを形成する。この導電
材料膜33aも、拡散層15とプラグ23との接合部分
にて接合リークが生じる温度より低い温度で形成できる
材料を用いる。例えば窒化チタン膜、窒化チタン膜と低
抵抗な金属材料との積層膜等が挙げられる。窒化チタン
膜からなる導電材料膜33aをスパッタリング法によっ
て成膜する場合の条件の一例を以下に示す。なお、窒化
チタン膜からなる導電材料膜33aはCVD法によって
形成してもよい。

【0068】スパッタリングガスおよび流量:Ar/N
2 ;30sccm/80sccm 雰囲気圧力:0.4Pa DC電力:5kW 基板温度:150℃

【0069】次いで図3(j)に示すように、フォトリ
ソグラフィによって、導電材料膜33a上にセル領域
(イ)のキャパシタ部分を覆うレジストパターン34を
形成する。その後、レジストパターン34をマスクとし
たドライエッチングによって、回路領域(ロ)等の不要
な箇所に形成された導電材料膜33aおよび誘電体材料
膜32aを除去することによって、キャパシタの誘電体
膜32および上部電極33を形成する。その後、レジス
トパターン34を除去することにより、図3(k)に示
すように下部電極30、誘電体膜32および上部電極3
3からなるDRAMのキャパシタ35が形成される。こ
の工程でのドライエッチングは、例えばマグネトロンエ
ッチャーを用いて以下の条件にて行う。

【0070】エッチングガスおよび流量:Cl2 /Ar
/He;30sccm/30sccm/10sccm 雰囲気圧力:2.5Pa RF電力:350W 磁場:2E−3T

【0071】その後は、通常の配線形成プロセスによっ
てセル領域(イ)および回路領域(ロ)に配線等を形成
する。例えばCVD法によって、上部電極33を覆う状
態で第3層間絶縁膜28上に、酸化シリコン膜からなる
第4層間絶縁膜36を形成する。次いでフォトリソグラ
フィおよびドライエッチングによって、セル領域(イ)
の第4層間絶縁膜36に上部電極33に達する接続孔3
7aを形成するとともに、回路領域(ロ)の第4層間絶
縁膜36および第3層間絶縁膜28に、プラグ23の上
面に達する接続孔38aを形成する。

【0072】次に、例えばタングステン等からなる導電
材料膜を接続孔37a,38a内を埋め込むようにして
第4層間絶縁膜36上に形成する。続いて、ドライエッ
チングによって、第4層間絶縁膜36の表面が露出する
位置まで導電材料膜をエッチバックすることにより、接
続孔37aに残った導電材料膜からなるプラグ37と、
接続孔38aに残った導電材料膜からなるプラグ38と
を形成する。

【0073】そして、スパッタリング法によって第4層
間絶縁膜36上にアルミニウムやアルミニウムと銅の合
金等からなる配線材料膜を形成し、フォトリソグラフィ
およびドライエッチングによって配線材料膜を加工する
ことにより、プラグ37を介して上部電極33と接続す
る配線39や、プラグ38およびプラグ23を介して拡
散層15に接続する配線39を第4層間絶縁膜36上に
形成する。以上の工程によって、メモリセル部と周辺回
路部とを備えたDRAMからなる半導体装置が製造され
る。

【0074】以上のように本実施形態では、補償用拡散
層25を形成するためのイオン注入と熱処理とを行う回
路領域処理工程の後に、セル領域処理工程のキャパシタ
の形成工程を行う。このため、補償用拡散層25を形成
するための高温の熱処理によってキャパシタ35が影響
を受けることがないので、比誘電率が非常に高いもの
の、従来ではその高温の熱処理によってキャパシタの容
量低下を招いていた酸化タンタルを用いてキャパシタ3
5の誘電体膜32を形成することができる。したがっ
て、メモリセル面積が小さくなっても、α線によるソフ
トエラーに対して十分対応できるキャパシタ容量を確保
できる半導体装置を製造することができるとともに、半
導体装置のさらなる高集積化を図ることができる。

【0075】また酸化タンタルは、回路領域(ロ)の拡
散層15とプラグ23との接合部分にて接合リークを生
じさせない温度で形成可能な材料であるため、誘電体膜
32の形成による電気的信頼性の低下も防止できる。ま
た、周辺回路形成工程の後にキャパシタ35の形成工程
を行うため、キャパシタ35の下部電極30の形成材料
に、補償用拡散層25を形成するための高温の熱処理に
対して耐熱性を持たないが、低温で形成可能なタングス
テンを用いることができる。よって、下部電極30の形
成による周辺回路部の電気的信頼性の低下を防止でき
る。このようにキャパシタ35を低温プロセスで形成で
きるため、周辺回路形成工程の後にキャパシタ35の形
成工程を行っても周辺回路部のの電気的信頼性を維持で
きる。

【0076】さらに本実施形態では、回路領域処理工程
の後に、ビット線27の形成工程を行うことから、ビッ
ト線27の形成材料として、補償用拡散層25を形成す
るための高温の熱処理に対して耐熱性を持たないもの
の、低抵抗でかつ回路領域(ロ)の拡散層15とプラグ
23との接合部分にて接合リークを生じさせない温度で
形成可能なタングステンを用いている。よって、ビット
線27に不良を生じさせず、かつ周辺回路部の電気的信
頼性を維持しつつビット線27を低抵抗化できるため、
読み出し速度が高速で誤動作のない、読み出し性能が向
上した半導体装置を製造できる。また、ビット線27の
形成材料としてタングステンよりも低抵抗な銅を用いた
場合には、読み出し性能がより一層向上した半導体装置
を実現できる。

【0077】また本実施形態では、ビット線27の形成
と同時に回路領域(ロ)に拡散層15と接合するプラグ
23を形成するため、ビット線の形成とプラグの形成と
を別々に行っていた従来に比較して工程数を削減するこ
とができる。よって製造歩留りの向上を図ることができ
る。したがって本実施形態によれば、大容量でかつ読み
出し性能が向上したDRAMからなる半導体装置を歩留
り良く製造できる。

【0078】なお、本実施形態では、補償用拡散層を形
成するための熱処理の後にビット線を形成しているが、
ビット線の形成材料に、補償用拡散層を形成するための
熱処理に対して耐熱性を有する導電材料、例えばタング
ステンシリサイド等でビット線を用いれば、補償用拡散
層を形成するためのイオン注入の前にビット線を形成す
ることも可能である。また本発明に係る半導体装置の製
造方法は、上記実施形態に限られることなく、本発明の
主旨に反しない限り、形成条件、材料等を適宜変更でき
るのはもちろんである。

【0079】

【発明の効果】以上説明したように本発明に係る半導体
装置の製造方法によれば、回路領域に不純物をイオン注
入し、その不純物を活性化させる高温の熱処理を行う周
辺回路形成工程の後に、キャパシタの形成工程を有する
セル領域処理工程を行うため、形成されたキャパシタが
周辺回路形成領域の熱処理の影響を受けることがない。
よって、キャパシタの誘電体膜の形成材料に、上記の高
温の熱処理でキャパシタの容量低下を招く恐れがあった
高誘電体材料を用いることができるので、メモリセル面
積が小さくなっても、α線によるソフトエラーに対して
十分対応できるキャパシタ容量を確保できる半導体装置
を製造することができる。また、高誘電体材料に、先の
周辺回路形成工程において回路領域の接続孔に拡散層と
接合する導電部が形成されていても、その接合部分にて
接合リークを生じさせない温度で形成可能なものを用い
れば、周辺回路部の電気的信頼性も維持できる。また周
辺回路形成工程の後にセル領域処理工程を行うため、セ
ル領域処理工程にビット線の形成工程を行う場合には、
ビット線の形成材料として、高温の熱処理で不具合が起
きていたため従来用いられなかった、低抵抗な導電材料
を用いることができる。よって、読み出し性能が向上し
た半導体装置を製造できる。

【図面の簡単な説明】

【図1】(a)〜(d)は本発明に係る半導体装置の製
造方法の一実施形態を工程順に示す要部断面図(その
1)である。

【図2】(e)〜(h)は本発明に係る半導体装置の製
造方法の一実施形態を工程順に示す要部断面図(その
2)である。

【図3】(i)〜(k)は本発明に係る半導体装置の製
造方法の一実施形態を工程順に示す要部断面図(その
3)である。

【図4】従来の半導体装置の製造方法の一例を示す要部
断面図である。

【図5】従来の半導体装置の製造方法の他の例を示す要
部断面図である。

【符号の説明】

10…基体、11…半導体基板、15…拡散層、16…
第1層間絶縁膜、23…プラグ、23a…接続孔、27
…ビット線、27a…溝、30…下部電極、32…誘電
体膜、35…キャパシタ、(イ)…セル領域、(ロ)…
回路領域

Claims (18)

    【特許請求の範囲】
  1. 【請求項1】 メモリセル部を形成するセル領域と周辺
    回路部を形成する回路領域とを有した半導体基板を備え
    るとともに、前記回路領域の半導体基板に拡散層を形成
    し、かつ該半導体基板上に絶縁膜を形成した基体を用
    い、前記回路領域の前記絶縁膜に、底部に前記拡散層を
    露出させるように接続孔を形成する工程と、 前記接続孔の底部近傍の前記拡散層に不純物をイオン注
    入する工程と、 前記拡散層に導入した不純物を活性化させる熱処理を行
    う工程とを有する周辺回路形成工程を行った後、 前記セル領域の前記基体上にキャパシタを形成する工程
    を有するセル領域処理工程を行うことを特徴とする半導
    体装置の製造方法。
  2. 【請求項2】 前記周辺回路形成工程の熱処理を行う工
    程の後でかつ前記セル領域処理工程のキャパシタを形成
    する工程との間に、前記回路領域の接続孔に前記拡散層
    と接合する導電部を形成する工程を有し、 前記セル領域処理工程では、前記キャパシタの誘電体膜
    を、前記拡散層と前記導電部との接合部分にて接合リー
    クが生じる温度より低い温度で形成可能な誘電体材料で
    形成することを特徴とする請求項1記載の半導体装置の
    製造方法。
  3. 【請求項3】 前記誘電体材料には、窒化シリコンより
    も比誘電率の高い材料を用いることを特徴とする請求項
    2記載の半導体装置の製造方法。
  4. 【請求項4】 前記窒化シリコンよりも比誘電率の高い
    材料には、酸化タンタルを用いることを特徴とする請求
    項3記載の半導体装置の製造方法。
  5. 【請求項5】 前記窒化シリコンよりも比誘電率の高い
    材料には、酸化イリジウムを用いることを特徴とする請
    求項3記載の半導体装置の製造方法。
  6. 【請求項6】 前記窒化シリコンよりも比誘電率の高い
    材料には、酸化チタンを用いることを特徴とする請求項
    3記載の半導体装置の製造方法。
  7. 【請求項7】 前記窒化シリコンよりも比誘電率の高い
    材料には、酸化セリウムを用いることを特徴とする請求
    項3記載の半導体装置の製造方法。
  8. 【請求項8】 前記窒化シリコンよりも比誘電率の高い
    材料には、チタン酸ストロンチウムを用いることを特徴
    とする請求項3記載の半導体装置の製造方法。
  9. 【請求項9】 前記窒化シリコンよりも比誘電率の高い
    材料には、チタン酸バリウムストロンチウムを用いるこ
    とを特徴とする請求項3記載の半導体装置の製造方法。
  10. 【請求項10】 前記窒化シリコンよりも比誘電率の高
    い材料には、ジルコニウムチタン酸ランタン鉛を用いる
    ことを特徴とする請求項3記載の半導体装置の製造方
    法。
  11. 【請求項11】 前記周辺回路形成工程の熱処理を行う
    工程の後でかつ前記セル領域処理工程のキャパシタを形
    成する工程との間に、前記回路領域の接続孔に前記拡散
    層と接合する導電部を形成する工程を有し、 前記セル領域処理工程の後に、他の熱処理を行う工程を
    有し、 前記セル領域処理工程では、前記キャパシタの下部電極
    を、前記拡散層と前記接続部との接合部分にて接合リー
    クが生じる温度より低い温度で形成可能であるととも
    に、この下部電極の形成後に行うキャパシタの誘電体膜
    の形成に際して前記セル領域処理工程で形成しようとす
    るキャパシタの容量を維持し、かつ前記セル領域処理工
    程後の熱処理に際してこのセル領域処理工程で形成され
    たキャパシタの容量を維持する導電材料で形成すること
    を特徴とする請求項1記載の半導体装置の製造方法。
  12. 【請求項12】 前記キャパシタの下部電極を形成する
    際には、前記接合部分にて接合リークが生じる温度より
    低い温度で形成可能である第1導電材料で下部電極本体
    を形成し、次いで該下部電極本体の表面を第2導電材料
    で覆うことによって下部電極を形成し、 前記第2導電材料には、前記接合部分にて接合リークが
    生じる温度より低い温度で形成可能であるとともに、前
    記キャパシタの誘電体膜の形成および前記セル領域処理
    工程後の熱処理に際し、前記下部電極本体の表面の酸化
    を抑制して前記セル領域処理工程で形成されたキャパシ
    タの容量を維持する導電材料を用いることを特徴とする
    請求項11記載の半導体装置の製造方法。
  13. 【請求項13】 前記第1導電材料はタングステンであ
    り、前記第2導電材料は窒化タングステンであることを
    特徴とする請求項12記載の半導体装置の製造方法。
  14. 【請求項14】 前記セル領域処理工程は、前記キャパ
    シタを形成する工程の他に、セル領域の前記基体上にビ
    ット線を形成する工程を有していることを特徴とする請
    求項1記載の半導体装置の製造方法。
  15. 【請求項15】 前記周辺回路形成工程の熱処理を行う
    工程の後でかつ前記セル領域処理工程のキャパシタを形
    成する工程との間に、前記回路領域の接続孔に前記拡散
    層と接合する導電部を形成する工程を有し、 前記ビット線を形成する導電材料には、前記拡散層と前
    記導電部との接合部分にて接合リークが生じる温度より
    低い温度で形成可能な導電材料を用いることを特徴とす
    る請求項14記載の半導体装置の製造方法。
  16. 【請求項16】 前記ビット線を形成する導電材料に
    は、タングステンを用いることを特徴とする請求項15
    記載の半導体装置の製造方法。
  17. 【請求項17】 前記セル領域処理工程のビット線を形
    成する工程は、前記キャパシタを形成する工程の前に行
    う工程であり、 前記ビット線を形成する工程では、前記回路領域の接続
    孔に前記拡散層と接合する導電部を形成する工程も合わ
    せて行うことを特徴とする請求項15記載の半導体装置
    の製造方法。
  18. 【請求項18】 前記ビット線を形成する工程では、前
    記セル領域の前記絶縁膜にビット線を形成するための溝
    を形成し、次いで前記セル領域における溝と前記回路領
    域における前記接続孔とに同じ導電材料を埋め込むこと
    により、前記ビット線と、前記拡散層と接合する導電部
    とを形成し、 前記導電材料には、前記拡散層と前記導電部との接合部
    分にて接合リークが生じる温度より低い温度で形成可能
    な材料を用いることを特徴とする請求項17記載の半導
    体装置の製造方法。
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