JP2002026295A - 高誘電体キャパシタ及びその製造方法 - Google Patents
高誘電体キャパシタ及びその製造方法Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
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Abstract
(57)【要約】 （修正有）
【課題】 ストレージ電極の側部及びプレート電極の上
部に拡散防止膜を形成して後続熱処理時の水素イオンの
侵透を防止することにより、前記短所を解消できる高誘
電体キャパシタ及びその製造方法を提供する。 【解決手段】 金属からなるストレージ電極１８及びプ
レート電極２０、前記電極間に形成された高誘電体膜１
９を有するキャパシタにおいて、ストレージ電極の側部
及びプレート電極の上部にガスイオンの侵透を防止する
ための拡散防止膜１６，２１をそれぞれ形成した高誘電
体キャパシタ。
部に拡散防止膜を形成して後続熱処理時の水素イオンの
侵透を防止することにより、前記短所を解消できる高誘
電体キャパシタ及びその製造方法を提供する。 【解決手段】 金属からなるストレージ電極１８及びプ
レート電極２０、前記電極間に形成された高誘電体膜１
９を有するキャパシタにおいて、ストレージ電極の側部
及びプレート電極の上部にガスイオンの侵透を防止する
ための拡散防止膜１６，２１をそれぞれ形成した高誘電
体キャパシタ。
Description
【０００１】
【発明の属する技術分野】本発明は高誘電体キャパシタ
及びその製造方法に係り、特に後続の熱処理過程で発生
する誘電体膜の特性劣化を防止できるようにした高誘電
体キャパシタ及びその製造方法に関する。
及びその製造方法に係り、特に後続の熱処理過程で発生
する誘電体膜の特性劣化を防止できるようにした高誘電
体キャパシタ及びその製造方法に関する。
【０００２】
【従来の技術】一般に、ＤＲＡＭなどの半導体メモリ素
子の集積度が増加するにつれて、チップにおけるメモリ
セルの占有面積は急激に縮小する。ところが、メモリ素
子の動作のためには単位メモリセル当り一定量以上のキ
ャパシタンスを必ず確保しなければならないが、この故
にメモリセルの動作に必要なキャパシタンスをそのまま
維持しつつ、キャパシタの占有面積を最小化することが
できる工程技術の開発が望まれる。
子の集積度が増加するにつれて、チップにおけるメモリ
セルの占有面積は急激に縮小する。ところが、メモリ素
子の動作のためには単位メモリセル当り一定量以上のキ
ャパシタンスを必ず確保しなければならないが、この故
にメモリセルの動作に必要なキャパシタンスをそのまま
維持しつつ、キャパシタの占有面積を最小化することが
できる工程技術の開発が望まれる。
【０００３】限られた面積内で素子の動作に必要なキャ
パシタンスを確保するためにはストレージ電極の有効表
面積を増加させるか、或いは誘電特性の向上した誘電体
を使用しなければならない。
パシタンスを確保するためにはストレージ電極の有効表
面積を増加させるか、或いは誘電特性の向上した誘電体
を使用しなければならない。
【０００４】従って、かかる要求に応じて４ギガ以上の
メモリ容量を有する素子の製造工程では誘電率の高いＴ
ａ2Ｏ5、ＢＳＴ(Barium Strontium Titanate)などを用
いてキャパシタを製造しており、キャパシタの構造を、
金属電極、誘電体及びシリコン電極からなるＭＩＳ(Met
al Insulator Silicon)型、或いは金属電極、誘電体及
び金属電極からなるＭＩＭ(Metal Insulator Metal)型
とする。
メモリ容量を有する素子の製造工程では誘電率の高いＴ
ａ2Ｏ5、ＢＳＴ(Barium Strontium Titanate)などを用
いてキャパシタを製造しており、キャパシタの構造を、
金属電極、誘電体及びシリコン電極からなるＭＩＳ(Met
al Insulator Silicon)型、或いは金属電極、誘電体及
び金属電極からなるＭＩＭ(Metal Insulator Metal)型
とする。
【０００５】参考に、高誘電体として用いられるＴａ2
Ｏ5は酸化膜と窒化膜からなる従来の誘電体より誘電率
が５倍以上高く、ＢＳＴの誘電率はＴａ2Ｏ5より高い。
Ｏ5は酸化膜と窒化膜からなる従来の誘電体より誘電率
が５倍以上高く、ＢＳＴの誘電率はＴａ2Ｏ5より高い。
【０００６】このようにキャパシタの下部電極をポリシ
リコンの代わりに金属で形成すると、空乏層の形成によ
るキャパシタンスの減少を防止することができる。即
ち、ポリシリコンを用いて下部電極を形成すると、素子
の動作時に必然的に空乏層が形成されるが、この空乏層
がＤＲＡＭの構成要素であるキャパシタと直列に連結さ
れるキャパシタとして作用して全体のキャパシタンスを
減少させる。しかし、下部電極を金属で形成すると、空
乏層の厚さが無視してもよい程度に減少するため、前述
のようなキャパシタンスの減少が発生しない。
リコンの代わりに金属で形成すると、空乏層の形成によ
るキャパシタンスの減少を防止することができる。即
ち、ポリシリコンを用いて下部電極を形成すると、素子
の動作時に必然的に空乏層が形成されるが、この空乏層
がＤＲＡＭの構成要素であるキャパシタと直列に連結さ
れるキャパシタとして作用して全体のキャパシタンスを
減少させる。しかし、下部電極を金属で形成すると、空
乏層の厚さが無視してもよい程度に減少するため、前述
のようなキャパシタンスの減少が発生しない。
【０００７】従って、素子の集積度が増加するにつれ
て、上下部電極のいずれか一つのみを金属で形成する
か、或いは全ての上下部電極を金属で形成する構造を採
用している。
て、上下部電極のいずれか一つのみを金属で形成する
か、或いは全ての上下部電極を金属で形成する構造を採
用している。
【０００８】次に、上下部電極が金属からなるＭＩＭ構
造を有する従来のキャパシタ製造方法を図１ａ乃至図１
ｄに基づいて説明する。
造を有する従来のキャパシタ製造方法を図１ａ乃至図１
ｄに基づいて説明する。
【０００９】図１ａは接合部２を有する半導体基板１上
に第１絶縁膜３を形成し、前記接合部２が露出するよう
に前記第１絶縁膜３をパターニングしてコンタクトホー
ルを形成した後、前記コンタクトホール内にプラグ４を
形成した状態の断面図である。ここで、前記プラグ４は
ポリシリコン４ａとＴｉ／ＴｉＮ４ｂとの積層構造で形
成する。前記Ｔｉ／ＴｉＮ４ｂは上部に形成する金属電
極との接触抵抗(Contact Resistance)を減少させ、前記
ポリシリコン４ａと金属との相互拡散を防止する役割を
果たす。
に第１絶縁膜３を形成し、前記接合部２が露出するよう
に前記第１絶縁膜３をパターニングしてコンタクトホー
ルを形成した後、前記コンタクトホール内にプラグ４を
形成した状態の断面図である。ここで、前記プラグ４は
ポリシリコン４ａとＴｉ／ＴｉＮ４ｂとの積層構造で形
成する。前記Ｔｉ／ＴｉＮ４ｂは上部に形成する金属電
極との接触抵抗(Contact Resistance)を減少させ、前記
ポリシリコン４ａと金属との相互拡散を防止する役割を
果たす。
【００１０】図１ｂは前記プラグ４を含む全体構造の上
にエッチング防止層５及び酸化膜６を順次形成した後、
ストレージ電極用マスクを用いて前記酸化膜６及びエッ
チング防止層５を順次パターニングした状態の断面図で
ある。ここで、前記エッチング防止層５は前記酸化膜６
のエッチング時に前記第１絶縁膜３の損失が防止できる
ように窒化膜を数百Åの厚さに蒸着して形成する。
にエッチング防止層５及び酸化膜６を順次形成した後、
ストレージ電極用マスクを用いて前記酸化膜６及びエッ
チング防止層５を順次パターニングした状態の断面図で
ある。ここで、前記エッチング防止層５は前記酸化膜６
のエッチング時に前記第１絶縁膜３の損失が防止できる
ように窒化膜を数百Åの厚さに蒸着して形成する。
【００１１】図１ｃは全体上部面に金属を蒸着した後、
メモリセル間の電気的分離のために前記酸化膜６上に蒸
着された金属を除去することにより、前記酸化膜６及び
エッチング防止層５のパターニングされた部分に前記プ
ラグ４と接続されるようにストレージ電極７が形成され
た状態の断面図である。ここで、前記酸化膜６上に蒸着
された金属はエッチバックまたはＣＭＰ（化学的機械的
研磨）工程で除去する。
メモリセル間の電気的分離のために前記酸化膜６上に蒸
着された金属を除去することにより、前記酸化膜６及び
エッチング防止層５のパターニングされた部分に前記プ
ラグ４と接続されるようにストレージ電極７が形成され
た状態の断面図である。ここで、前記酸化膜６上に蒸着
された金属はエッチバックまたはＣＭＰ（化学的機械的
研磨）工程で除去する。
【００１２】図１ｄは全体上部面に誘電体膜８及びプレ
ート電極９を順次形成した後、前記プレート電極９上に
第２絶縁膜１０を形成して表面を平坦化した状態の断面
図である。ここで、前記誘電体膜８はＴａ2Ｏ5、ＢＳＴ
などのような高誘電体で形成する。
ート電極９を順次形成した後、前記プレート電極９上に
第２絶縁膜１０を形成して表面を平坦化した状態の断面
図である。ここで、前記誘電体膜８はＴａ2Ｏ5、ＢＳＴ
などのような高誘電体で形成する。
【００１３】ＣＯＢ(Capacitor Over Bitline)構造を採
用した場合、前述のようにキャパシタの製造が完了する
と、金属配線を形成する。そして、金属配線の形成が完
了すると、ＭＯＳトランジスタの特性を最適化するため
に、水素または水素と窒素との混合ガスの雰囲気中で熱
処理を実施する。即ち、トランジスタが形成された後、
ワード線、ビット線、キャパシタ及び金属配線が形成さ
れるために、この過程でメモリセルの劣化が発生し、こ
れにより界面にダングリングボンド(DanglingBond)が容
易に形成され、トランジスタの特性が劣化する。従っ
て、水素ガス雰囲気中で熱処理して水素原子が基底部に
位置したトランジスタに拡散されるようにすると、前記
ダングリングボンドが除去され、所望の特性を有するト
ランジスタを形成することができる。
用した場合、前述のようにキャパシタの製造が完了する
と、金属配線を形成する。そして、金属配線の形成が完
了すると、ＭＯＳトランジスタの特性を最適化するため
に、水素または水素と窒素との混合ガスの雰囲気中で熱
処理を実施する。即ち、トランジスタが形成された後、
ワード線、ビット線、キャパシタ及び金属配線が形成さ
れるために、この過程でメモリセルの劣化が発生し、こ
れにより界面にダングリングボンド(DanglingBond)が容
易に形成され、トランジスタの特性が劣化する。従っ
て、水素ガス雰囲気中で熱処理して水素原子が基底部に
位置したトランジスタに拡散されるようにすると、前記
ダングリングボンドが除去され、所望の特性を有するト
ランジスタを形成することができる。
【００１４】ところで、前述の熱処理を経ると、前記誘
電体膜の電気的特性が大きく劣化して素子の動作時に漏
洩電流が生ずるという報告が発表されている。かかる問
題点の原因は未だ明かにされていないが、熱処理の際に
誘電膜８に侵透した水素原子が殆ど酸化物からなる高誘
電体と還元反応を起こして発生するものと考えられる。
電体膜の電気的特性が大きく劣化して素子の動作時に漏
洩電流が生ずるという報告が発表されている。かかる問
題点の原因は未だ明かにされていないが、熱処理の際に
誘電膜８に侵透した水素原子が殆ど酸化物からなる高誘
電体と還元反応を起こして発生するものと考えられる。
【００１５】一方、Ｒｕ／Ｔａ2Ｏ5／Ｒｕ構造を有する
キャパシタのプレート電極Ｒｕ上部にＡｌ2Ｏ5からなる
キャッピング層(Capping Layer)を形成して水素原子の
侵透を防止する技術［IEDM 99, “Development of Ru/T
a2O5/Ru Capaticor Technology for Giga-scale DRAM
s”, Samsung Electronics Co., Ltd.］が発表されてい
る。この技術によれば、プレート電極上部からの水素イ
オンの侵透は遮断されるが、ストレージ電極下部からの
水素イオンの侵透は遮断されない。特に、前記エッチン
グ防止層５として用いられる窒化膜の蒸着時にソースガ
スとしてＳｉＨ4及びＮＨ3が用いられるため、蒸着後残
留した水素原子を完全に除去しない場合、残留した水素
原子が前記誘電体膜８に侵透する虞がある。
キャパシタのプレート電極Ｒｕ上部にＡｌ2Ｏ5からなる
キャッピング層(Capping Layer)を形成して水素原子の
侵透を防止する技術［IEDM 99, “Development of Ru/T
a2O5/Ru Capaticor Technology for Giga-scale DRAM
s”, Samsung Electronics Co., Ltd.］が発表されてい
る。この技術によれば、プレート電極上部からの水素イ
オンの侵透は遮断されるが、ストレージ電極下部からの
水素イオンの侵透は遮断されない。特に、前記エッチン
グ防止層５として用いられる窒化膜の蒸着時にソースガ
スとしてＳｉＨ4及びＮＨ3が用いられるため、蒸着後残
留した水素原子を完全に除去しない場合、残留した水素
原子が前記誘電体膜８に侵透する虞がある。
【００１６】
【発明が解決しようとする課題】従って、本発明はスト
レージ電極の側部及びプレート電極の上部に拡散防止膜
を形成して後続熱処理時の水素イオンの侵透を防止する
ことにより、前記短所を解消することができる高誘電体
キャパシタ及びその製造方法を提供することを目的とす
る。
レージ電極の側部及びプレート電極の上部に拡散防止膜
を形成して後続熱処理時の水素イオンの侵透を防止する
ことにより、前記短所を解消することができる高誘電体
キャパシタ及びその製造方法を提供することを目的とす
る。
【００１７】
【課題を解決するための手段】上記目的を達成するため
の本発明に係る高誘電体キャパシタは、金属からなるス
トレージ電極及びプレート電極、前記電極間に形成され
た高誘電体膜を有するキャパシタにおいて、前記ストレ
ージ電極の側部及び前記プレート電極の上部にガスイオ
ンの侵透を防止するための拡散防止膜をそれぞれ形成し
たことを特徴とし、本発明に係る高誘電体キャパシタの
製造方法は、接合部を有する半導体基板上に絶縁膜を形
成し、前記接合部が露出するように前記絶縁膜をパター
ニングしてコンタクトホールを形成した後、前記コンタ
クトホール内にプラグを形成する段階と、前記プラグを
含む全体構造の上にエッチング防止層、第１拡散防止膜
及び酸化膜を順次形成した後、ストレージ電極用マスク
を用いて前記酸化膜、第１拡散防止膜及びエッチング防
止層を順次パターニングする段階と、前記酸化膜、第１
拡散防止膜及びエッチング防止層のパターニングされた
部分に前記プラグと接続するようにストレージ電極を形
成する段階と、前記ストレージ電極を含む全体上部面に
誘電体膜、プレート電極及び第２拡散防止膜を順次形成
する段階とを含んでなることを特徴とする。
の本発明に係る高誘電体キャパシタは、金属からなるス
トレージ電極及びプレート電極、前記電極間に形成され
た高誘電体膜を有するキャパシタにおいて、前記ストレ
ージ電極の側部及び前記プレート電極の上部にガスイオ
ンの侵透を防止するための拡散防止膜をそれぞれ形成し
たことを特徴とし、本発明に係る高誘電体キャパシタの
製造方法は、接合部を有する半導体基板上に絶縁膜を形
成し、前記接合部が露出するように前記絶縁膜をパター
ニングしてコンタクトホールを形成した後、前記コンタ
クトホール内にプラグを形成する段階と、前記プラグを
含む全体構造の上にエッチング防止層、第１拡散防止膜
及び酸化膜を順次形成した後、ストレージ電極用マスク
を用いて前記酸化膜、第１拡散防止膜及びエッチング防
止層を順次パターニングする段階と、前記酸化膜、第１
拡散防止膜及びエッチング防止層のパターニングされた
部分に前記プラグと接続するようにストレージ電極を形
成する段階と、前記ストレージ電極を含む全体上部面に
誘電体膜、プレート電極及び第２拡散防止膜を順次形成
する段階とを含んでなることを特徴とする。
【００１８】また、前記第１及び第２拡散防止膜はＡｌ
2Ｏ3で５０乃至２００Åの厚さに形成し、前記ストレー
ジ電極及びプレート電極はＲｕ、Ｐｔ、ＲｕＯ2、Ｉ
ｒ、ＩｒＯ2、Ｗ、ＷＮ、ＴｉＮのいずれか一種により
形成し、前記誘電体膜はＴａ2Ｏ 5、ＴａＯＮ及びＢＳＴ
のいずれか一種により形成することを特徴とする。
2Ｏ3で５０乃至２００Åの厚さに形成し、前記ストレー
ジ電極及びプレート電極はＲｕ、Ｐｔ、ＲｕＯ2、Ｉ
ｒ、ＩｒＯ2、Ｗ、ＷＮ、ＴｉＮのいずれか一種により
形成し、前記誘電体膜はＴａ2Ｏ 5、ＴａＯＮ及びＢＳＴ
のいずれか一種により形成することを特徴とする。
【００１９】
【発明の実施の形態】以下、添付図に基づいて本発明を
詳細に説明する。
詳細に説明する。
【００２０】図２（ａ）乃至図２（ｅ）は本発明に係る
高誘電体キャパシタの製造方法を説明するための素子の
断面図である。
高誘電体キャパシタの製造方法を説明するための素子の
断面図である。
【００２１】図２（ａ）は接合部１２を有する半導体基
板１１上に第１絶縁膜１３を形成し、前記接合部１２が
露出するように前記第１絶縁膜１３をパターニングして
コンタクトホールを形成した後、前記コンタクトホール
内にプラグ１４を形成した状態の断面図である。ここ
で、前記プラグ１４はポリシリコン１４ａとＴｉ／Ｔｉ
Ｎ１４ｂとの積層構造で形成する。更に、前記Ｔｉ／Ｔ
ｉＮ１４ｂは上部に形成する金属電極との接触抵抗を減
少し、前記ポリシリコン１４ａと金属との相互拡散を防
止する役割を果たし、Ｔｉ／ＴｉＮの代わりにＴｉ／Ｔ
ｉＡｌＮまたはＴｉ／ＴｉＳｉＮを用いることができ
る。
板１１上に第１絶縁膜１３を形成し、前記接合部１２が
露出するように前記第１絶縁膜１３をパターニングして
コンタクトホールを形成した後、前記コンタクトホール
内にプラグ１４を形成した状態の断面図である。ここ
で、前記プラグ１４はポリシリコン１４ａとＴｉ／Ｔｉ
Ｎ１４ｂとの積層構造で形成する。更に、前記Ｔｉ／Ｔ
ｉＮ１４ｂは上部に形成する金属電極との接触抵抗を減
少し、前記ポリシリコン１４ａと金属との相互拡散を防
止する役割を果たし、Ｔｉ／ＴｉＮの代わりにＴｉ／Ｔ
ｉＡｌＮまたはＴｉ／ＴｉＳｉＮを用いることができ
る。
【００２２】図２（ｂ）は前記プラグ１４を含む全体構
造の上にエッチング防止層１５、第１拡散防止膜１６及
び酸化膜１７を順次形成した後、ストレージ電極用マス
クを用いて前記酸化膜１７、第１拡散防止膜１６及びエ
ッチング防止層１５を順次パターニングした状態の断面
図である。ここで、前記エッチング防止層１５は前記酸
化膜１７のエッチング時に、前記第１絶縁膜１３の損失
が防止できるように窒化膜を５００乃至１０００Åの厚
さに蒸着して形成する。そして、前記第１拡散防止膜１
６はＡＬＤ(Atomic Layer Deposition)法でＡｌ2Ｏ3を
５０乃至２００Åの厚さに蒸着して形成し、前記酸化膜
１７は５０００乃至１２０００Åの厚さに形成して、十
分なキャパシタンスが得られるようにする。
造の上にエッチング防止層１５、第１拡散防止膜１６及
び酸化膜１７を順次形成した後、ストレージ電極用マス
クを用いて前記酸化膜１７、第１拡散防止膜１６及びエ
ッチング防止層１５を順次パターニングした状態の断面
図である。ここで、前記エッチング防止層１５は前記酸
化膜１７のエッチング時に、前記第１絶縁膜１３の損失
が防止できるように窒化膜を５００乃至１０００Åの厚
さに蒸着して形成する。そして、前記第１拡散防止膜１
６はＡＬＤ(Atomic Layer Deposition)法でＡｌ2Ｏ3を
５０乃至２００Åの厚さに蒸着して形成し、前記酸化膜
１７は５０００乃至１２０００Åの厚さに形成して、十
分なキャパシタンスが得られるようにする。
【００２３】図２（ｃ）は全体上部面にＲｕ、Ｐｔ、Ｒ
ｕＯ2、Ｉｒ、ＩｒＯ2、Ｗ、ＷＮ、ＴｉＮなどのような
金属を２００乃至４００Åの厚さに蒸着した後、メモリ
セル間の電気的分離のために、前記酸化膜１７上に蒸着
された金属を除去することにより、前記酸化膜１７、第
１拡散防止膜１６及びエッチング防止層５のパターニン
グされた部分に前記プラグ１４と接続するようにストレ
ージ電極１８を形成した状態の断面図である。ここで、
前記酸化膜１７上に蒸着された金属はエッチバックまた
はＣＭＰ（化学的機械的研磨）工程で除去する。
ｕＯ2、Ｉｒ、ＩｒＯ2、Ｗ、ＷＮ、ＴｉＮなどのような
金属を２００乃至４００Åの厚さに蒸着した後、メモリ
セル間の電気的分離のために、前記酸化膜１７上に蒸着
された金属を除去することにより、前記酸化膜１７、第
１拡散防止膜１６及びエッチング防止層５のパターニン
グされた部分に前記プラグ１４と接続するようにストレ
ージ電極１８を形成した状態の断面図である。ここで、
前記酸化膜１７上に蒸着された金属はエッチバックまた
はＣＭＰ（化学的機械的研磨）工程で除去する。
【００２４】図２（ｄ）は全体上部面に誘電体膜１９及
びプレート電極２０を順次形成した状態の断面図であ
る。ここで、前記誘電体膜１９は層覆い特性の良好なＣ
ＶＤ法でＴａ2Ｏ5、ＴａＯＮまたはＢＳＴのような高誘
電体を１００乃至２５０Åの厚さに蒸着した後、ソース
に含まれた有機不純物(Organic Impurity)が除去される
ように３５０乃至４５０℃の温度で酸素Ｏ2プラズマま
たはＵＶ／Ｏ3法で低温熱処理するか、或いは５５０乃
至７００℃の反応炉またはＲＴＰ（急速熱処理）装備で
高温熱処理して形成し、前記プレート電極２０はＲｕ、
Ｐｔ、ＲｕＯ2、Ｉｒ、ＩｒＯ2、Ｗ、ＷＮ、ＴｉＮのい
ずれか一種の金属で形成する。
びプレート電極２０を順次形成した状態の断面図であ
る。ここで、前記誘電体膜１９は層覆い特性の良好なＣ
ＶＤ法でＴａ2Ｏ5、ＴａＯＮまたはＢＳＴのような高誘
電体を１００乃至２５０Åの厚さに蒸着した後、ソース
に含まれた有機不純物(Organic Impurity)が除去される
ように３５０乃至４５０℃の温度で酸素Ｏ2プラズマま
たはＵＶ／Ｏ3法で低温熱処理するか、或いは５５０乃
至７００℃の反応炉またはＲＴＰ（急速熱処理）装備で
高温熱処理して形成し、前記プレート電極２０はＲｕ、
Ｐｔ、ＲｕＯ2、Ｉｒ、ＩｒＯ2、Ｗ、ＷＮ、ＴｉＮのい
ずれか一種の金属で形成する。
【００２５】参考に、好ましくは、前記Ｔａ2Ｏ5及びＴ
ａＯＮの場合は１００乃至１５０Åの厚さに形成し、前
記ＢＳＴの場合は１５０乃至２５０Åの厚さに形成す
る。
ａＯＮの場合は１００乃至１５０Åの厚さに形成し、前
記ＢＳＴの場合は１５０乃至２５０Åの厚さに形成す
る。
【００２６】図２（ｅ）は前記プレート電極２０上にＡ
ＬＤ法でＡｌ2Ｏ3を５０乃至２００Åの厚さに蒸着して
第２拡散防止膜２１を形成した後、前記第２拡散防止膜
２１上に第２絶縁膜２２を形成して表面を平坦化した状
態の断面図である。
ＬＤ法でＡｌ2Ｏ3を５０乃至２００Åの厚さに蒸着して
第２拡散防止膜２１を形成した後、前記第２拡散防止膜
２１上に第２絶縁膜２２を形成して表面を平坦化した状
態の断面図である。
【００２７】このように製造されたキャパシタは、後続
工程の熱処理を経ても前記第１拡散防止膜１６によって
前記エッチング防止層１５及び下部からの水素イオンの
侵透が防止されるとともに、前記第２拡散防止膜２１に
よって外部からの水素イオンの侵透が防止される。従っ
て、水素イオンの侵透による誘電体膜１９の特性劣化が
発生しない。
工程の熱処理を経ても前記第１拡散防止膜１６によって
前記エッチング防止層１５及び下部からの水素イオンの
侵透が防止されるとともに、前記第２拡散防止膜２１に
よって外部からの水素イオンの侵透が防止される。従っ
て、水素イオンの侵透による誘電体膜１９の特性劣化が
発生しない。
【００２８】
【発明の効果】上述したように、本発明はストレージ電
極の側部及びプレート電極の上部に拡散防止膜を形成し
て後続熱処理時の水素イオンの侵透を防止することによ
り、誘電体膜の特性を保存して漏洩電流の発生による素
子の信頼性低下を防止する。従って、本発明は熱処理に
よる問題点を除去してＭＯＳトランジスタの特性が最適
の状態に維持できるようにし、高誘電体及び金属電極の
使用による必要キャパシタンスを効率良く確保できるよ
うにして、素子の高集積化を容易にする。
極の側部及びプレート電極の上部に拡散防止膜を形成し
て後続熱処理時の水素イオンの侵透を防止することによ
り、誘電体膜の特性を保存して漏洩電流の発生による素
子の信頼性低下を防止する。従って、本発明は熱処理に
よる問題点を除去してＭＯＳトランジスタの特性が最適
の状態に維持できるようにし、高誘電体及び金属電極の
使用による必要キャパシタンスを効率良く確保できるよ
うにして、素子の高集積化を容易にする。
【図１】図１（ａ）乃至図１（ｄ）は従来の高誘電体キ
ャパシタ製造方法を説明するための素子の断面図であ
る。
ャパシタ製造方法を説明するための素子の断面図であ
る。
【図２】図２（ａ）乃至図２（ｅ）は本発明に係る高誘
電体キャパシタの製造方法を説明するための素子の断面
図である。
電体キャパシタの製造方法を説明するための素子の断面
図である。
１，１１ 半導体基板 ２，１２ 接合部 ３，１３ 第1絶縁膜 ４，１４ プラグ ４ａ，１４ａ ポリシリコン ４ｂ，１４ｂ Ｔｉ／ＴｉＮ ５，１５ エッチング防止層 ６，１７ 酸化膜 ７，１８ ストレージ電極 ８，１９ 誘電体膜 ９，２０ プレート電極 １０，２２ 第２絶縁膜 １６ 第１拡散防止膜 ２１ 第２拡散防止膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/316 Ｈ０１Ｌ 27/10 ４４４Ｂ 27/105 Ｆターム(参考） 5F058 BA05 BA11 BA20 BD02 BD03 BD05 BD09 BF02 BF17 BH01 BH03 BJ02 BJ05 5F083 AD26 AD49 GA06 GA09 GA25 JA01 JA06 JA14 JA38 JA39 JA40 JA42 JA43 MA06 MA17 PR21 PR34 PR39 PR40
Claims (12)
- 【請求項１】 金属からなるストレージ電極及びプレー
ト電極、前記電極間に形成された高誘電体膜を有するキ
ャパシタにおいて、 前記ストレージ電極の側部及び前記プレート電極の上部
に、ガスイオンの侵透を防止するための拡散防止膜をそ
れぞれ形成したことを特徴とする高誘電体キャパシタ。 - 【請求項２】 前記拡散防止膜をＡｌ2Ｏ3で５０乃至２
００Åの厚さに形成することを特徴とする請求項１記載
の高誘電体キャパシタ。 - 【請求項３】 接合部を有する半導体基板上に絶縁膜を
形成し、前記接合部が露出するように前記絶縁膜をパタ
ーニングしてコンタクトホールを形成した後、前記コン
タクトホール内にプラグを形成する段階と、 前記プラグを含む全体構造の上にエッチング防止層、第
１拡散防止膜及び酸化膜を順次形成した後、ストレージ
電極用マスクを用いて前記酸化膜、第１拡散防止膜及び
エッチング防止層を順次パターニングする段階と、 前記酸化膜、第１拡散防止膜及びエッチング防止層のパ
ターニングされた部分に前記プラグと接続するようにス
トレージ電極を形成する段階と、 前記ストレージ電極を含む全体上部面に誘電体膜、プレ
ート電極及び第２拡散防止膜を順次形成する段階とを含
んでなることを特徴とする高誘電体キャパシタの製造方
法。 - 【請求項４】 前記プラグをポリシリコンとＴｉ／Ｔｉ
Ｎとの積層構造とすることを特徴とする請求項３記載の
高誘電体キャパシタの製造方法。 - 【請求項５】 前記エッチング防止層を窒化膜で５００
乃至１０００Åの厚さに形成することを特徴とする請求
項３記載の高誘電体キャパシタの製造方法。 - 【請求項６】 前記第１及び第２拡散防止膜をＡｌ2Ｏ3
で５０乃至２００Åの厚さに形成することを特徴とする
請求項３記載の高誘電体キャパシタの製造方法。 - 【請求項７】 前記酸化膜を５０００乃至１２０００Å
の厚さに形成することを特徴とする請求項３記載の高誘
電体キャパシタの製造方法。 - 【請求項８】 前記ストレージ電極及びプレート電極を
Ｒｕ、Ｐｔ、ＲｕＯ 2、Ｉｒ、ＩｒＯ2、Ｗ、ＷＮ、Ｔｉ
Ｎのいずれか一種の金属で形成することを特徴とする請
求項３記載の高誘電体キャパシタの製造方法。 - 【請求項９】 前記ストレージ電極を２００乃至４００
Åの厚さに形成することを特徴とする請求項３記載の高
誘電体キャパシタの製造方法。 - 【請求項１０】 前記誘電体膜はＣＶＤ法で高誘電体を
１００乃至２５０Åの厚さに蒸着した後、３５０乃至４
５０℃の温度で低温熱処理することにより形成されるこ
とを特徴とする請求項３記載の高誘電体キャパシタの製
造方法。 - 【請求項１１】 前記誘電体膜はＣＶＤ法で高誘電体を
１００乃至２５０Åの厚さに蒸着した後、５５０乃至７
００℃の温度で高温熱処理することにより形成されるこ
とを特徴とする請求項３記載の高誘電体キャパシタの製
造方法。 - 【請求項１２】 前記高誘電体はＴａ2Ｏ5、ＴａＯＮ及
びＢＳＴのいずれか一種であることを特徴とする請求項
１０または請求項１１記載の高誘電体キャパシタの製造
方法。
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|---|---|---|---|
| KR10-2000-0033609A KR100402943B1 (ko) | 2000-06-19 | 2000-06-19 | 고유전체 캐패시터 및 그 제조 방법 |
| KR2000-33609 | 2000-06-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002026295A true JP2002026295A (ja) | 2002-01-25 |
| JP4812949B2 JP4812949B2 (ja) | 2011-11-09 |
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|---|---|---|---|
| JP2001069577A Expired - Fee Related JP4812949B2 (ja) | 2000-06-19 | 2001-03-13 | キャパシタの製造方法 |
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| Country | Link |
|---|---|
| US (1) | US6579755B2 (ja) |
| JP (1) | JP4812949B2 (ja) |
| KR (1) | KR100402943B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006135339A (ja) * | 2004-11-08 | 2006-05-25 | Hynix Semiconductor Inc | ジルコニウム酸化膜を有する半導体素子のキャパシタ及びその製造方法 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100408742B1 (ko) * | 2001-05-10 | 2003-12-11 | 삼성전자주식회사 | 집적회로소자의 캐패시터 및 그 제조방법 |
| JP2005101213A (ja) * | 2003-09-24 | 2005-04-14 | Toshiba Corp | 半導体装置の製造方法 |
| US7105400B2 (en) * | 2003-09-30 | 2006-09-12 | Kabushiki Kaisha Toshiba | Manufacturing method of semiconductor device |
| US7282757B2 (en) * | 2003-10-20 | 2007-10-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | MIM capacitor structure and method of manufacture |
| US7582549B2 (en) | 2006-08-25 | 2009-09-01 | Micron Technology, Inc. | Atomic layer deposited barium strontium titanium oxide films |
| KR102085523B1 (ko) | 2013-10-02 | 2020-03-06 | 삼성전자 주식회사 | 반도체 장치 및 그 제조 방법 |
Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07111318A (ja) * | 1993-10-12 | 1995-04-25 | Olympus Optical Co Ltd | 強誘電体メモリ |
| JPH1079491A (ja) * | 1996-07-10 | 1998-03-24 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JPH118355A (ja) * | 1997-06-16 | 1999-01-12 | Nec Corp | 強誘電体メモリ |
| JPH1154718A (ja) * | 1997-07-31 | 1999-02-26 | Samsung Electron Co Ltd | 低温処理により安定化される金属酸化膜からなる緩衝膜を具備した集積回路装置及びその製造方法 |
| JPH11111933A (ja) * | 1997-09-29 | 1999-04-23 | Samsung Electron Co Ltd | 高集積強誘電体メモリ装置及びその製造方法 |
| JPH11126881A (ja) * | 1997-10-23 | 1999-05-11 | Hitachi Ltd | 高強誘電体薄膜コンデンサを有する半導体装置及びその製造方法 |
| JPH11145410A (ja) * | 1997-11-13 | 1999-05-28 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPH11204753A (ja) * | 1997-12-18 | 1999-07-30 | Hitachi Ltd | 半導体集積回路装置の製造方法および半導体集積回路装置 |
| JP2000114474A (ja) * | 1998-08-07 | 2000-04-21 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2000156474A (ja) * | 1990-08-21 | 2000-06-06 | Seiko Epson Corp | 半導体装置、それを用いた半導体メモリ及びｃｍｏｓ半導体集積回路並びにその半導体装置の製造方法 |
| JP2001007303A (ja) * | 1999-06-18 | 2001-01-12 | Toshiba Corp | 半導体装置およびその製造方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3362109B2 (ja) | 1997-06-25 | 2003-01-07 | 大和紡績株式会社 | 抄紙用ドライヤーカンバス |
| JP3029815B2 (ja) | 1997-07-08 | 2000-04-10 | 株式会社エイ・ティ・アール環境適応通信研究所 | ルーチング方法、ルータ装置及びルーチングプログラムを記録した記録媒体 |
| JPH11121704A (ja) * | 1997-10-21 | 1999-04-30 | Sony Corp | 誘電体キャパシタおよびその製造方法 |
| US6171898B1 (en) * | 1997-12-17 | 2001-01-09 | Texas Instruments Incorporated | Method of fabricating an oxygen-stable layer/diffusion barrier/poly bottom electrode structure for high-K-DRAMS using a disposable-oxide processing |
| US6184074B1 (en) * | 1997-12-17 | 2001-02-06 | Texas Instruments Incorporated | Method of fabrication a self-aligned polysilicon/diffusion barrier/oxygen stable sidewall bottom electrode structure for high-K DRAMS |
| US6177351B1 (en) * | 1997-12-24 | 2001-01-23 | Texas Instruments Incorporated | Method and structure for etching a thin film perovskite layer |
| KR100291181B1 (ko) * | 1997-12-27 | 2001-07-12 | 박종섭 | 강유전체메모리소자제조방법 |
| JPH11297959A (ja) * | 1998-04-15 | 1999-10-29 | Ebara Corp | 高・強誘電体メモリ素子の構造及びその製造方法 |
| KR20000018995A (ko) * | 1998-09-08 | 2000-04-06 | 윤종용 | 강유전체 메모리 제조를 위한 수소 열화 방지 장치 및 제조 방법 |
| KR100311050B1 (ko) * | 1999-12-14 | 2001-11-05 | 윤종용 | 커패시터의 전극 제조 방법 |
-
2000
- 2000-06-19 KR KR10-2000-0033609A patent/KR100402943B1/ko not_active IP Right Cessation
-
2001
- 2001-03-13 JP JP2001069577A patent/JP4812949B2/ja not_active Expired - Fee Related
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Patent Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000156474A (ja) * | 1990-08-21 | 2000-06-06 | Seiko Epson Corp | 半導体装置、それを用いた半導体メモリ及びｃｍｏｓ半導体集積回路並びにその半導体装置の製造方法 |
| JPH07111318A (ja) * | 1993-10-12 | 1995-04-25 | Olympus Optical Co Ltd | 強誘電体メモリ |
| JPH1079491A (ja) * | 1996-07-10 | 1998-03-24 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JPH118355A (ja) * | 1997-06-16 | 1999-01-12 | Nec Corp | 強誘電体メモリ |
| JPH1154718A (ja) * | 1997-07-31 | 1999-02-26 | Samsung Electron Co Ltd | 低温処理により安定化される金属酸化膜からなる緩衝膜を具備した集積回路装置及びその製造方法 |
| JPH11111933A (ja) * | 1997-09-29 | 1999-04-23 | Samsung Electron Co Ltd | 高集積強誘電体メモリ装置及びその製造方法 |
| JPH11126881A (ja) * | 1997-10-23 | 1999-05-11 | Hitachi Ltd | 高強誘電体薄膜コンデンサを有する半導体装置及びその製造方法 |
| JPH11145410A (ja) * | 1997-11-13 | 1999-05-28 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPH11204753A (ja) * | 1997-12-18 | 1999-07-30 | Hitachi Ltd | 半導体集積回路装置の製造方法および半導体集積回路装置 |
| JP2000114474A (ja) * | 1998-08-07 | 2000-04-21 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2001007303A (ja) * | 1999-06-18 | 2001-01-12 | Toshiba Corp | 半導体装置およびその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006135339A (ja) * | 2004-11-08 | 2006-05-25 | Hynix Semiconductor Inc | ジルコニウム酸化膜を有する半導体素子のキャパシタ及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100402943B1 (ko) | 2003-10-30 |
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| US20010053058A1 (en) | 2001-12-20 |
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| KR20010113316A (ko) | 2001-12-28 |
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