JP2005347335A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】 メモリ部102とロジック部104とを有する半導体装置100において、第一の絶縁膜115中に埋設され、ロジック用トランジスタ113の拡散層105に接続する複数のロジック用トランジスタ接続プラグ119のうちの一つ以上が上部の第一配線143に接続していない構成とする。
【選択図】 図1
Description
図1は、本実施形態に係る半導体装置の構成を模式的に示す断面図である。図1に示した半導体装置は、シリコン基板101の素子形成面に、メモリ部102とロジック部104とが混載されている。ロジック部104の一部に孤立部106が形成されており、孤立部106は孤立プラグ108を有する。孤立部106および孤立プラグ108の構成については後述する。
(i)第一配線143に接続していないロジック用トランジスタ接続プラグ119、第一の配線接続プラグ147、および第二の配線接続プラグ139(図1、図2、図3および図9参照);
(ii)容量素子130およびビット線127のいずれにも接続していないメモリ用トランジスタ接続プラグ117(図2、図3、および図9参照);
(iii)容量素子130に接続していない容量コンタクトプラグ145(図2参照);ならびに
(iv)ビット線127に接続していないビットコンタクトプラグ123(図9参照);
を指す。孤立プラグ108は、容量素子130、ビット線127、および第一配線143のいずれにも接続しておらず、また、他の配線にも接続しておらず、回路を構成しないプラグである。また、孤立部106は、孤立プラグ108およびその上下の領域を指す。
図1に示した半導体装置100の製造においては、第四の絶縁膜129を形成する工程またはそれ以前の工程で、半導体装置110の製造を休止しておくことができる。そして、メモリ部102およびロジック部104に形成される第二の配線接続プラグ139、容量素子130、および第一配線143の配置や形状が決定された段階で、製造を再開することができる。
図2は、本実施形態に係る半導体装置の構成を模式的に示す断面図である。図2の半導体装置110の基本構成は図1に示した半導体装置100と同様であるが、メモリ部102およびロジック部104に孤立プラグ108が形成されている点が異なる。
本実施形態は、メモリ部102およびロジック部104にそれぞれ孤立プラグ108が存在している半導体装置の別の構成に関する。図3の半導体装置112の基本構成は図1に示した半導体装置100と同様であるが、メモリ部102およびロジック部104に孤立プラグ108が形成されている点が異なる。
以上の実施形態に記載の半導体装置においては、容量素子130がビット線127の上部に設けられていたが、ビット線127を容量素子130の上部に設けることもできる。
101 シリコン基板
102 メモリ部
103 素子分離領域
104 ロジック部
105 拡散層
106 孤立部
107 ゲート酸化膜
108 孤立プラグ
109 ゲート電極
110 半導体装置
111 メモリ用トランジスタ
112 半導体装置
113 ロジック用トランジスタ
115 第一の絶縁膜
117 メモリ用トランジスタ接続プラグ
119 ロジック用トランジスタ接続プラグ
121 第二の絶縁膜
123 ビットコンタクトプラグ
124 コンタクトプラグ
125 ビット線層
127 ビット線
128 第三の絶縁膜
129 第四の絶縁膜
130 容量素子
131 下部電極
133 容量膜
135 上部電極
137 第五の絶縁膜
139 配線接続プラグ
141 第一配線層
143 第一配線
145 容量コンタクトプラグ
147 配線接続プラグ
149 保護フィルム
151 容量素子用接続孔
Claims (20)
- 半導体基板に、メモリ部と、ロジック部と、が混載された半導体装置であって、
前記メモリ部は、
前記半導体基板上に設けられた第一のトランジスタと、
前記第一のトランジスタを覆う第一の絶縁膜と、
前記第一のトランジスタの拡散層に接続されるとともに、前記第一の絶縁膜の上面で終端する複数の第一の導電プラグと、
前記第一の絶縁膜の上部に設けられた容量素子と、
前記第一の絶縁膜の上部に設けられたビット線と、
を有し、
前記ロジック部は、
前記半導体基板上に設けられ、前記第一の絶縁膜に覆われた第二のトランジスタと、
前記第二のトランジスタの拡散層に接続されるとともに、前記第一の絶縁膜の上面で終端する複数の第二の導電プラグと、
前記第二の導電プラグの上部に設けられた上部配線と、
を有し、
複数の前記第二の導電プラグは、少なくとも一つの導電プラグを介して前記上部配線に接続されているものを含み、
複数の前記第一の導電プラグは、前記容量素子に接続されているものと、前記ビット線に接続されているものと、前記容量素子および前記ビット線のいずれにも接続されていない孤立プラグとを含むことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
複数の前記第二の導電プラグは、少なくとも一つの導電プラグを介して前記上部配線に接続されているものと、前記上部配線に接続されていない孤立プラグとを含むことを特徴とする半導体装置。 - 半導体基板に、メモリ部と、ロジック部と、が混載された半導体装置であって、
前記メモリ部は、
前記半導体基板上に設けられた第一のトランジスタと、
前記第一のトランジスタを覆う第一の絶縁膜と、
前記第一のトランジスタの拡散層に接続されるとともに、前記第一の絶縁膜の上面で終端する複数の第一の導電プラグと、
前記第一の絶縁膜の上部に設けられた容量素子と、
前記第一の絶縁膜の上部に設けられたビット線と、
を有し、
前記ロジック部は、
前記半導体基板上に設けられ、前記第一の絶縁膜に覆われた第二のトランジスタと、
前記第二のトランジスタの拡散層に接続されるとともに、前記第一の絶縁膜の上面で終端する複数の第二の導電プラグと、
前記第二の導電プラグの上部に設けられた上部配線と、
を有し、
複数の前記第一の導電プラグは、前記容量素子に接続されているものと、前記ビット線に接続されているものとを含み、
複数の前記第二の導電プラグは、少なくとも一つの導電プラグを介して前記上部配線に接続されているものと、前記上部配線に接続されていない孤立プラグとを含むことを特徴とする半導体装置。 - 請求項1乃至3いずれかに記載の半導体装置において、
前記メモリ部は、
前記第一の導電プラグに接続されるとともに、前記第一の絶縁膜の上部に設けられた第二の絶縁膜の上面で終端する複数の容量コンタクトプラグと、
前記第一の導電プラグに接続される複数のビットコンタクトプラグと、
を有し、
前記ロジック部は、前記第二の導電プラグに接続されるとともに、前記第二の絶縁膜の上面で終端する複数の第三の導電プラグを有し、
複数の前記容量コンタクトプラグは、前記容量素子に接続されているものを含み、
複数の前記ビットコンタクトプラグは、前記ビット線に接続されているものを含み、
複数の前記第三の導電プラグは、前記上部配線に接続されているものを含み、
複数の前記第一の導電プラグは、前記容量コンタクトプラグを介して前記容量素子に接続されているものと、前記ビットコンタクトプラグを介して前記ビット線に接続されているものと、前記容量コンタクトプラグおよび前記ビットコンタクトプラグのいずれにも接続されていない孤立プラグとを含むことを特徴とする半導体装置。 - 請求項1乃至4いずれかに記載の半導体装置において、
前記メモリ部は、
前記第一の導電プラグに接続されるとともに、前記第一の絶縁膜の上部に設けられた第二の絶縁膜の上面で終端する複数の容量コンタクトプラグと、
前記第一の導電プラグに接続される複数のビットコンタクトプラグと、
を有し、
前記ロジック部は、前記第二の導電プラグに接続されるとともに、前記第二の絶縁膜の上面で終端する複数の第三の導電プラグを有し、
複数の前記ビットコンタクトプラグは、前記ビット線に接続されているものを含み、
複数の前記第三の導電プラグは、前記上部配線に接続されているものを含み、
複数の前記容量コンタクトプラグは、前記容量素子に接続されているものと、前記容量素子に接続されていない孤立プラグとを含むことを特徴とする半導体装置。 - 請求項1乃至5いずれかに記載の半導体装置において、
前記メモリ部は、
前記第一の導電プラグに接続されるとともに、前記第一の絶縁膜の上部に設けられた第二の絶縁膜の上面で終端する複数の容量コンタクトプラグと、
前記第一の導電プラグに接続される複数のビットコンタクトプラグと、
を有し、
前記ロジック部は、前記第二の導電プラグに接続されるとともに、前記第二の絶縁膜の上面で終端する複数の第三の導電プラグを有し、
複数の前記容量コンタクトプラグは、前記容量素子に接続されているものを含み、
複数の前記ビットコンタクトプラグは、前記ビット線に接続されているものを含み、
複数の前記第三の導電プラグは、前記上部配線に接続されているものを含み、
複数の前記第二の導電プラグは、前記第三の導電プラグを介して前記上部配線に接続されているものと、前記第三の導電プラグに接続されていない孤立プラグとを含むことを特徴とする半導体装置。 - 請求項1乃至6いずれかに記載の半導体装置において、
前記メモリ部は、
前記第一の導電プラグに接続されるとともに、前記第一の絶縁膜の上部に設けられた第二の絶縁膜の上面で終端する複数の容量コンタクトプラグと、
前記第一の導電プラグに接続される複数のビットコンタクトプラグと、
を有し、
前記ロジック部は、前記第二の導電プラグに接続されるとともに、前記第二の絶縁膜の上面で終端する複数の第三の導電プラグを有し、
複数の前記容量コンタクトプラグは、前記容量素子に接続されているものを含み、
複数の前記ビットコンタクトプラグは、前記ビット線に接続されているものを含み、
複数の前記第三の導電プラグは、前記上部配線に接続されているものと、前記上部配線に接続されていない孤立プラグとを含むことを特徴とする半導体装置。 - 請求項1乃至7いずれかに記載の半導体装置において、
前記メモリ部は、
前記第一の導電プラグに接続されるとともに、前記第一の絶縁膜の上部に設けられた第二の絶縁膜の上面で終端する複数の容量コンタクトプラグと、
前記第一の導電プラグに接続される複数のビットコンタクトプラグと、
を有し、
前記ロジック部は、前記第二の導電プラグに接続されるとともに、前記第二の絶縁膜の上面で終端する複数の第三の導電プラグを有し、
複数の前記容量コンタクトプラグは、前記容量素子に接続されているものを含み、
複数の前記第三の導電プラグは、前記上部配線に接続されているものを含み、
複数の前記ビットコンタクトプラグは、前記ビット線に接続されているものと、前記ビット線に接続されていない孤立プラグとを含むことを特徴とする半導体装置。 - 請求項1乃至8いずれかに記載の半導体装置において、前記ビットコンタクトプラグおよび前記ビット線が前記第二の絶縁膜中に埋設されたことを特徴とする半導体装置。
- 請求項1乃至9いずれかに記載の半導体装置において、前記容量素子が前記ビット線の上部に設けられたことを特徴とする半導体装置。
- 請求項1乃至10いずれかに記載の半導体装置において、前記メモリ部がDRAMセルを含んで構成されたことを特徴とする半導体装置。
- 請求項1乃至11いずれかに記載の半導体装置において、前記ロジック部が前記メモリ部の周辺回路を含むことを特徴とする半導体装置。
- 半導体基板の素子形成面に、メモリ部を構成する第一のトランジスタと、ロジック部を構成する第二のトランジスタと、を形成する第一の工程と、
前記半導体基板上に、前記第一のトランジスタおよび前記第二のトランジスタを覆う第一の絶縁膜を形成する第二の工程と、
前記第一の絶縁膜を貫通し、前記第一のトランジスタの拡散層に接続される複数の第一の導電プラグと、前記第一の絶縁膜を貫通し、前記第二のトランジスタの拡散層に接続される複数の第二の導電プラグと、を形成する第三の工程と、
前記第一のトランジスタの上部に、前記第一の導電プラグのいずれかに接続されるビット線と、前記第一の導電プラグのいずれかに接続される容量素子を形成するとともに、前記第二のトランジスタの上部に、少なくとも一つの導電プラグを介して前記第二の導電プラグのいずれかに接続される上部配線を形成する第四の工程と、
前記第三の工程の後、前記素子形成面の上部に保護層を設け、前記保護層を設けた状態で、当該半導体基板を所定の期間保存する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 請求項13に記載の半導体装置の製造方法において、
前記第三の工程と第四の工程との間に、半導体基板を保存する前記工程を実施し、
前記第四の工程において、複数の前記第一の導電プラグの一部を、前記ビット線および前記容量素子のいずれにも接続されない孤立プラグとして残すことを特徴とする半導体装置の製造方法。 - 請求項13または14に記載の半導体装置の製造方法において、
前記第三の工程と第四の工程との間に、前記半導体基板を保存する前記工程を実施し、
前記第四の工程において、複数の前記第二の導電プラグの一部を、前記上部配線に接続されない孤立プラグとして残すことを特徴とする半導体装置の製造方法。 - 請求項13乃至15いずれかに記載の半導体装置の製造方法において、
前記第四の工程は、
前記第一の絶縁膜上に、第二の絶縁膜を形成する工程と、
前記第二の絶縁膜中に設けられ、前記第一の導電プラグと前記ビット線とに接続される複数のビットコンタクトプラグを形成するとともに、前記第二の絶縁膜を貫通し前記第一の導電プラグと前記容量素子とに接続される複数の容量コンタクトプラグと、前記第二の絶縁膜を貫通し前記第二の導電プラグと前記上部配線とに接続される複数の第三の導電プラグとを同時に形成する工程と、
を含み、
前記第四の工程において、前記容量素子を形成する前に、前記半導体基板を保存する前記工程を実施することを特徴とする半導体装置の製造方法。 - 請求項16に記載の半導体装置の製造方法において、
前記第四の工程において、複数の前記容量コンタクトプラグの一部を、前記容量素子に接続されない孤立プラグとして残すことを特徴とする半導体装置の製造方法。 - 請求項16または17に記載の半導体装置の製造方法において、
前記第四の工程において、複数の前記第三の導電プラグの一部を、前記上部配線と接続されない孤立プラグとして残すことを特徴とする半導体装置の製造方法。 - 請求項16乃至18いずれかに記載の半導体装置の製造方法において、
前記第四の工程において、複数の前記ビットコンタクトプラグの一部を、前記ビット線と接続されない孤立プラグとして残すことを特徴とする半導体装置の製造方法。 - 請求項13乃至19いずれかに記載の半導体装置の製造方法において、前記第四の工程において、前記ビット線の上部に前記容量素子を形成することを特徴とする半導体装置の製造方法。
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