CN1705128A - 半导体器件及制造该半导体器件的方法 - Google Patents

半导体器件及制造该半导体器件的方法 Download PDF

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Abstract

一种半导体器件及制造该半导体器件的方法，在包括存储区和逻辑区的半导体器件中，被埋入第一绝缘层中、并连接到逻辑晶体管扩散层的多个逻辑晶体管连接插头中的一个或多个被设置成不连接到上层中提供的第一互连。

Description

半导体器件及制造该半导体器件的方法
本申请基于日本专利申请No.2004-162340，其内容在此被引入作为参考。
技术领域
本发明涉及一种半导体器件以及制造该半导体器件的方法。
背景技术
上面带有逻辑区与电容器元件组合的半导体器件需要许多制造步骤，因此生产提前期的缩短一直被聚焦。按照惯例，只有在确定所有要用的分划板(reticle)的设计之后、才开始实际生产，这不可避免地延长了生产提前期。另一方面，在确定分划板的设计之前开始生产的情况下，每当因为半导体器件的设计更改而修改分划板时，都必须从开始重新制造半导体器件。这自然导致制造成本的增加。
作为缩短生产提前期的努力，JP-A待审公开No.2002-289817提出了一种包括门阵列部分和知识产权(以下缩写为IP)部分的半导体集成电路。在JP-A待审公开No.2002-289817中披露的半导体器件中，预先通过前端(front-end)晶片处理来形成晶体管的源极扩散层、漏极扩散层和栅电极、以及各部分的互连的一部分，以便共同用于所有产品。据报道，这种配置允许缩短样品的生产提前期。
发明内容
然而，已发现，在根据被引用文献的结构中，通过前端处理在门阵列部分和IP部分中形成了具有不同高度的互连。这使前端处理变得较复杂。此外，该结构需要预先在IP部分中形成用于存储单元的电容器元件。在这方面，本发明人已认识到，在前端处理中在IP部分中形成用于存储单元的电容器元件导致了电容器元件性能的降级。
一旦分析了电容元件性能降级的可能原因，本发明人就调查、然后认识到，当被存储某一段时间、组成电容器元件的电容器薄膜容易退化。因此本发明人积极地研究了一种技术：在电容器部分中形成电容器元件之前的阶段、临时暂停生产，以便迅速响应随后的设计更改，由此导致本发明的实现。
根据本发明，提供一种制造半导体器件的方法，包括：第一处理，在半导体衬底的主面上形成组成存储区的第一晶体管和组成逻辑区的第二晶体管；第二处理，在半导体衬底上形成第一绝缘层，以便覆盖第一晶体管和第二晶体管；第三处理，形成穿透第一绝缘层并连接到第一晶体管扩散层的多个第一导电插头，以及穿透第一绝缘层并连接到第二晶体管扩散层的多个第二导电插头；第四处理，在第一晶体管上形成连接到多个第一导电插头之一的位线，以及连接到多个第一导电插头之一的电容元件，并在第二晶体管上形成经由至少一个导电插头连接到多个第二导电插头之一的上部互连；以及在第三处理之后，在主面上形成保护层，并将配备了保护层的半导体衬底储藏预定长时间。
在这样安排的方法中，在第三处理之后，把主面上配备了保护层的半导体衬底储藏预定长时间。这种安排允许预先制造半导体器件直到预定阶段，并在确定了分划板图形的时候恢复生产。在上述方法中，可以把一部分第一导电插头形成为既未连接到位线也未连接到电容元件的被隔离插头(isolated plug)。同样，可以把一部分第二导电插头形成为未连接到上部互连的被隔离插头。进一步，可以把任何电容器接触插头或第三导电插头分别形成为未连接到电容元件或上部互连的被隔离插头。因此，该方法允许合理地应付可能的分划板修改，以及由此在更短的生产提前期内进行生产。另外，因为在半导体衬底的储藏期之后形成电容器元件，因此可以防止电容器元件退化。
在本发明中，被隔离插头表示既未连接到电容器元件，也未连接到位线的第一导电插头，未连接到电容器元件的电容器接触插头，未连接到位线的位线连接接触插头(位接触插头)，未连接到上部互连的第二导电插头，以及未连接到上部互连的第三导电插头。此外，在本发明中，把上部互连和第二导电插头连接起来的至少一个导电插头是不包括在第一导电插头和第二导电插头中的导电插头，而是例如随后要提到的第三导电插头。可以把一个或多个导电插头置于上部互连和第二导电插头之间。
也应该注意，在此在广义上使用的术语“逻辑区”，包括各种电路配置，例如提供了如读出放大器电路或地址选择器电路的存储区外围电路的区。在根据本发明的半导体器件中，逻辑区可以包括存储区外围中的电路。
根据本发明，提供一种半导体器件，包括半导体衬底；提供在半导体衬底上的存储区；以及提供在半导体衬底上的逻辑区；其中存储区包括：提供在半导体衬底上的第一晶体管，覆盖第一晶体管的第一绝缘层，连接到第一晶体管的扩散层并终止于第一绝缘层的顶面上的多个第一导电插头，提供在第一绝缘层上的电容器元件，以及提供在第一绝缘层上的位线；其中逻辑区包括：提供在半导体衬底上并被第一绝缘层覆盖的第二晶体管，连接到第二晶体管的扩散层并终止于第一绝缘层的顶面上的多个第二导电插头，以及提供在第二导电插头上的上部互连；其中多个第二导电插头包括经由至少一个导电插头连接到上部互连的插头；以及其中多个第一导电插头包括连接到电容器元件的插头、连接到位线的插头、以及既未连接到电容器元件也未连接到位线的被隔离插头。
在此，根据本发明的上述方法可以包括执行在第三处理和第四处理之间储藏半导体衬底的步骤，并且第四处理可以包括把多个第一导电插头的一部分留作既未连接到位线也未连接到电容器元件的被隔离插头。
在根据本发明的半导体器件中，第一导电插头包括既未连接到位线也未连接到电容器元件的被隔离插头。因此，提供了合适的第一导电插头布局，以便即使当更改存储区的设计时也保证电容器元件布局的充分设计自由度。这种安排允许储藏预先在半导体衬底上形成的第一插头，直到确定上部结构的设计为止，以及一旦确定设计就把多个第一导电插头中的适当插头连接到电容器元件。结果，可以缩短生产提前期。
此外，在根据本发明的半导体器件中，第一导电插头和第二导电插头终止于第一绝缘层的顶面上，换句话说，位于主面上的同一水平面，即位于距主面的相同高度处。因此可以通过同一处理，一次形成第一导电插头和第二导电插头，这简化了制造过程。
在根据本发明的半导体器件中，多个第二导电插头可以包括连接到上部互连的插头以及未连接到上部互连的被隔离插头。采用这种结构有效地缩短了生前提前期，这保证了上部结构的高设计自由度。
根据本发明，提供一种半导体器件，包括半导体衬底；提供在半导体衬底上的存储区；以及提供在半导体衬底上的逻辑区；其中存储区包括：提供在半导体衬底上的第一晶体管，覆盖第一晶体管的第一绝缘层，连接到第一晶体管的扩散层并终止于第一绝缘层的顶面上的多个第一导电插头，提供在第一绝缘层上的电容器元件，以及提供在第一绝缘层上的位线；逻辑区包括：提供在半导体衬底上并被第一绝缘层覆盖的第二晶体管，连接到第二晶体管的扩散层并终止于第一绝缘层的顶面上的多个第二导电插头，以及提供在第二导电插头上的上部互连；其中多个第一导电插头包括连接到电容器元件的插头和连接到位线的插头；以及其中多个第二导电插头包括经由至少一个导电插头连接到上部连接的插头，以及未连接到上部互连的被隔离插头。
在此，根据本发明的上述方法可以进一步包括执行在第三处理和第四处理之间储藏半导体衬底的步骤，并且第四处理可以包括把多个第二导电插头的一部分留作未连接到上部互连的被隔离插头。
根据本发明，第二导电插头包括未连接到上部互连的被隔离插头。因此，提供了合适的第二导电插头布局，以便即使当更改逻辑区的设计时也保证上部互连布局的充分设计自由度。这种安排允许储藏预先在半导体衬底上形成的第二插头，直到确定上部结构的设计为止，以及一旦确定设计就把多个第二导电插头中的适当插头连接到上部互连。结果，可以缩短生产提前期。
在根据本发明的半导体器件中，存储区可以包括连接到第一导电插头并终止于提供在第一绝缘层上的第二绝缘层的顶面上的多个电容器接触插头，以及连接到第一导电插头的多个位接触插头；逻辑区可以包括连接到第二导电插头并终止于(terminated)第二绝缘层的顶面上的多个第三导电插头；多个电容器接触插头可以包括连接到电容器元件的插头；多个位接触插头可以包括连接到位线的插头；多个第三导电插头可以包括连接到上部互连的插头；以及多个第一导电插头可以包括经由电容器接触插头连接到电容器元件的插头、经由位接触插头连接到位线的插头、以及既未连接到电容器接触插头也未连接到位接触插头的被隔离插头。
在这样构造的半导体器件中，因为多个第一导电插头包括既未连接到电容器接触插头也未连接到位接触插头的被隔离插头，因此在第一绝缘层中提供了合适的第一导电插头布局，从而保证了存储区中电容器接触插头和位接触插头布局的充分设计自由度。这种安排允许在形成第一绝缘层之后储藏半导体衬底，直到确定电容器元件或位线的设计为止。也将第一导电插头布置成，可以公共地应用于具有不同的电容器元件或位线设计的多个半导体器件。这允许对电容器元件或位线的设计更改作出快速反应。
此外，在根据本发明的半导体器件中，电容器导电插头和第三导电插头终止于第二绝缘层的顶面上，换句话说，位于主面上的同一水平面，即位于距主面的相同高度处。因此，可以通过同一处理，一次形成电容器导电插头和第三导电插头，这简化了制造处理。进一步，可以通过同一步骤，一次分别形成第一导电插头和第二导电插头、以及电容器接触插头和第三导电插头。这简化了用于制造半导体器件的、直到准备好储藏的状态的制造过程。
在根据本发明的半导体器件中，存储区可以包括连接到第一导电插头、并终止于被提供在第一绝缘层上的第二绝缘层的顶面上的多个电容器接触插头，以及连接到第一导电插头的多个位接触插头；逻辑区可以包括连接到第二导电插头并终止于第二绝缘层的顶面上的多个第三导电插头；多个位接触插头可以包括连接到位线的插头；多个第三导电插头可以包括连接到上部互连的插头；以及多个电容器接触插头可以包括连接到电容器元件的插头和未连接到电容器元件的被隔离插头。
在此，在根据本发明的上述方法中，第四处理可以包括把多个电容器接触插头的一部分留作未连接到电容器元件的被隔离插头。
在第二绝缘层中的多个电容器接触插头当中设置一定数量的未连接到电容器元件的被隔离插头，能够预先为可能根据电容器元件设计更改进行的随后重新调整而保证充分的空间。
在根据本发明的半导体器件中，存储区可以包括连接到第一导电插头并终止于提供在第一绝缘层上的第二绝缘层的顶面上的多个电容器接触插头，以及连接到第一导电插头的多个位接触插头；逻辑区可以包括连接到第二导电插头并终止于第二绝缘层的顶面上的多个第三导电插头；多个电容器接触插头可以包括连接到电容器元件的插头；多个位接触插头可以包括连接到位线的插头；多个第三导电插头可以包括连接到上部互连的插头；以及多个第二导电插头可以包括经由第三导电插头连接到上部互连的插头和未连接到第三导电插头的被隔离插头。
在这样构造的半导体器件中，因为第二导电插头包括未连接到第三导电插头的被隔离插头，因此在第一绝缘层中提供了合适的第二导电插头布局，从而保证逻辑区中上部互连的充分设计自由度。这种安排允许在形成第一绝缘层之后储藏半导体衬底，直到确定上部互连的设计为止。也将第二导电插头布置成，可以公共地应用于具有不同上部互连设计的多个半导体器件。这允许对上部互连的设计更改作出快速反应。
在根据本发明的半导体器件中，存储区可以包括连接到第一导电插头并终止于提供在第一绝缘层上的第二绝缘层的顶面上的多个电容器接触插头，以及连接到第一导电插头的多个位接触插头；逻辑区可以包括连接到第二导电插头并终止于第二绝缘层的顶面上的多个第三导电插头；多个电容器接触插头可以包括连接到电容器元件的插头；多个位接触插头可以包括连接到位线的插头；以及多个第三导电插头可以包括连接到上部互连的插头和未连接到上部互连的插头。
在此，在根据本发明的上述方法中，第四处理可以包括，把多个第三导电插头的一部分留作未连接到上部互连的被隔离插头。
在第二绝缘层中的多个第三导电插头当中设置一定数量的未连接到上部互连的被隔离插头，能够预先为可能根据上部互连设计更改进行的随后重新调整而保证充分的空间。
在根据本发明的半导体器件中，存储区可以包括连接到第一导电插头并终止于提供在第一绝缘层上的第二绝缘层的顶面上的多个电容器接触插头，以及连接到第一导电插头的多个位接触插头；逻辑区可以包括连接到第二导电插头并终止于第二绝缘层的顶面上的多个第三导电插头；多个电容器接触插头可以包括连接到电容器元件的插头；多个第三导电插头可以包括连接到上部互连的插头；以及多个位接触插头可以包括连接到位线的插头和未连接到位线的被隔离插头。
在此，在根据本发明的上述方法中，第四处理可以包括，把多个位接触插头的一部分留作未连接到位线的被隔离插头。
在第二绝缘层中的多个位接触插头当中设置一定数量的未连接到位线的被隔离插头，能够预先为可能根据位线设计更改进行的随后重新调整而保证充分的空间。
在根据本发明的方法中，第四处理可以包括在第一绝缘层上形成第二绝缘层；在第二绝缘层中形成多个位接触插头，以便连接到第一导电插头和位线；以及同时形成穿透第二绝缘层并连接到第一导电插头和电容器元件的多个电容器接触插头，以及穿透第二绝缘层并连接到第二导电插头和上部互连的多个第三导电插头；并且可以在第四处理中形成电容器元件的步骤之前，执行储藏半导体衬底的步骤。这种安排允许缩短生产提前期，同时防止电容器元件特性的降低。
在根据本发明的半导体器件中，位接触插头和位线可以被埋入第二绝缘层中。这种结构提高了制造过程期间位线的稳定性。
在根据本发明的半导体器件中，电容器元件可以位于位线上。此外，在根据本发明的方法中，第四处理可以包括在位线上形成电容器元件。这种安排提高了制造过程期间电容器元件的稳定性，并提供了电容器元件布局的更高设计自由度。
在根据本发明的半导体器件中，存储区可以包括DRAM单元。这种结构进一步提高了存储器的设计自由度。
根据本发明，在存储区中设置既未连接到电容器元件也未连接到位线的被隔离插头，或者在逻辑区中设置未连接到上部互连的被隔离插头，提供了一种能够容易地根据在制造处理中途进行的设计更改来重新调整的半导体器件，以及制造这种半导体器件的方法。
附图说明
由以下连同附图一起考虑的说明，本发明的以上及其它目的、优点和特征将变得更加显而易见，其中：
图1是显示根据第一实施例的半导体器件的结构的横断面示意图；
图2是显示根据第二实施例的半导体器件的结构的横断面示意图；
图3是显示根据第三实施例的半导体器件的结构的横断面示意图；
图4A至4C是用于说明图1的半导体器件的制造过程的横断面示意图；
图5A和5B是用于说明图1的半导体器件的制造过程的横断面示意图；
图6A至6D是用于说明图1的半导体器件的制造过程的横断面示意图；
图7A至7C是用于说明图1的半导体器件的制造过程的横断面示意图；
图8是用于说明图1的半导体器件的制造过程的横断面示意图；
图9是显示根据第四实施例的半导体器件的结构的横断面示意图；
图10A至10B是显示根据第一实施例的半导体器件的结构的片段横断面示意图；以及
图11A至11C是显示根据第四实施例的半导体器件的结构的片段横断面示意图。
具体实施方式
现在将参考说明性实施例来描述本发明。本领域技术人员将认识到，利用本发明的教导可以实现许多替换实施例、并且本发明不限于为说明性目的而说明的实施例。
以下将参考附图来描述本发明的实施例。在所有附图中，相同的组成部分被给予相同的附图标记，并且在适当时候可以省略对它们的详细说明。
【第一实施例】
图1是显示根据第一实施例的半导体器件的结构的横断面示意图。图1所示的半导体器件100包括组合在一起提供在硅衬底101主面上的存储区102和逻辑区104。逻辑区104包括被隔离区106，被隔离区106包括被隔离插头108。将在后面描述被隔离区106和被隔离插头108的细节。
在半导体器件100中，第一绝缘层115、第二绝缘层121、位线层125、第三绝缘层128、第四绝缘层129、第五绝缘层137和第一互连层141按依次在硅衬底101上成层。虽然图1显示了半导体器件100上直到第一互连层141的结构，但是可以将包括金属层的附加层提供在第一互连层141上。
存储区102包括位于硅衬底101上的多个(例如图1所示的2个)存储晶体管111。存储晶体管111包括扩散层105、栅氧化膜107和栅电极109，并且扩散层105被埋入硅衬底101中的隔离区103包围。
存储晶体管111被第一绝缘层115覆盖。第一绝缘层115包括多个存储晶体管连接插头117。存储晶体管连接插头117连接到存储晶体管111的扩散层105，并终止于第一绝缘层115的顶面。
第二绝缘层121包括被埋入其中的多个位接触插头123。位接触插头123位于第一绝缘层115的顶面上，以便连接到存储晶体管连接插头117。
第二绝缘层121上的位线层125包括被埋入其中的位线127，以便连接到位接触插头123。虽然按照图1所有位接触插头123都连接到位线127，但是只需要至少一个位接触插头123连接到位线127，如将在后面描述的。
提供了穿透第二绝缘层121、位线层125、和第三绝缘层128的多个电容器接触插头145。电容器接触插头145连接到存储晶体管连接插头117。而且，电容器连接插头145终止于第三绝缘层128的顶面。
虽然按照图1所有存储晶体管连接插头117都连接到位接触插头123或电容器接触插头145中任一个，但是半导体器件100可以包括既不连接到位接触插头123也不连接到电容器接触插头145的存储晶体管连接插头117，如将在后面描述的。
第四绝缘层129包括到达电容器接触插头145的通孔。该通孔的内壁和电容器接触插头145的顶面被下电极131覆盖。下电极131的底面和电容器接触插头145接触。在下电极131上方，提供了与下电极131直接接触的电容器膜133。在电容器膜133上方，提供了上电极135、以便填充该通孔。
电容器元件130包括下电极131、电容膜133和上电极135。在半导体器件100中，多个电容器元件130可以共享上电极135。上电极135的顶面被第五绝缘层137覆盖。
在逻辑区104中，多个(例如图1所示的2个)逻辑晶体管113被提供在硅衬底101上。逻辑晶体管113包括扩散层105、栅氧化膜107和栅电极109，并且扩散层105被埋入硅衬底101中的隔离区103包围。
逻辑晶体管113被第一绝缘层115覆盖。第一绝缘层115包括多个逻辑晶体管连接插头119。与存储晶体管连接插头117一样，逻辑晶体管连接插头119连接到逻辑晶体管113中的扩散层，并终止于第一绝缘层115的顶面。
提供了穿透第二绝缘层121、位线层125和第三绝缘层128的多个第一互连插头147。和电容器接触插头145一样，第一互连插头147终止于第三绝缘层128的顶面。一些第一互连插头147正把逻辑晶体管113和第一互连143连接起来。虽然按照图1所有逻辑晶体管连接插头119都连接到第一互连插头147，但是只需要至少一个逻辑晶体管连接插头119连接到第一互连插头147。
提供了穿透第四绝缘层129和第五绝缘层137的多个第二互连插头139。第二互连插头139连接到第一互连插头147，并终止于第五绝缘层137的顶面。
被提供在第五绝缘层137上的第一互连层141包括第一互连143。第一互连143的一部分经由第二互连插头139、第一互连插头147和逻辑晶体管连接插头119连接到逻辑晶体管113。第一互连143位于比电容器元件130更高的水平面。
在逻辑区104中，多个逻辑晶体管连接插头119包括连接到第一互连143的插头、以及未连接到第一互连143的被隔离插头108。而且，一些第一互连插头147和第二互连插头139(图1中的2个第一互连插头147和1个第二互连插头)是未连接到第一互连143的被隔离插头108。
在第一及随后实施例中，被隔离插头108被定义为以下之一：
(i)未连接到第一互连143的逻辑晶体管连接插头119、第一互连插头147和第二互连插头139中的任一插头(参考图1、2、3和9)；
(ii)既未连接到电容器元件130、也未连接到位线127的任一存储晶体管连接插头117(参考图2、3和9)；
(iii)未连接到电容器元件130的任一电容器接触插头145(参考图2)；以及
(iv)未连接到位线127的任一位接触插头123(参考图9)。
被隔离插头108是不构成电路，而未连接到电容器元件130、位线127、第一互连143和另一互连中任一的插头。另外，被隔离区106指示填有被隔离插头108的区、以及这种区以上和以下的区。
图1所示的半导体器件100在逻辑区104中包括根据上述定义(i)的被隔离插头108。更具体地说，逻辑晶体管连接插头119包括经由第一互连插头147和第二互连插头139连接到第一互连143的插头、以及未连接到第一互连143的被隔离插头108。同样，第一互连插头147包括经由第二互连插头139连接到第一互连143的插头、以及未连接到第一互连143的插头。进一步，第二互连插头139包括连接到第一互连143的插头、以及未连接到第一互连143的插头。
换句话说，在半导体器件100的逻辑区104中，未连接到第二互连插头139的逻辑晶体管连接插头119、未连接到第二互连插头139的第一互连插头147、未连接到第一互连143的逻辑晶体管连接插头119、未连接到第一互连143的第一互连插头147、以及未连接到第一互连143的第二互连插头139，是被隔离插头108。半导体器件100进一步包括未连接到第二互连插头139的第一互连143。
此外，半导体器件100招致了被隔离区106中第二互连插头139和第一互连143的丢失。这种丢失指示，在开始半导体器件100的生产后，存在相对于包括第二互连插头139和第一互连143的层的设计更改。
现在将描述图1所示半导体器件100的制造方法。图4A至4C、图5A至5B、图6A至6D、图7A至7C以及图8是用于说明半导体器件100的制造过程的横断面示意图。
首先参考图4A，在硅衬底101上形成隔离区103、存储晶体管111和逻辑晶体管113。然后在整个硅衬底101上方顺序地形成蚀刻阻止层(未显示)和第一绝缘层115，由此覆盖存储晶体管111和逻辑晶体管113。作为蚀刻阻止层，可以通过等离子体化学气相沉积(CVD)处理来沉积SiN层。作为第一绝缘层115，可以通过等离子体CVD处理使SiO2层成层。作为选择，为构成第一绝缘层115，可以通过例如涂敷L-Ox(商标)层、或者利用等离子体CVD沉积SiOC层，首先形成低介电常数绝缘间层，然后可以在低k值介电质上沉积SiO2膜，由此形成堆叠层。
然后，对第一绝缘层115执行干蚀刻，以便选择性地同时除去存储区102中用于存储晶体管连接插头117的区、以及逻辑区104中用于逻辑晶体管连接插头119的区。接着执行另一干蚀刻对蚀刻阻止层(未显示)进行深蚀刻，以便使扩散层105暴露，由此形成连接孔。
此后，通过溅射处理来沉积要用作阻挡金属层的TiN层(未显示)，并通过金属有机CVD处理在阻挡金属层上沉积W(钨)膜(未显示)，以便填充连接孔。然后通过化学机械抛光(CMP)处理除去位于第一绝缘层115上的阻挡金属层和钨膜的一部分，以便形成存储晶体管连接插头117和逻辑晶体管连接插头119(图4B)。
然后在第一绝缘层115上沉积第二绝缘层121，并且执行类似于形成存储晶体管连接插头117和逻辑晶体管连接插头119的步骤，以便在存储区102中的第二绝缘层121中形成位接触插头123(图4C)。接着在第二绝缘层121上形成用于位线层125的绝缘层，以及在存储区102中的位线层125中形成位线127，以便连接到位接触插头123(图5A)。此后，在位线层125上沉积第三绝缘层128。
然后，在存储区102中用于形成电容器接触插头145的位置和逻辑区104中用于形成第一互连插头147的位置，形成穿透第三绝缘层128、位线层125和第二绝缘层121的连接孔，并执行类似于形成存储晶体管连接插头117和逻辑晶体管连接插头119的步骤，以形成电容器接触插头145和第一互连插头147(图5B)。此后，在第三绝缘层128上沉积第四绝缘层129。
一旦到达在第三绝缘层128上形成第四绝缘层129之前的预定阶段，将中途制造的半导体器件100储藏预定长时间。例如，可以在第一绝缘层115中形成存储晶体管连接插头117和逻辑晶体管连接插头119之后的预定阶段，储藏中途制造的半导体器件100。图6A至6D是用于说明半导体器件100储藏方法的横断面示意图。
图6A至6D分别描绘了在图4B的步骤之后形成了第二绝缘层121的阶段、在图4C的步骤之后形成了位线层125的阶段、在图5A的步骤之后形成了第三绝缘层128的阶段、以及在图5B的步骤之后形成了第四绝缘层129的阶段，这些阶段已准备好储藏中途制造的半导体器件100。如图6A至6D所示，一旦到达预定阶段，就把保护膜149粘贴在整个硅衬底101主面的顶面上。储藏粘有保护膜149的半导体器件100。这种安排允许安全地保护芯片形成区，直到确定上部互连和连接插头的设计并形成描绘其图案的抗蚀剂为止。
保护膜149包括被提供在其一个表面上的基底材料和粘结层。例如，基底材料可以由聚烯烃基树脂或聚酯基树脂组成。具体地说，例如可以采用聚对苯二甲酸乙二醇酯。
要包含在粘结层中的粘结剂可以是丙烯酸基乳胶粘结剂、丙烯酸基溶剂粘结剂、氨基甲酸乙酯基粘结剂等。粘结层可以由一旦被紫外线照射就起泡并分离的光学分离材料。作为选择，可以采用通过热来分离的热分离材料。
一旦确定了上层的设计，就恢复半导体器件100的生产。当采用光分离型材料作为保护膜149的粘结层时，把具有使材料起泡的波长的光线照射在半导体器件100上，由此除去保护膜149。
在图6A至6C所示的状态下暂停生产的情况下，在继续执行随后步骤之前，首先执行直到如图5B所示的第一互连插头147形成的前面步骤，接着形成第四绝缘层129。在图6D所示的状态下暂停生产的情况下，一旦除去保护膜149，就可以进入随后步骤。
然后，如图7A所示，执行蚀刻，以便选择性地定义存储区102中要在那里形成电容器元件130的区，由此形成到达电容器接触插头145顶面的电容器元件连接孔151。然后，在包括电容器元件连接孔151内壁的第四绝缘层129整个顶面上，沉积阻挡金属层(未显示)和要用作下电极131的、诸如铜层的金属层。在第四绝缘层129上，放置抗蚀图形以覆盖电容器元件连接孔151，使剩余的区暴露，以便此后通过例如干蚀刻来除去除要在那里提供电容器元件130的区以外的金属层。在此阶段，形成了覆盖第四绝缘层129中的电容器元件连接孔151侧壁和电容器接触插头145顶面的下电极131，并且下电极131填充电容器元件连接孔151的一部分(图7A)。
现在参考图7B，在整个第四绝缘层129上沉积电容层133。这样形成电容层133，以致覆盖下电极131的暴露面并填充电容器元件连接孔151的一部分。例如，电容层133可以由SiN组成。作为选择，可以采用诸如HfO2或ZrO2的高介电常数(high-k)膜。可以通过CVD处理或原子层沉积(ALD)处理，来沉积电容层133。可以根据电容器元件130的容量来适当地设置电容层133的厚度，并且优选的范围是10nm到100nm。
通过类似于形成存储晶体管连接插头117的方法，在电容器元件连接孔151中顺序地沉积阻挡金属层和诸如铜层的金属层，以便使电容器元件连接孔151充满金属层。进一步，例如通过蚀刻来除去金属层位于金属层下面的电容器层133的不必要部分(图7C)。在此阶段，形成了上电极135。可以在一个连续体中构成上电极135，以便填充电容器元件连接孔151并覆盖多个电容器元件130。这就是电容器元件130的形成过程。
此后，在电容器膜133上沉积第五绝缘层137，以便覆盖上电极135。在逻辑区104中用于形成第二互连插头139的位置形成通孔，以便穿透第五绝缘层137和第四绝缘层129，由此到达第一互连插头147的顶面。然后执行类似于形成其它插头的步骤，以形成第二互连插头139(图8)。
进一步，在第五绝缘层137上沉积用于第一互连层141的绝缘层，并在类似于形成插头的步骤中，在第一互连层141中形成第一互连143，以便连接到第二互连插头139。这就是如何制造图1所示半导体器件100的过程。
现在将描述图1所示半导体器件100的有益效果。
在图1所示半导体器件100的制造方法中，可以在形成第四绝缘层129的步骤或之前的步骤，暂停制造过程。然后，当确定了要在存储区102和逻辑区104中形成的第二互连插头139、电容器元件130和第一互连143的布局和配置时，可以恢复生产。
在这种情况下，存储区102包括足够数量的、用于在确定位线127或电容器元件130的配置和布局时进行调整的存储晶体管连接插头117。同样，逻辑区104包括足够数量的用于实现随后确定的第一互连143的配置和布局的逻辑晶体管连接插头119。
而且，存储晶体管连接插头117连接到适当数量的电容器接触插头145和位接触插头123，以允许各种随后调整。同样，逻辑晶体管连接插头119连接到适当数量的第一互连插头147和第二互连插头139，以允许各种随后调整。
因此，不必使用所有的存储晶体管连接插头117、电容器接触插头145、逻辑晶体管连接插头119、第一互连插头147或第二互连插头139，而是可以取决于基于上层设计的连接布局、选择性地留下一些作为被隔离插头108。在图1所示结构中，逻辑晶体管连接插头119、第一互连插头147和第二互连插头139被留作被隔离插头。
此外，图6A至6D所示的中途制造的半导体器件包括可以预先制造的、可共用的下层。这种公共结构提供了充分的上层设计自由度，如上所述。例如，当更改了第一互连层141的设计时，可以在预定位置形成第二互连插头139，由此将一些逻辑晶体管连接插头119留作被隔离插头108。这样，可共用的下层设计允许通过预先执行制造来缩短生产提前期，并且在取决于第一互连143的配置来更改设计的方面也提供了充分的灵活性。在形成电容器接触插头145和第一互连插头147之后储藏半导体器件的情况下(图6D)，这种好处变得更突出。
进一步，因为在形成电容器元件130之前储藏半导体器件，因此根据第一实施例的半导体器件100可以防止由电容器膜133的退化造成的电容器元件130特性的降低。因此，半导体器件100维持卓越的存储特性和逻辑电路特性。
进一步，存储区102中的存储晶体管连接插头117和逻辑区104中的逻辑晶体管连接插头119被埋入第一绝缘层115中，并具有相同高度。因此，可以在同一步骤中一次形成这些插头(图4B)，这简化了制造过程。当存储晶体管连接插头117和逻辑晶体管连接插头119被设计成一般具有相同形状时，这种优点变得更突出。
进一步，存储区102中的电容器接触插头145和逻辑区104中的第一互连插头147被埋入第三绝缘层128、位线层125和第二绝缘层121中，并具有相同高度。因此，可以在同一步骤中一次形成这些插头(图5B)，这简化了制造过程。当电容器接触插头145和第一互连插头147被设计成一般具有相同形状时，这种优点变得更突出。
在图1所示半导体器件100中，在不同的步骤中用不同的材料形成位接触插头123和位线127，然后，可以在一个连续体中形成它们。图10A和10B描述了这种方法。
图10A是图解显示图1所示半导体器件100的结构的放大片段视图。电容器元件130提供在位线127的上层中。与其中电容器接触插头145位于逻辑区104那一侧的图1中显示的半导体器件100不一样，在此图10A和10B显示了位接触插头123在逻辑区104那一侧。可以采用这些配置的任一种。
图10B是图解显示在图10的布局下在一个连续体中形成位接触插头123和位线127的状态的放大片段视图。在此，术语“在一个连续体中”表示整体地形成在单体中。此外，优选地，位接触插头123和位线127由没有任何接头的单个构件构成。为实现图10B所示的结构，当形成位线127时，把为位接触插头123和位线127所共用的相同材料提供到用于形成位接触插头123的通孔的内部，由此同时用于位接触插头123和位线127。这种配置免除了需要单独将位接触插头123形成为独立的接触插头、以便把位线127和存储晶体管连接插头117连接起来。因此，通过采用这种简单的结构，可以安全地保证到位线127的连接。此外，可以减小连接电阻。
在随后关于其它实施例的段中，将主要描述和根据第一实施例的半导体器件100的差异。
【第二实施例】
图2是显示根据第二实施例的半导体器件的结构的横断面示意图。图2所示的半导体器件110的基本结构类似于图1所示的半导体器件100，除了存储区102和逻辑区104包括被隔离插头108。
半导体器件110在存储区102中包括根据前面定义(ii)和(iii)的被隔离插头108，并在逻辑区104中包括根据前面定义(i)的被隔离插头108。更具体地说，在存储区102中，多个存储晶体管连接插头117包括：经由位接触插头123连接到位线127的插头，经由电容器接触插头145连接到电容器元件130的插头，以及既未连接到位线127、也未连接到电容器元件130的被隔离插头108。在该结构中，一些电容器元件130(例如图2中的一个)不见了，因此电容器接触插头145包括连接到电容器元件130的插头、以及未连接到电容器元件130的另一插头。在此，未连接到电容器元件130的电容器接触插头145和连接到这种电容器接触插头145的存储晶体管连接插头117是被隔离插头108。
同样，在逻辑区104中，一些第二互连插头139(例如图2中的2个)不见了，因此未连接到第一互连143的第一互连插头147、以及与这种未连接到第一互连143的第一互连插头147相连的逻辑晶体管连接插头119，是被隔离插头108。
电容器元件130和第二互连插头139的缺少指示，在开始半导体器件110的生产之后，第四绝缘层129中的元件或互连发生了设计更改。
除第一实施例的半导体器件100(图1)所提供的那些好处以外，根据第二实施例的半导体器件110还提供以下好处。
在图2所示的半导体器件110的结构中，存储区102也包括被隔离区106的一部分。这种结构在响应存储区102中的电容器元件130或位线127的设计更改而进行必需调整的方面，提供了充分的灵活性。因为可以暂停半导体器件110的生产，因此一旦形成了电容器接触插头145和第一互连插头147，就可以在形成第四绝缘层129的阶段或之前的阶段，在确定了要在存储区102和逻辑区104中形成的第二互连插头139、电容器元件130和第一互连143的配置和布局的时候恢复生产。
在该实施例中，不必使用所有的存储晶体管连接插头117、电容器接触插头145、逻辑晶体管连接插头119或第一互连插头147，而是可以取决于基于上层设计的连接布局、选择性地留下一些作为被隔离插头108。
进一步，因为在形成电容器元件130之前储藏半导体器件，因此根据该实施例的半导体器件110也能够防止由电容器膜133的退化造成的电容器元件130特性的降低。因此，半导体器件110维持卓越的存储特性和逻辑电路特性。
此外，因为一旦确定电容器元件130的数量或电容器元件130与扩散层105的连接布局，就能够恢复半导体器件110的生产，因此通过预先制造作为可共用结构的下层，可以缩短生产提前期，并且也能保证在取决于电容器元件130所需尺寸来修改设计的方面的充分灵活性。
【第三实施例】
该实施例参考包括存储区102和逻辑区104这两个区中的被隔离插头108的半导体器件的另一结构。图3所示的半导体器件112的基本结构类似于图1所示的半导体器件100，除了存储区102和逻辑区104包括被隔离插头108。
半导体器件112在存储区102中包括根据前面定义(ii)的被隔离插头108，并在逻辑区104中包括根据前面定义(i)的被隔离插头108。更具体地说，在存储区102中，一些电容器接触插头145和位接触插头123不见了，因此存在未连接到电容器元件130和位线127的被隔离插头108。同样，在逻辑区104中，一些第一互连插头147(例如图3中的2个)不见了，因此一些逻辑晶体管连接插头119被留作被隔离插头108，而没有连接到第一互连插头147。
在半导体器件112的制造过程中，例如一旦，刚一完成形成第二绝缘层121的步骤(图6A)、就形成了存储晶体管连接插头117和逻辑晶体管连接插头119，就可以暂停生产。并且，可以在确定了存储区102中位接触插头123、位线127和电容器元件130的配置和布局、以及逻辑区104中第一互连插头147、第二互连插头139和第一互连143的配置和布局的时候，恢复生产。一旦恢复生产，就不必使用所有的存储晶体管连接插头117和逻辑晶体管连接插头119，而是可以取决于基于上层设计的上层连接选择、选择性地留下一些作为被隔离插头108。
这种安排提高了在响应存储区102中位线127或电容器元件130以及逻辑区104中第一互连层141的设计更改而进行必需调整的方面的灵活性。而且，与第一和第二实施例中一样，存储区102和逻辑区104分别在第一绝缘层115中包括适当数量的存储晶体管连接插头117和逻辑晶体管连接插头119，以保证充分的上部结构设计自由度。因此，可以将直到第一绝缘层115的结构用作公共下部结构，这允许在更短的生产提前期内执行无瑕疵生产。
【第四实施例】
虽然在根据前面实施例的半导体器件中，电容器元件130位于位线127上，但是可以将位线127提供在电容器元件130上。
图9是显示根据第四实施例的半导体器件的结构的横断面示意图。在图9所示的半导体器件114中，逻辑区104的结构基本上和图1所示的半导体器件100的结构相同。在半导体器件114的存储区102中，位线127被提供在电容器元件130的顶上。而且，第一互连143被提供在比位线127高的水平面上。位于存储区102中的位接触插头123包括连接到位线127的插头、以及未连接到位线127的插头。
在半导体器件114中，存储区102包括根据前面定义(iv)的被隔离插头。更具体地说，在存储区102中，在设计初始阶段，位线127的一部分被除去，因此一个或多个存储晶体管连接插头117和一个或多个位接触插头123被留作被隔离插头108。存储区102也包括根据前面定义(ii)的被隔离插头108，并且逻辑区104包括根据前面定义(i)的被隔离插头108。
当采用这种结构时，一旦完成形成第四绝缘层129的步骤或之前的步骤，就可以暂停半导体器件的生产。并且一旦确定了位线127的配置，就可以恢复生产。此后，不必使用所有的位接触插头123，而是可以取决于基于上层设计的上层连接选择，选择性地留下一些(例如图9中的一个)作为被隔离插头108。
因此，半导体器件114在响应存储区102中位线127的设计更改而进行调整的方面提供了充分的灵活性，并且因为可以预先制造的可共用下层设计，也允许在更短的生产提前期内进行生产。当一旦完成形成第四绝缘层129的阶段，就暂停半导体器件的生产时，这种好处变得更突出。此外，在位于电容器元件130上方的绝缘层中提供位线127同样增强这种好处。
虽然在图9所示的半导体器件114中，存储晶体管连接插头117和电容器元件130经由电容器接触插头145连接，但是存储晶体管连接插头117可以直接连接到电容器元件130。
图11A是显示图9所示的半导体器件114一部分的放大横断面示意图。在图11中，在图11A中，位线127被提供在电容器元件130的上层中。和其中电容器接触插头145位于逻辑区104那一侧的图9中的半导体器件114不同，在图11A至11C中，位接触插头123位于逻辑区104那一侧，然而可以采用任一种配置。
在图11B中，没有提供电容器接触插头145，因此存储晶体管连接插头117的顶面和电容器元件130的下电极(图11B中未显示)的底面接触。象图11B这样的结构确保到电容器元件130的电连接，并且也简化了器件，由此导致更薄器件的实现。
虽然在图9所示的半导体器件114中，存储晶体管连接插头117和位线127经由位接触插头123连接，但是可以将多个接触插头置于存储晶体管连接插头117和位线127之间。
图11C是上述结构的横断面示意图。在图11C中，存储晶体管连接插头117的顶面和位于与电容器接触插头145相同的层中并具有与电容器接触插头145相同的形状的接触插头124接触，并且这种接触插头124的顶面和位接触插头123接触。该结构允许，在形成电容器接触插头145的步骤中同时形成用于连接到位线127的接触插头124，由此简化了制造过程。
虽然参考附图详细描述了本发明的实施例，但是应该理解，这些实施例仅是示范性的、并且可以替换地采用各种更改。
此外，第一绝缘层115至第五绝缘层137、位线层125、组成第一互连层141的绝缘层的以及电容器层133中的每一个，都可以由堆叠层组成。
进一步，在上述实施例中，可以采用包含Hf、Zr、Al、La、Y和Ta中一种或多种的氧化物或硅酸盐，来组成电容器层133。
进一步，阻挡金属层可以包含高熔点金属，如Ti、WN、Ta或TaN，来代替TiN。作为选择，可以采用包含堆叠的TaN或Ta的钽基阻挡层金属。可以通过溅射或CVD处理等，形成阻挡金属层。
进一步，可以采用除上述SiN以外的其它各种材料来组成蚀刻阻止层，例如诸如SiCN或SiON的含氮材料。
进一步，可以使位线127延伸直到存储区102的外围。例如，可以将位线127用作逻辑区104的电路构件。
显然，本发明不限于以上实施例，在不背离本发明范围和精神的情况下、可以更改和改变本发明。

Claims (20)

1、一种半导体器件，包括：
半导体衬底；
存储区，所述存储区被提供在所述半导体衬底上；以及
逻辑区，所述逻辑区被提供在所述半导体衬底上；
其中所述存储区包括：
第一晶体管，所述第一晶体管被提供在所述半导体衬底上，
第一绝缘层，所述第一绝缘层覆盖所述第一晶体管，
多个第一导电插头，所述多个第一导电插头连接到所述第一晶体管的扩散层并终止于所述第一绝缘层的顶面上，
电容器元件，所述电容器元件被提供在所述第一绝缘层上，以及
位线，所述位线被提供在所述第一绝缘层上；
其中所述逻辑区包括：
第二晶体管，所述第二晶体管被提供在所述半导体衬底上并被所述第一绝缘层覆盖，
多个第二导电插头，所述多个第二导电插头连接到所述第二晶体管的扩散层并终止于所述第一绝缘层的顶面上，以及
上部互连，所述上部互连被提供在所述第二导电插头上；
其中所述多个第二导电插头包括经由至少一个导电插头连接到所述上部互连的插头；以及
其中所述多个第一导电插头包括连接到所述电容器元件的插头、连接到所述位线的插头、以及既未连接到所述电容器元件也未连接到所述位线的被隔离插头。
2、根据权利要求1所述的半导体器件，其中所述多个第二导电插头包括经由至少一个导电插头连接到所述上部连接的插头，以及未连接到所述上部互连的被隔离插头。
3、一种半导体器件，包括：
半导体衬底；
存储区，所述存储区被提供在所述半导体衬底上；以及
逻辑区，所述逻辑区被提供在所述半导体衬底上；
其中所述存储区包括：
第一晶体管，所述第一晶体管被提供在所述半导体衬底上，第一绝缘层覆盖所述第一晶体管，
多个第一导电插头，所述多个第一导电插头连接到所述第一晶体管的扩散层并终止于所述第一绝缘层的顶面上，
电容器元件，所述电容器元件被提供在所述第一绝缘层上，以及
位线，所述位线被提供在所述第一绝缘层上；
所述逻辑区包括：
第二晶体管，所述第二晶体管被提供在所述半导体衬底上，并被所述第一绝缘层覆盖，
多个第二导电插头，所述多个第二导电插头连接到所述第二晶体管的扩散层并终止于所述第一绝缘层的顶面上，以及
上部互连，所述上部互连被提供在所述第二导电插头上；
其中所述多个第一导电插头包括连接到所述电容器元件的插头和连接到所述位线的插头；以及
其中所述多个第二导电插头包括经由至少一个导电插头连接到所述上部连接的插头，以及未连接到所述上部互连的被隔离插头。
4、根据权利要求1所述的半导体器件，其中所述存储区包括：
多个电容器接触插头，所述多个电容器接触插头连接到所述第一导电插头并终止于被提供在所述第一绝缘层上的所述第二绝缘层的顶面上，以及
多个位接触插头，所述多个位接触插头连接到所述第一导电插头；
所述逻辑区包括连接到所述第二导电插头并终止于所述第二绝缘层的顶面上的多个第三导电插头；
所述多个电容器接触插头包括连接到所述电容器元件的插头；
所述多个位接触插头包括连接到所述位线的插头；
所述多个第三导电插头包括连接到所述上部互连的插头；以及
所述多个第一导电插头包括经由所述电容器接触插头连接到所述电容器元件的插头、经由所述位接触插头连接到所述位线的插头、以及既未连接到所述电容器接触插头也未连接到所述位接触插头的被隔离插头。
5、根据权利要求1所述的半导体器件，
其中所述存储区包括：
多个电容器接触插头，所述多个电容器接触插头连接到所述第一导电插头并终止于被提供在所述第一绝缘层上的所述第二绝缘层的顶面上，以及
多个位接触插头，所述多个位接触插头连接到所述第一导电插头；
所述逻辑区包括连接到所述第二导电插头并终止于所述第二绝缘层的顶面上的多个第三导电插头；
所述多个位接触插头包括连接到所述位线的插头；
所述多个第三导电插头包括连接到所述上部互连的插头；以及
所述多个电容器接触插头包括连接到所述电容器元件的插头和未连接到所述电容器元件的被隔离插头。
6、根据权利要求3所述的半导体器件，
其中所述存储区包括：
多个电容器接触插头，所述多个电容器接触插头连接到所述第一导电插头并终止于被提供在所述第一绝缘层上的所述第二绝缘层的顶面上，以及
多个位接触插头，所述多个位接触插头连接到所述第一导电插头；
所述逻辑区包括连接到所述第二导电插头并终止于所述第二绝缘层的顶面上的多个第三导电插头；
所述多个电容器接触插头可以包括连接到所述电容器元件的插头；
所述多个位接触插头可以包括连接到所述位线的插头；
所述多个第三导电插头可以包括连接到所述上部互连的插头；以及
所述多个第二导电插头可以包括经由所述第三导电插头连接到所述上部互连的插头和未连接到所述第三导电插头的被隔离插头。
7、根据权利要求3所述的半导体器件，
其中所述存储区包括：
多个电容器接触插头，所述多个电容器接触插头连接到所述第一导电插头并终止于被提供在所述第一绝缘层上的所述第二绝缘层的顶面上，以及
多个位接触插头，所述多个位接触插头连接到所述第一导电插头；
所述逻辑区包括连接到所述第二导电插头并终止于所述第二绝缘层的顶面上的多个第三导电插头；
所述多个电容器接触插头包括连接到所述电容器元件的插头；
所述多个位接触插头包括连接到所述位线的插头；以及
所述多个第三导电插头包括连接到所述上部互连的插头和未连接到所述上部互连的插头。
8、根据权利要求1所述的半导体器件，
其中所述存储区包括：
多个电容器接触插头，所述多个电容器接触插头连接到所述第一导电插头并终止于被提供在所述第一绝缘层上的所述第二绝缘层的顶面上，以及
多个位接触插头，所述多个位接触插头连接到所述第一导电插头；
所述逻辑区包括连接到所述第二导电插头并终止于所述第二绝缘层的顶面上的多个第三导电插头；
所述多个电容器接触插头包括连接到所述电容器元件的插头；
所述多个第三导电插头包括连接到所述上部互连的插头；以及
所述多个位接触插头包括连接到所述位线的插头和未连接到所述位线的被隔离插头。
9、根据权利要求1所述的半导体器件，其中所述位接触插头和所述位线被埋入所述第二绝缘层中。
10、根据权利要求1所述的半导体器件，其中所述电容器元件位于所述位线上。
11、根据权利要求1所述的半导体器件，其中所述存储区包括动态随机存储器单元。
12、根据权利要求1所述的半导体器件，其中所述逻辑区包括所述存储区的外围电路。
13、一种制造半导体器件的方法，包括：
第一处理，在半导体衬底的主面上形成组成存储区的第一晶体管和组成逻辑区的第二晶体管；
第二处理，在所述半导体衬底上形成第一绝缘层，以便覆盖所述第一晶体管和所述第二晶体管；
第三处理，形成穿透所述第一绝缘层并连接到所述第一晶体管扩散层的多个第一导电插头，以及穿透所述第一绝缘层并连接到所述第二晶体管扩散层的多个第二导电插头；
第四处理，在所述第一晶体管上形成连接到所述第一导电插头之一的位线，以及连接到所述第一导电插头之一的电容器元件，并在所述第二晶体管上形成经由至少导电插头连接到所述第二导电插头之一的上部互连；以及
在所述第三处理之后，在所述主面上形成保护层，并将配备了所述保护层的所述半导体衬底储藏预定长时间。
14、根据权利要求13所述的方法，其进一步包括在所述第三处理和所述第四处理之间执行所述储藏所述半导体衬底，
其中所述第四处理包括，把所述多个第一导电插头的一部分留作既未连接到所述位线也未连接到所述电容器元件的被隔离插头。
15、根据权利要求13所述的方法，其进一步包括在所述第三处理和所述第四处理之间执行所述储藏所述半导体衬底，
其中所述第四处理包括，把所述多个第二导电插头的一部分留作未连接到所述上部互连的被隔离插头。
16、根据权利要求13所述的方法，
其中所述第四处理包括：
在所述第一绝缘层上形成第二绝缘层；
在所述第二绝缘层中形成多个位接触插头，以便连接到所述第一导电插头和所述位线；
同时形成穿透所述第二绝缘层并连接到所述第一导电插头和所述电容器元件的多个电容器接触插头，以及穿透所述第二绝缘层并连接到所述第二导电插头和所述上部互连的多个第三导电插头；以及
可以在所述第四处理中形成所述电容器元件之前，执行所述储藏所述半导体衬底的步骤。
17、根据权利要求16所述的方法，其中所述第四处理包括，把所述多个电容器接触插头的一部分留作未连接到所述电容器元件的被隔离插头。
18、根据权利要求16所述的方法，其中所述第四处理包括，把所述多个第三导电插头的一部分留作未连接到所述上部互连的被隔离插头。
19、根据权利要求16所述的方法，其中所述第四处理包括，把所述多个位接触插头留作未连接到所述位线的被隔离插头。
20、根据权利要求13所述的方法，其中所述第四处理包括，在所述位线上形成所述电容器元件。
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