CN1893076A - 半导体器件及其制造方法 - Google Patents

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Abstract

为了改进具有利用大马士革技术形成的熔丝的半导体器件的可靠性，在第四层布线和熔丝上方淀积阻挡绝缘膜和层间绝缘膜。该阻挡绝缘膜与位于下方的阻挡绝缘膜一样是一种用于防止Cu的扩散并且由通过等离子体CVD淀积的SiCN膜组成的绝缘膜。覆盖熔丝的该阻挡绝缘膜的厚度大于位于下方的阻挡绝缘膜的厚度，使得改进熔丝的耐潮性。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求于2005年7月6日提交的日本专利申请No.2005-197939的优先权，其内容在此通过参考引入本申请。
技术领域
本发明涉及一种半导体器件及其制造方法，并且特别地涉及一种应用在具有利用大马士革(Damascene)技术形成的熔丝(fuse)的半导体器件上的有效的技术。
背景技术
在制造精细的半导体器件的方法中，一种被称为“大马士革技术”的精细布线形成方法正变得普及。
在大马士革技术中，在半导体衬底上方的层间绝缘膜中形成精细布线沟槽之后，在层间绝缘膜上方包括布线沟槽的内部，淀积金属膜，并且通过化学机械抛光将布线沟槽外部的金属膜去除以在沟槽内形成精细的掩埋布线。
特别是在双大马士革技术中，在形成在层间绝缘膜中的布线沟槽的下部中形成用于连接下层的布线的过孔，并且同时在布线沟槽和过孔中掩埋金属膜以形成布线，因此减少了步骤的数目。同时，一种用于在过孔中形成金属栓塞之后在布线沟槽的内部形成掩埋布线的技术被称为“单大马士革技术”。
作为掩埋布线的金属材料，主要使用Cu(铜即使制造得很薄也可以确保很高的可靠性)。当通过大马士革技术在层间绝缘膜中形成掩埋布线时，为了减小在相邻布线之间生成的电容，该层间绝缘膜由具有低介电常数的绝缘材料制成。通过大马士革技术在由低介电常数材料制成的层间绝缘膜中形成掩埋布线的技术在日本未审专利公开No.2004-221275(专利文献1)和日本未审专利公开No.2003-124307(专利文献2)中公开。
日本未审专利公开No.2003-318262(专利文献3)公开了一种结构，其中使用最上层的铜布线作为熔丝并且在最上层的铜布线的表面上形成SiCN膜。
(专利文献1)日本未审专利公开No.2004-221275
(专利文献2)日本未审专利公开No.2003-124307
(专利文献3)日本未审专利公开No.2003-318262
发明内容
半导体存储器例如SRAM(静态随机存取存储器)以及DRAM(动态随机存取存储器)具有一种冗余功能，用于补救在晶片制造工艺中产生的缺陷，以改进其生产成品率。
这是一种缺陷补救功能，通过在电路的部分中制备备用的列和行(冗余电路)并且当地址信号被提供到存储单元的存储阵列中的有缺陷的单元(故障比特)时选择该备用的列和行，即使在电路的部分中发生故障，也可以防止整个芯片变成有缺陷的。
从故障部分切换到备用部分是通过切断连接到地址切换电路的缺陷补救熔丝来执行的。为了切断该熔丝，主要使用了一种具有置换方案的高自由度并且从区域效率的角度来说是有利的激光焊接系统。
该缺陷补救熔丝由金属布线材料制成并且是在半导体衬底上方形成布线的步骤中同时形成。当在晶片制造工艺的最后步骤中通过探针测试发现了有缺陷的单元时，通过激光器切断上述熔丝以将地址分配到对应于该有缺陷单元的备用单元。因此，当通过上述的大马士革技术在层间绝缘膜中形成铜掩埋布线时，在形成掩埋布线的步骤中同时形成铜熔丝。
当要通过上述的激光焊接系统切断熔丝时，为了便于切断该熔丝，在探针测试之前，必须在熔丝之上的绝缘膜中形成一个开口并且必须将覆盖熔丝的绝缘膜制得比其它区域要薄。然而，由于该开口即使在晶片的制造工艺过程结束并且晶片被分割为芯片时也保留着，因此一旦水通过薄绝缘膜从外部进入到芯片的内部时，就会腐蚀熔丝。当熔丝腐蚀时，腐蚀就会通过连接到熔丝的布线而蔓延到芯片中，从而降低了半导体器件的使用寿命以及可靠性。虽然有一些存储器产品是通过在探针测试之后在晶片的表面上涂覆聚酰亚胺树脂来生产的，但是由于聚酰亚胺树脂膜具有低耐潮性，所以其不能有效地防止水进入芯片中。
本发明的一个目的是提供一种用于提高具有利用大马士革技术形成的熔丝的半导体器件的可靠性的技术。
从以下结合附图进行的描述中，本发明的上述和其它目的以及新的特征将会变得明显。
以下给出由本申请所公开的发明中的典型发明的简要描述。
本发明的半导体器件包括形成在半导体衬底的主表面上的第一层间绝缘膜，掩埋在形成于第一层间绝缘膜中的第一布线沟槽的内部的第一布线，通过第一阻挡绝缘膜在第一层间绝缘膜上方形成的用于覆盖第一布线的第二层间绝缘膜，掩埋在形成于第二层间绝缘膜中的第二布线沟槽的内部的熔丝，掩埋在形成于第二层间绝缘膜中的第三布线沟槽的内部的第二布线，覆盖熔丝和第二布线的第二阻挡绝缘膜，通过第一绝缘膜在第二阻挡绝缘膜上方形成的最上层布线，以及覆盖最上层布线的表面保护膜，其中：
第二阻挡绝缘膜比第一阻挡绝缘膜厚；并且到达第二阻挡绝缘膜的表面的第一开口形成在熔丝之上的第一绝缘膜和表面保护膜中。
根据本发明的半导体器件的制造方法包括以下步骤：
(a)在半导体衬底的主表面上形成第一层间绝缘膜并且在该第一层间绝缘膜中形成第一布线沟槽；
(b)在第一层间绝缘膜上方包括第一布线沟槽的内部，形成第一金属膜，并且通过化学机械抛光，去除第一布线沟槽外部的第一金属膜，以在第一布线沟槽的内部形成由第一金属膜组成的第一布线；
(c)在第一层间绝缘膜上方包括第一布线的顶部，形成第一阻挡绝缘膜；
(d)在第一阻挡绝缘膜上方形成第二层间绝缘膜，并且在该第二层间绝缘膜中形成第二和第三布线沟槽；
(e)在第二层间绝缘膜上方包括第二和第三布线沟槽的内部，形成第二金属膜，并且通过化学机械抛光，去除第二和第三布线沟槽外部的第二金属膜，以在第二布线沟槽的内部形成由第二金属膜组成的熔丝以及在第三布线沟槽的内部形成由第二金属膜组成的第二布线；
(f)在第二层间绝缘膜上方包括第二布线和熔丝的顶部，形成比第一阻挡绝缘膜厚的第二阻挡绝缘膜；
(g)在第二阻挡绝缘膜上方形成第一绝缘膜，并且在该第一绝缘膜上方形成最上层布线；以及
(h)在熔丝之上的第一绝缘膜和表面保护膜中形成到达第二阻挡绝缘膜的表面的第一开口，并且在最上层布线之上的第一绝缘膜和表面保护膜中形成到达最上层布线的第二开口。
下面将简要描述由本申请所公开的发明中的典型发明获得的效果。
可以提高熔丝元件的可靠性。也就是，可以提高半导体器件的可靠性。此外，可以简化制造半导体器件的方法。
附图说明
图1是表示根据本发明一个实施例的半导体器件的制造方法的半导体衬底的关键部分的截面图；
图2是表示在图1之后半导体器件的制造方法的半导体衬底的关键部分的截面图；
图3是表示在图2之后半导体器件的制造方法的半导体衬底的关键部分的截面图；
图4是表示在图3之后半导体器件的制造方法的半导体衬底的关键部分的截面图；
图5是表示在图4之后半导体器件的制造方法的半导体衬底的关键部分的截面图；
图6是表示在图5之后半导体器件的制造方法的半导体衬底的关键部分的截面图；
图7是表示在图6之后半导体器件的制造方法的半导体衬底的关键部分的截面图；
图8是表示在图7之后半导体器件的制造方法的半导体衬底的关键部分的截面图；
图9是表示在图8之后半导体器件的制造方法的半导体衬底的关键部分的截面图；
图10是表示在图9之后半导体器件的制造方法的半导体衬底的关键部分的截面图；
图11是表示在图10之后半导体器件的制造方法的半导体衬底的关键部分的截面图；
图12是表示在图11之后半导体器件的制造方法的半导体衬底的关键部分的截面图；
图13是表示在图12之后半导体器件的制造方法的半导体衬底的关键部分的截面图；
图14是表示在图13之后半导体器件的制造方法的半导体衬底的关键部分的截面图；
图15是表示在图14之后半导体器件的制造方法的半导体衬底的关键部分的截面图；
图16是表示在图15之后半导体器件的制造方法的半导体衬底的关键部分的截面图；
图17是表示在图16之后半导体器件的制造方法的半导体衬底的关键部分的截面图；
图18是表示在图17之后半导体器件的制造方法的半导体衬底的关键部分的截面图；
图19是表示在图18之后半导体器件的制造方法的半导体衬底的关键部分的截面图；
图20是表示在图19之后半导体器件的制造方法的半导体衬底的关键部分的截面图；
图21是表示在图20之后半导体器件的制造方法的半导体衬底的关键部分的截面图；
图22是表示在图21之后半导体器件的制造方法的半导体衬底的关键部分的截面图；
图23是表示在图22之后半导体器件的制造方法的半导体衬底的关键部分的截面图；
图24是表示在图23之后半导体器件的制造方法的半导体衬底的关键部分的截面图；
图25是表示在图24之后半导体器件的制造方法的半导体衬底的关键部分的截面图；
图26是表示在图25之后半导体器件的制造方法的半导体衬底的关键部分的截面图；
图27是表示根据本发明另一个实施例的半导体器件的制造方法的半导体衬底的关键部分的截面图；
图28是表示在图27之后半导体器件的制造方法的半导体衬底的关键部分的截面图；
图29是表示在图28之后半导体器件的制造方法的半导体衬底的关键部分的截面图；
图30是表示在图29之后半导体器件的制造方法的半导体衬底的关键部分的截面图。
具体实施方式
下面将参照附图对本发明的优选实施例进行详细的描述。在所有用于说明实施例的附图中，原则上对相同的部件给予相同的参考标号并且省略对其的重复描述。
(第一实施例)
本实施例为一种具有四层Cu布线和一个熔丝的半导体器件。现按照参照图1到图26的步骤顺序对其制造方法进行描述。
如图1所示，首先在由单晶硅制成的半导体衬底(此后简称为“衬底”)的主表面上形成作为半导体器件的n沟道型MISFET(Qn)和p沟道型MISFET(Qp)。图1中的参考标号2指的是器件隔离沟槽，参考标号4指的是p型阱以及参考标号5指的是n型阱。
器件隔离沟槽2是通过在由蚀刻衬底1而形成的沟槽的内部掩埋例如氧化硅膜3作为绝缘膜而形成。p型阱4和n型阱5是通过将p型杂质(硼)离子和n型杂质(磷)离子注入到衬底1并且加热衬底1以使这些杂质扩散到衬底1中而形成。
n沟道型MISFET(Qn)包括：由形成在p型阱4的表面上的氧化硅膜或氮氧化硅氮化物膜组成的栅绝缘膜6；由形成在该栅绝缘膜6上方的多晶硅膜组成的栅电极7；由形成在栅电极7的侧壁上的氧化硅膜组成的侧壁间隔层8；以及在栅电极7的两侧上的p型阱4上方形成的一对n型半导体区域(源，漏)11。p沟道型MISFET(Qp)包括栅绝缘膜6、栅电极7、侧壁间隔层8以及在栅电极7的两侧上的n型阱5上方形成的一对p型半导体区域(源，漏)12。将n型杂质(磷)引入到构成n沟道型MISFET(Qn)的栅电极7的多晶硅膜中，并且将p型杂质(硼)引入到构成p沟道型MISFET(Qp)的栅电极7的多晶硅膜中。在n沟道型MISFET(Qn)的栅电极7和n型半导体区域(源，漏)11的表面上以及在p沟道型MISFET(Qp)的栅电极7和p型半导体区域(源，漏)12的表面上形成Co(钴)硅化物膜9，从而减少了栅电极7和源漏极的电阻。
之后，如图2所示，在n沟道型MISFET(Qn)和p沟道型MISFET(Qp)上方形成栓塞16和第一层布线19，以通过栓塞16将n沟道型MISFET(Qn)和p沟道型MISFET(Qp)电连接到第一层布线19。
该第一层布线19通过以下方法形成。在衬底1上方淀积了蚀刻停止膜13和绝缘膜14之后，通过化学机械抛光使绝缘膜14的表面平坦化。该蚀刻停止膜13例如由通过CVD淀积的氮化硅膜组成，并且该绝缘膜14例如由通过CVD淀积的氧化硅膜组成。
接着，蚀刻在n沟道型MISFET(Qn)的n型半导体区域(源，漏)11和p沟道型MISFET(Qp)的p型半导体区域(源，漏)12上方的绝缘膜14，并且蚀刻位于绝缘膜14下方的蚀刻停止膜13以形成接触孔15。接着在接触孔15中形成栓塞16。该栓塞16例如由包括TiN(氮化钛)膜和W(钨)膜的层叠膜组成。该TiN膜用作W膜的阻挡金属膜。该阻挡金属膜可以由包括TiN膜和Ti(钛)膜的层叠膜组成。
接着通过CVD在绝缘膜14上方淀积厚度约为200nm的绝缘膜17(SiOC膜17)以及厚度约为50nm的为氧化硅膜的绝缘膜18，并且利用光刻胶膜(未示出)作为掩膜对绝缘膜17和绝缘膜18进行干法蚀刻以形成布线沟槽20。绝缘膜17(SiOC膜17)为低介电绝缘膜，用于降低布线之间的电容，例如是一种具有比氧化硅膜(例如TEOS(四乙氧基硅烷)氧化物膜)的介电常数低的介电常数的绝缘膜。一般情况下，将具有比TEOS氧化膜的介电常数(ε＝4.1～4.2)低的介电常数的绝缘膜称为“低介电绝缘膜”。在本实施例中，介电常数约为2.7。形成在SiOC膜17上方的绝缘膜18用作保护膜，用于防止具有低机械强度的SiOC膜17因化学机械抛光而劣化。
接着，通过溅射在布线沟槽20的内部淀积厚度约为50nm且由TiN膜或包括TiN膜和Ti膜的层叠膜组成的阻挡金属膜，并且通过溅射或镀覆淀积厚度(约为800nm到1600nm)足以完全填充布线沟槽20的内部的Cu膜。该阻挡金属膜用作用于防止该Cu膜扩散到其周围的绝缘膜中的阻挡膜。作为可以使用的阻挡金属膜，除了TiN膜之外，还有例如WN(氮化钨)膜或TaN(氮化钽)膜的金属氮化物膜，由通过向这些材料之一添加Si所得到的合金制成的膜，例如Ta膜、Ti膜、W膜或TiW膜的高熔点金属膜，包括这些高熔点金属膜的层叠膜，或者难以与Cu发生反应的导电膜。
之后，通过使用化学机械抛光去除布线沟槽20外部的Cu膜和阻挡金属膜，在布线沟槽20的内部形成了主要由铜组成的金属膜。因此形成了由包括保留在布线沟槽20内部的阻挡金属膜和Cu膜的层叠膜组成的第一层布线19。
之后，如图3所示，在第一层布线19上方相继地淀积阻挡绝缘膜21和阻挡绝缘膜22、层间绝缘膜23以及绝缘膜24。该阻挡绝缘膜21是用于防止作为第一层布线19的材料的Cu扩散到层间绝缘膜23中的绝缘膜，并且该阻挡绝缘膜21由例如通过等离子体CVD淀积的厚度为20nm到100nm的SiCN膜组成。该阻挡绝缘膜22是用于防止构成位于下方(underlying)的阻挡绝缘膜21的SiCN膜中所包含的胺化合物扩散到层间绝缘膜23中的绝缘膜，并且该阻挡绝缘膜22由例如通过CVD淀积的厚度为10nm到100nm的SiCO膜组成。当胺化合物扩散到层间绝缘膜23中时，其会扩散到在随后步骤中形成在绝缘膜24上方的光刻胶膜中，从而使得光刻胶膜的感光功能失效。
该层间绝缘膜23由具有低介电常数的绝缘膜例如上述的SiOC膜组成，以降低在第一层布线19与在后面步骤中形成的第二层布线之间的电容。该SiOC膜通过CVD淀积形成并且厚度约为460nm。该低介电膜例如层间绝缘膜23可以通过涂覆(coating)来形成。与位于下方的绝缘膜18一样，形成在层间绝缘膜23上方的绝缘膜24也是用于在通过化学机械抛光形成Cu布线时对由具有低机械强度的SiOC膜组成的层间绝缘膜23进行保护并且由通过CVD淀积的厚度约为50nm的氧化硅膜组成的绝缘膜。
随后，如图4所示，在绝缘膜24上方形成抗反射膜25并且在该抗反射膜25上方形成光刻胶膜26。形成该抗反射膜25以防止当光刻胶膜26被曝光时由反射在第一层布线19的表面上的曝光光线入射在光刻胶膜26上而引起的分辨率的降低。该抗反射膜被称为“BARC(底部抗反射涂层)”，并且与位于下方的绝缘膜24和层间绝缘膜23相比具有更高的折射率。光刻胶膜26通过具有过孔图形的光掩膜(未示出)而曝光并且显影以转移具有用于形成过孔的开口的图形。
如图5所示，然后通过使用光刻胶膜26作为掩膜，相继地对抗反射膜25、绝缘膜24以及层间绝缘膜23进行干法蚀刻，以在第一层布线19之上形成过孔27。
之后，去除光刻胶膜26以及抗反射膜25。在这一点上，当抗反射膜25由上述的BARC组成时，由于该膜的成分与光刻胶膜26的成分相似，因此可以通过一次清洗同时去除光刻胶膜26和抗反射膜25。之后，如图6所示，将填料28填充到过孔27中。该填料28是一种绝缘材料，其成分基本与抗反射膜25相似。为了填入填料28，在将填料28施加到绝缘膜24包括过孔27的内部并且使其固化后，回蚀刻过孔27外部的填料28。用于连接第一层布线19和后面将会形成的第二层布线的过孔27的直径相对较小。因此，当执行该回蚀刻时，填充到过孔27中的填料28的表面变得基本平坦并且基本与绝缘层24的表面平齐。
然后，如图7所示，在绝缘膜24上方形成抗反射膜30，并且在抗反射膜30上方形成光刻胶膜31。在本实施例中，该抗反射膜30由上述的BARC组成。通过使光刻胶膜31经由具有布线沟槽图形的光掩膜曝光并且显影，来转移具有用于布线沟槽形成区域的开口的图形。
之后，如图8所示，通过使用光刻胶膜31作为掩膜，对抗反射膜30和绝缘膜24进行干法蚀刻，并且对层间绝缘膜23部分地进行干法蚀刻从而形成布线沟槽32。由于在这一点上，层间绝缘膜23中没有蚀刻停止膜，因此通过时间控制来执行用于形成布线沟槽32的蚀刻。正如其后将描述的，由于下层布线的尺寸布置得比上层布线的尺寸更精细，因此当形成其介电常数高于层间绝缘膜23的介电常数的膜时，布线之间的电容增加。在本实施例中，通过不在层间绝缘膜23中形成蚀刻停止膜，可以降低布线之间的电容。由于上层布线沟槽的深度布置得比下层布线沟槽的深度小，用于形成布线沟槽的蚀刻量小，因此使得可以不形成蚀刻停止膜而通过控制蚀刻时间来控制膜厚度。
如图9所示，在去除光刻胶膜31之后，通过干法蚀刻去除绝缘膜24上方的抗反射膜30。也对填充在过孔27中的填料28以及位于填料28下方的阻挡绝缘膜22和阻挡绝缘膜21进行蚀刻以使第一层布线19的表面暴露于过孔27的底部。
接着，如图10所示，在布线沟槽32和过孔27的内部形成第二层布线33。为了形成第二层布线33，通过溅射，在绝缘膜24上方包括布线沟槽32和过孔27的内部，淀积薄约50nm的TiN膜(阻挡金属膜)。在通过溅射或镀覆在该TiN膜上方淀积了完全填充布线沟槽32和过孔27的内部的厚Cu膜之后，通过化学机械抛光去除布线沟槽32外部的Cu膜和阻挡金属膜。由于绝缘膜24具有比层间绝缘膜23高的机械强度，所以其用作对于层间绝缘膜23的保护膜。
如图11所示，当在第二层布线33上方淀积了阻挡绝缘膜34、层间绝缘膜35以及抗反射膜36之后，通过利用形成在抗反射膜36上方的光刻胶膜37作为掩膜，对该抗反射膜36和层间绝缘膜35进行干法蚀刻，以在第二层布线33之上形成过孔38。
与用来覆盖第一层布线19的表面的阻挡绝缘膜21一样，阻挡绝缘膜34是一种用于防止作为布线材料的Cu扩散到层间绝缘膜35中并且由例如通过等离子体CVD淀积的厚度约为20nm到100nm的SiCN膜组成的绝缘膜。
由于布线存在于在衬底1上方形成的多层布线中的上层中，因此布线之间的距离变得较大，所以布线之间的电容变得较小。因此，当在随后步骤中形成的第三层布线之间的电容或者在第三层布线和第二层布线33之间的电容不再成为问题时，层间绝缘膜35由通过CVD淀积的厚度约为700nm的氧化硅膜形成。由于氧化硅膜比由低介电常数材料制成的SiCO膜更精细，因此当层间绝缘膜35由氧化硅膜组成时，即使层间绝缘膜35直接淀积在为SiCN膜的阻挡绝缘膜34上，胺化合物的扩散也不会引起问题。由于SiCN膜具有相对较低的与氧化硅膜的粘附力，因此可以在阻挡绝缘膜34和层间绝缘膜35之间形成SiCO膜，以改善它们之间的粘附力。作为用于形成层间绝缘膜35的氧化硅基材料，可以使用其介电常数通过添加F(氟)而减小的氧化硅。
同时，当第三层布线(43)之间的电容或在第三层布线(43)和第二层布线33之间的电容成为一个问题时，层间绝缘膜35由例如SiCO的低介电常数材料制成。在本例中，在阻挡绝缘膜34和层间绝缘膜35之间形成了SiCO膜以防止包含在阻挡绝缘膜34中的胺化合物的扩散。以下将描述其中层间绝缘膜35由氧化硅膜组成的情况。
在去除光刻胶膜37和抗反射膜36之后，如图12所示，将填料39填充到过孔38中。该填料39由成分基本与上述抗反射膜的成分相同的绝缘材料组成。将填料39填入的方法也与将填料28填入过孔27的内部的方法相同。由于用于连接第二层布线33与稍后形成的第三层布线的过孔38的直径相对较小，因此填充到过孔38中的填料39的表面变得基本平坦并且基本与层间绝缘膜35的表面平齐。
接着，如图13所示，在层间绝缘膜35中形成布线沟槽42。为了形成该布线沟槽42，当在层间绝缘膜35上方形成抗反射膜40并且在该抗反射膜40上方形成光刻胶膜41后，通过使用光刻胶膜41作为掩膜，对抗反射膜40进行干法蚀刻，并且对层间绝缘膜35部分地进行干法蚀刻。在本实施例中，与上述的布线沟槽32一样，布线沟槽42的形成通过时间控制的蚀刻来进行。
如图14所示，接着在布线沟槽42以及过孔38的内部形成第三层布线43。为了形成该第三层布线43，通过干法蚀刻首先去除光刻胶膜41并接着去除抗反射膜40。当去除该抗反射膜40时，也去除填充到过孔38中的填料39和位于填料38下方的阻挡绝缘膜34，以使第二层布线33的表面暴于过孔38的底部。通过溅射，在层间绝缘膜35上方包括布线沟槽42和过孔38的内部，淀积薄TiN膜(阻挡金属膜)，通过溅射或镀覆，在该TiN膜上方淀积厚Cu膜，并且通过化学机械抛光，去除布线沟槽42外部的Cu膜以及阻挡金属膜。
接着，如图15所示，在第三层布线43上方淀积阻挡绝缘膜44以及层间绝缘膜45。与位于下方的阻挡绝缘膜34和21一样，该阻挡绝缘膜44是一种用于防止Cu的扩散并且由通过等离子体CVD淀积的厚度约为50nm到100nm的SiCN膜组成的绝缘膜。将在随后步骤中形成在层间绝缘膜45中的第四层布线在尺寸、布线之间的距离以及厚度上都比下层布线的大。因此该层间绝缘膜45由通过CVD淀积的厚度为1μm的氧化硅膜组成。可以在阻挡绝缘膜44和层间绝缘膜45之间形成SiCO膜以改善它们之间的粘附力。作为构成层间绝缘膜45的氧化硅材料，可以使用其介电常数通过添加F而减小的氧化硅。
如果层间绝缘膜45的厚度变大，当部分蚀刻层间绝缘膜45以形成布线沟槽时，就难以非常精确地控制布线沟槽的深度。也就是说，由于布线沟槽52和53比上述的布线沟槽32和42深，所以难以像上述的布线沟槽32和42那样通过时间控制的蚀刻来形成布线沟槽52和53。接着，通过在层间绝缘膜45的中间(halfway)位置处形成具有不同于层间绝缘膜45的蚀刻选择比率的停止膜46以在该停止膜46的表面处停止蚀刻，从而对布线沟槽的深度进行控制。在本实施例中，使用由等离子体CVD淀积的厚度约为10nm到100nm的SiCN膜作为形成在层间绝缘膜45的中间位置处的停止膜46。由于该SiCN膜对于氧化硅膜具有高的蚀刻选择比率以及低的介电常数，所以其可以用作停止膜46。此外，由于其具有低的反射系数(其折射率小于层间绝缘膜45的折射率)，其也可以用作抗反射膜，如后面所述。
如图16所示，在层间绝缘膜45上方形成抗反射膜47之后，通过使用形成在抗反射膜47上方的光刻胶膜48作为掩膜，相继地对抗反射膜47、层间绝缘膜45、停止膜46以及层间绝缘膜45进行干法蚀刻，从而在第三层布线43之上形成过孔49。
在去除光刻胶膜48以及抗反射膜47后，如图17所示，将填料50填入过孔49的内部。该填料50的材料以及填入填料50的方法与上面所述的相同。由于用于形成第四层布线的过孔49的半径和深度大于下层的过孔38和27的半径和深度，因此难以很好地填入填料50。因此，填入过孔49中的填料50的表面变得不平坦并且在填料50和层间绝缘膜45之间有一个高度差。
接着，如图18所示，在层间绝缘膜45上方形成光刻胶膜51。由于如上所述，填入过孔49中的填料50的表面不平坦并且在其和层间绝缘膜45之间有一个高度差，因此难以通过涂覆在层间绝缘膜45的整个表面上方形成均匀的抗反射膜。因此，在层间绝缘膜45上直接形成光刻胶膜51而不使用抗反射膜。
通过使用具有布线沟槽图形和熔丝图形的光掩膜(未示出)对光刻胶膜51进行曝光并且显影，以转移具有用于布线沟槽形成区域和熔丝形成区域的开口的图形。如上所述，在层间绝缘膜45的中间位置处形成由具有低反射系数的SiCN膜组成的停止膜46。因此，可以抑制由于反射在第三层布线43的表面上的曝光光线入射在光刻胶膜51上而引起的分辨率降低的不利性，而无需在光刻胶膜51下方形成抗反射膜。于是，不再需要在光刻胶膜51下方形成抗反射膜的步骤，从而使得步骤得以简化。在层间绝缘膜45的中间位置处形成的停止膜46必须具有与氧化硅膜不同的蚀刻选择比率、低反射系数和低介电常数。这种绝缘材料的例子除了SiCN之外还包括氮化硅(SiN)和氮氧化硅(SiON)。其中，SiCN为最优选的。
接着，如图19所示，通过使用光刻胶膜51作为掩膜，对层间绝缘膜45进行干法蚀刻，并且该蚀刻在停止膜46的表面处停止。于是，在停止膜46上方的层间绝缘膜45中形成布线沟槽52和布线沟槽53。
如图20所示，接着通过湿法蚀刻去除光刻胶膜51和填充在过孔49中的填料50。通过利用干法蚀刻去除过孔49底部处的阻挡绝缘膜44，将第三层布线43的表面暴于过孔49的底部。
如图21所示，接着在布线沟槽52和过孔49的内部形成第四层布线54并且还在布线沟槽53的内部形成将成为熔丝55的第四层布线54。未示出，熔丝55通过下层布线与电阻器元件相连。该电阻器元件由与MISFET(Qn，Qp)的栅电极7的相同层的多晶硅膜形成。当通过将在后面描述的探针测试在CMOS存储器的部分中发现了缺陷时，利用激光束来切断该熔丝55以改变该电阻器元件的电阻值并且用冗余存储器代替有缺陷的存储器。
为了形成第四层布线54以及熔丝55，通过溅射在层间绝缘膜45上方包括布线沟槽52和53以及过孔49的内部，淀积薄TiN膜(阻挡金属膜)，通过溅射或镀覆在该TiN膜上方淀积厚Cu膜，并且通过化学机械抛光去除在布线沟槽52和53外部的Cu膜和阻挡金属膜。
虽然蚀刻停止膜46保留在层间绝缘膜45中，但由于第四布线层中的布线之间的距离布置得大于在第四布线层之下的第一布线层、第二布线层和第三布线层中布线之间的距离，并且层间绝缘膜45厚，因此布线之间的电容的增加以及布线层之间的电容的增加几乎可以忽略。
如图22所示，在第四层布线54和熔丝55上方淀积阻挡绝缘膜56和层间绝缘膜57。与位于下方的阻挡绝缘膜44、34和21一样，该阻挡绝缘膜56是一种用于防止Cu的扩散并且由通过等离子体CVD淀积的SiCN膜组成的绝缘膜。与位于下方的层间绝缘膜45和35一样，该层间绝缘膜57由氧化硅基绝缘膜组成并且厚度约为900nm。在图22和后面的附图中，没有示出第四层布线54之下的部分。
如后面将要描述的，在第四层布线54和熔丝55上方形成层间绝缘膜和表面保护层。在熔丝55之上的层间绝缘膜和表面保护膜中形成一个用于将激光束施加到熔丝55的开口。因此，当水从外部通过该开口进入到电路中时，熔丝55将被腐蚀。接着，在本实施例中，将上述阻挡绝缘膜56的厚度制成大于位于下方的阻挡绝缘膜44、34和21的厚度(例如，约为150nm到200nm)，从而改善熔丝55的耐潮性。
如图23所示，在层间绝缘膜57上方形成最上层布线(第五层布线)60，并且接着在该最上层布线60上方形成表面保护膜61。为了形成最上层布线60，通过使用光刻胶膜(未示出)作为掩膜，对第四层布线54之上的层间绝缘膜57进行干法蚀刻，并且对位于下方的阻挡绝缘膜56进行干法蚀刻，以形成过孔58以及在过孔58的内部形成栓塞59。与位于下方的栓塞16一样，该栓塞59由包括TiN膜和W膜的叠层组成。通过溅射，在层间绝缘膜57上方淀积厚度约为50nm到100nm的TiN膜、厚度约为1μm的AL合金膜以及厚度约为50nm到100nm的TiN膜，并且通过使用光刻胶膜(未示出)作为掩膜来对这些导电膜进行蚀刻以形成最上层布线60。最上层布线60之上的表面保护膜61由包括通过等离子体CVD淀积的厚度约为200nm的氧化硅膜和厚度约为600nm的氮化硅膜的叠层组成。
如图24所示，接着通过使用光刻胶膜(未示出)作为掩膜，对表面保护层61进行干法蚀刻，以使最上层布线60的部分曝光，从而形成键合焊盘60B。对熔丝55之上的表面保护膜61和层间绝缘膜57进行干法蚀刻以形成开口62。蚀刻停止在覆盖熔丝55的阻挡绝缘膜56的表面处，使得阻挡绝缘膜56保留在熔丝55上方。
由于将熔丝55之上的阻挡绝缘膜56制成比位于下方的阻挡绝缘膜44、34和21厚，因此可以确保耐潮性。也就是说，如果上述阻挡绝缘膜56的厚度等于位于下方的阻挡绝缘膜44、34和21的厚度，则通过用于在熔丝55之上形成开口62的蚀刻步骤、用于去除光刻胶膜的氧等离子体灰化步骤及其它的清洗步骤，阻挡绝缘膜56的厚度变得较小，从而降低了耐潮性。由于用于形成开口62的蚀刻特别地必须进行得比位于下方的层间绝缘膜深，因此可以理解由于过蚀刻而造成的阻挡绝缘膜56的损失。因此，在本实施例中，必须将阻挡绝缘膜56的厚度制成大于位于下方的阻挡绝缘膜44、34和21的厚度。
接着通过将探针(未示出)施加到键合焊盘60B的表面来执行电路电测试(探针测试)。当通过该探针测试在半导体器件的部分上发现了缺陷时，将激光束通过开口62施加到熔丝55以将其切断使得用冗余存储器代替有缺陷的存储器。
留在熔丝55上的绝缘膜必须足够厚以通过施加激光束而被切断并且根据需要可以留下绝缘膜57。
在表面保护膜61上方淀积聚酰亚胺树脂膜63后，如图25所示，在该聚酰亚胺树脂膜63上方形成引线64，以电连接到键合焊盘60B。该引线64用于将构成CMOS存储器的外部连接端子的焊料凸点电连接到键合焊盘60B。为了形成该引线64，首先在表面保护膜61上方淀积聚酰亚胺树脂膜63，并且通过使用光刻胶膜(未示出)作为掩膜对键合焊盘60B之上的聚酰亚胺树脂膜63进行蚀刻，以使该键合焊盘60B的表面露出。在表面保护膜61上方形成其中打开了用于形成引线64的区域的光刻胶膜(未示出)后，通过镀覆或溅射在表面保护膜61上方形成Cu膜。
在用聚酰亚胺树脂膜65覆盖了由Cu膜组成的引线64的表面后，如图26所示，对聚酰亚胺树脂膜65的部分进行蚀刻以使引线64的一个端部露出，并且通过镀覆，在该引线64的表面上形成Au(金)膜66。之后，通过印刷，在Au(金)膜66的表面上形成焊料凸点67以形成用于半导体器件的外部连接端子。
虽然在上述形成引线64的步骤中由于对光刻胶膜的蚀刻或灰化使得熔丝55之上的阻挡绝缘膜56变薄，但是可以通过预先将阻挡绝缘膜56制得较厚来防止耐潮性的劣化。
(第二实施例)
在上述实施例1中，在层间绝缘膜中形成过孔后形成布线沟槽。在本实施例中，在层间绝缘膜中形成布线沟槽后形成过孔。
首先，如图27所示，在第三层布线43上方淀积阻挡绝缘膜44和层间绝缘膜45。在层间绝缘膜45的中间位置处形成停止膜46。使用通过等离子体CVD淀积的厚度约为10nm到100nm的SiCN膜作为停止膜46。至此为止的步骤与在上述实施例的图1到图15中所示的步骤相同。
如图28所示，在层间绝缘膜45上方形成光刻胶膜51后，通过使用光刻胶膜51作为掩膜对层间绝缘膜45进行干法蚀刻，并且在停止膜46的表面处停止蚀刻，从而在停止膜46之上的层间绝缘膜中形成布线沟槽52和53。虽然在本实施例中，不在层间绝缘膜45和光刻胶膜51之间形成抗反射膜，但是在层间绝缘膜45的中间位置处形成由具有低反射系数的SiCN膜组成的停止膜46。因此，可以抑制由于反射在第三层布线43的表面上的曝光光线在光刻胶膜51上的入射而引起的分辨率降低的不利性，而无需在光刻胶膜51之下形成抗反射膜。
如图29所示，在层间绝缘膜45上方形成光刻胶膜48之后，通过使用光刻胶膜48作为掩膜，对层间绝缘膜45和阻挡绝缘膜46进行干法蚀刻以形成过孔49，使得将第三层布线43暴露在过孔49的底部。由于在本例中，停止膜48还用作抗反射膜，因此可以抑制由于反射在第三层布线43的表面上的曝光光线在光刻胶膜48上的入射而引起的分辨率降低的不利性。
如图30所示，在去除光刻胶膜48之后，在布线沟槽52和过孔49的内部形成第四层布线54，并且在布线沟槽53的内部形成熔丝55。该第四层布线54和熔丝55的形成方式与第一实施例中的相同。
同样在本实施例中，在层间绝缘膜45中形成布线沟槽52和53后形成过孔49，形成第四层布线54的步骤可以被简化。因此可以以较高的生产率形成第四层布线54。
虽然基于本发明的实施例对本发明的发明人所做出的发明进行了描述，但不用说，本发明并不限于此，并且可以在不脱离本发明的精神和范围的情况下，对本发明进行各种变化和修改。例如，本发明可以应用于制造具有五层或更多层Cu布线层的半导体器件的方法中。
本发明可有利地应用于具有由双大马士革技术形成的多层布线的半导体器件。

Claims (10)

1.一种半导体器件，包括：
第一层间绝缘膜，形成在半导体衬底的主表面上方；
第一布线，掩埋在形成于所述第一层间绝缘膜中的第一布线沟槽的内部；
第二层间绝缘膜，通过用于覆盖所述第一布线的第一阻挡绝缘膜，形成在所述第一层间绝缘膜上方；
熔丝，掩埋在形成于所述第二层间绝缘膜中的第二布线沟槽的内部；
第二布线，掩埋在形成于所述第二层间绝缘膜中的第三布线沟槽的内部；
第二阻挡绝缘膜，覆盖所述熔丝和所述第二布线；
最上层布线，通过第一绝缘膜，形成在所述第二阻挡绝缘膜上方；以及
表面保护膜，覆盖所述最上层布线，
其中所述第二阻挡绝缘膜比所述第一阻挡绝缘膜厚，以及
其中在所述熔丝之上的所述第一绝缘膜和所述表面保护膜中，形成有到达所述第二阻挡绝缘膜的表面的第一开口。
2.根据权利要求1所述的半导体器件，
其中所述第一和第二布线以及所述熔丝包括主要由铜构成的金属膜，以及
其中所述第一和第二阻挡绝缘膜包括SiCN膜。
3.根据权利要求1所述的半导体器件，
其中所述最上层布线包括主要由铝构成的金属膜。
4.根据权利要求1所述的半导体器件，进一步包括：
第一聚酰亚胺树脂膜，形成在所述表面保护膜上方；
引线，形成在所述第一聚酰亚胺树脂膜上方并且电连接到所述最上层布线；
第二聚酰亚胺树脂膜，用于覆盖所述引线；以及
外部连接端子，形成在所述引线上方并且从所述第二聚酰亚胺树脂膜的部分露出。
5.根据权利要求4所述的半导体器件，
其中所述引线包括主要由铜构成的金属膜。
6.一种半导体器件的制造方法，包括以下步骤：
(a)在半导体衬底的主表面上方形成第一层间绝缘膜，并且在所述第一层间绝缘膜中形成第一布线沟槽；
(b)在所述第一层间绝缘膜上方包括所述第一布线沟槽的内部，形成第一金属膜，并且通过化学机械抛光，去除所述第一布线沟槽外部的所述第一金属膜，以在所述第一布线沟槽的内部形成包括所述第一金属膜的第一布线；
(c)在所述第一层间绝缘膜上方包括所述第一布线的顶部，形成第一阻挡绝缘膜；
(d)在所述第一阻挡绝缘膜上方形成第二层间绝缘膜，并且在所述第二层间绝缘膜中形成第二和第三布线沟槽；
(e)在所述第二层间绝缘膜上方包括所述第二和第三布线沟槽的内部，形成第二金属膜，并且通过化学机械抛光，去除所述第二和第三布线沟槽外部的所述第二金属膜，以在所述第二布线沟槽的内部形成包括所述第二金属膜的熔丝，以及在所述第三布线沟槽的内部形成包括所述第二金属膜的第二布线；
(f)在所述第二层间绝缘膜上方包括所述第二布线和所述熔丝的顶部，形成比所述第一阻挡绝缘膜厚的第二阻挡绝缘膜；
(g)在所述第二阻挡绝缘膜上方形成第一绝缘膜，并且在所述第一绝缘膜上方形成最上层布线；以及
(h)在所述熔丝之上的所述第一绝缘膜和所述表面保护膜中，形成到达所述第二阻挡绝缘膜的表面的第一开口，并且在所述最上层布线之上的所述第一绝缘膜和所述表面保护膜中形成到达所述最上层布线的第二开口。
7.根据权利要求6所述的半导体器件的制造方法，
其中所述第一和第二布线以及所述熔丝中的每一个都包括主要由铜构成的金属膜，以及
其中所述第一和第二阻挡绝缘膜包括SiCN膜。
8.根据权利要求6所述的半导体器件的制造方法，
其中所述最上层布线包括主要由铝构成的金属膜。
9.根据权利要求6所述的半导体器件的制造方法，在步骤(h)后进一步包括以下步骤：
(i)在所述表面保护膜上方包括所述最上层布线的顶部，形成第一聚酰亚胺树脂膜，并且在所述第一聚酰亚胺树脂膜上方形成引线，以使所述引线电连接到所述最上层布线；以及
(j)在所述第一聚酰亚胺树脂膜上方包括所述引线的顶部，形成第二聚酰亚胺树脂膜，并且在从所述第二聚酰亚胺树脂膜的部分露出的所述引线上方形成外部连接端子。
10.根据权利要求9所述的半导体器件的制造方法，
其中所述引线包括主要由铜构成的金属膜。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105990350A (zh) * 2015-03-17 2016-10-05 瑞萨电子株式会社 半导体器件及其制造方法
CN110047799A (zh) * 2019-04-28 2019-07-23 上海华虹宏力半导体制造有限公司 半导体器件的制造方法及半导体器件

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007019188A (ja) * 2005-07-06 2007-01-25 Renesas Technology Corp 半導体集積回路装置およびその製造方法
US7586132B2 (en) * 2007-06-06 2009-09-08 Micrel, Inc. Power FET with low on-resistance using merged metal layers
US8772156B2 (en) * 2008-05-09 2014-07-08 International Business Machines Corporation Methods of fabricating interconnect structures containing various capping materials for electrical fuse and other related applications
US7956466B2 (en) 2008-05-09 2011-06-07 International Business Machines Corporation Structure for interconnect structure containing various capping materials for electrical fuse and other related applications
US7893520B2 (en) * 2008-05-12 2011-02-22 International Business Machines Corporation Efficient interconnect structure for electrical fuse applications
KR101198758B1 (ko) * 2009-11-25 2012-11-12 엘지이노텍 주식회사 수직구조 반도체 발광소자 및 그 제조방법
US8530320B2 (en) * 2011-06-08 2013-09-10 International Business Machines Corporation High-nitrogen content metal resistor and method of forming same
TWI555122B (zh) * 2012-05-11 2016-10-21 聯華電子股份有限公司 半導體元件之內連線結構其製備方法
US20130299993A1 (en) * 2012-05-11 2013-11-14 Hsin-Yu Chen Interconnection of semiconductor device and fabrication method thereof
US9087841B2 (en) * 2013-10-29 2015-07-21 International Business Machines Corporation Self-correcting power grid for semiconductor structures method
US9455261B1 (en) * 2015-07-10 2016-09-27 Micron Technology, Inc. Integrated structures
TWI590350B (zh) * 2016-06-30 2017-07-01 欣興電子股份有限公司 線路重分佈結構的製造方法與線路重分佈結構單元
KR102616489B1 (ko) 2016-10-11 2023-12-20 삼성전자주식회사 반도체 장치 제조 방법
US20190169837A1 (en) * 2017-12-02 2019-06-06 M-Fire Suppression, Inc. Wild-fire protected shed for storage and protection of personal property during wild-fires
US20190169841A1 (en) * 2017-12-02 2019-06-06 M-Fire Suppression, Inc. Wild-fire protected shed for storage and protection of personal property during wild-fires
JP7055109B2 (ja) * 2019-01-17 2022-04-15 三菱電機株式会社 半導体装置

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6291891B1 (en) * 1998-01-13 2001-09-18 Kabushiki Kaisha Toshiba Semiconductor device manufacturing method and semiconductor device
US6111301A (en) * 1998-04-24 2000-08-29 International Business Machines Corporation Interconnection with integrated corrosion stop
JP2001085526A (ja) * 1999-09-10 2001-03-30 Hitachi Ltd 半導体装置の製造方法および半導体装置
JP3670552B2 (ja) * 2000-03-27 2005-07-13 株式会社東芝 半導体装置及びその製造方法
US6440833B1 (en) * 2000-07-19 2002-08-27 Taiwan Semiconductor Manufacturing Company Method of protecting a copper pad structure during a fuse opening procedure
JP2002164428A (ja) * 2000-11-29 2002-06-07 Hitachi Ltd 半導体装置およびその製造方法
JP4523194B2 (ja) * 2001-04-13 2010-08-11 富士通セミコンダクター株式会社 半導体装置とその製造方法
JP2003017570A (ja) * 2001-07-02 2003-01-17 Fujitsu Ltd 半導体装置及びその製造方法
JP2003124307A (ja) 2001-10-15 2003-04-25 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2003142485A (ja) * 2001-11-01 2003-05-16 Mitsubishi Electric Corp 半導体装置及びその製造方法
US7067897B2 (en) * 2002-02-19 2006-06-27 Kabushiki Kaisha Toshiba Semiconductor device
JP3588612B2 (ja) 2002-02-19 2004-11-17 株式会社東芝 半導体装置
US7042095B2 (en) * 2002-03-29 2006-05-09 Renesas Technology Corp. Semiconductor device including an interconnect having copper as a main component
JP4250006B2 (ja) * 2002-06-06 2009-04-08 富士通マイクロエレクトロニクス株式会社 半導体装置及びその製造方法
JP3779243B2 (ja) * 2002-07-31 2006-05-24 富士通株式会社 半導体装置及びその製造方法
JP3898133B2 (ja) * 2003-01-14 2007-03-28 Ｎｅｃエレクトロニクス株式会社 ＳｉＣＨＮ膜の成膜方法。
US7094683B2 (en) * 2003-08-04 2006-08-22 Taiwan Semiconductor Manufacturing Co., Ltd. Dual damascene method for ultra low K dielectrics
US7018917B2 (en) * 2003-11-20 2006-03-28 Asm International N.V. Multilayer metallization
JP4673557B2 (ja) * 2004-01-19 2011-04-20 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2007019188A (ja) * 2005-07-06 2007-01-25 Renesas Technology Corp 半導体集積回路装置およびその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105990350A (zh) * 2015-03-17 2016-10-05 瑞萨电子株式会社 半导体器件及其制造方法
CN105990350B (zh) * 2015-03-17 2021-08-24 瑞萨电子株式会社 半导体器件及其制造方法
CN110047799A (zh) * 2019-04-28 2019-07-23 上海华虹宏力半导体制造有限公司 半导体器件的制造方法及半导体器件

Also Published As

Publication number Publication date
US7419901B2 (en) 2008-09-02
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