JP3670552B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、回路置換のためのフューズ配線を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来から、例えばＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）等において、製品の歩留まり向上のために、不良セルを予備セルに置換するための救済回路を備えたものが知られている。ここで、不良セルから予備セルへの回路置換には、例えば、アルミ等の配線をレーザにより焼き切るタイプのフューズ配線が用いられてきた。このようなフューズ配線は、以下のように形成される。
【０００３】
まず、図２１に示すように、リソグラフィ及びＲＩＥ（Reactive Ion Etching）によりシリコン酸化膜３１がパターニングされ、シリコン酸化膜３１内に溝３１ｂが形成される。次に、全面に金属配線材が形成され、この金属配線材により溝３１ｂが埋め込まれる。その後、ＣＭＰ（Chemical Mechanical Polish）により、シリコン酸化膜３１の表面が露出されるまで、金属配線材が平坦化され、シリコン酸化膜３１内に第１の金属配線３２ａ及び回路置換のためのフューズ配線３２ｂが形成される。
【０００４】
次に、全面にＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜３３が形成される。このＴＥＯＳ膜３３が選択的に除去され、第１の金属配線３２ａ上に接続孔３６が形成される。次に、全面に金属材が形成され、この金属材により接続孔３６が埋め込まれる。その後、ＣＭＰにより、ＴＥＯＳ膜３３の表面が露出されるまで、金属材が平坦化される。次に、全面に金属配線材が形成され、この金属配線材がパターニングされ、接続孔３６上に接続孔３６を介して第１の金属配線３２ａと接続する第２の金属配線３７が形成される。
【０００５】
次に、全面にＴＥＯＳ膜（シリコン酸化膜）３８が形成され、このＴＥＯＳ膜３８上にシリコン窒化膜３９が形成される。このＴＥＯＳ膜３８及びシリコン窒化膜３９は、パシベーション膜となる。
【０００６】
次に、図２２に示すように、シリコン窒化膜３９上に感光性のポリイミド樹脂膜４０が形成され、このポリイミド樹脂膜４０がリソグラフィによりパターニングされる。これにより、第２の金属配線３７上及びフューズ配線３２ｂ上のシリコン窒化膜３９の表面が露出される。
【０００７】
次に、図２３に示すように、第１の条件のＲＩＥによりシリコン窒化膜３９が除去される。さらに、第１の条件から第２の条件へ連続して変化させ、この第２の条件のＲＩＥにより、第２の金属配線３７上のＴＥＯＳ膜３８が除去されるとともに、フューズ配線３２ｂ上のＴＥＯＳ膜３８、３３が除去される。この際、フューズ配線３２ｂ上には、フューズ配線３２ｂの溶断時に配線材料が飛び散ることを防止するために薄いＴＥＯＳ膜３３ａが残される。
【０００８】
以上のようにして、第２の金属配線３７上にパッド開孔４１が形成され、フューズ配線３２ｂ上にフューズ窓４２が形成される。
【０００９】
【発明が解決しようとする課題】
上記従来技術によるフューズ窓４２の形成において、図２３に示すＡ部のようにＴＥＯＳ膜３３ａを薄く残存させるためには、まず除去すべきＴＥＯＳ膜３３の膜厚を予め算出し、この膜厚とエッチング速度からエッチング時間を算出し、このエッチング時間によりエッチングは制御されていた。
【００１０】
しかしながら、実際、ＴＥＯＳ膜３３の膜厚にはばらつきがあり、かつエッチングの均一性にもばらつきがある。このため、エッチング時間を制御することによってフューズ配線１２ｂ上に適切な膜厚のＴＥＯＳ膜を残存させることが非常に困難であった。
【００１１】
つまり、例えばＴＥＯＳ膜の膜厚が厚い状態で残存した場合、フューズ配線の溶断が難しくなり、一方、例えばＴＥＯＳ膜が全て除去されてしまった場合、フューズ配線の溶断時に配線材料の飛び散りが生じ、近辺の配線がショートするという問題が生じていた。
【００１２】
本発明は上記課題を解決するためになされたものであり、その目的とするところは、絶縁膜を制御性よく加工することが可能な半導体装置及びその製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
本発明は、前記目的を達成するために以下に示す手段を用いている。
【００１４】
本発明の半導体装置の製造方法は、第１の絶縁膜内に第１の金属配線と配線を選択的に形成する工程と、全面に第２の絶縁膜を形成する工程と、前記第２の絶縁膜上にＳＯＧ膜を形成する工程と、前記ＳＯＧ膜上に第３の絶縁膜を形成する工程と、前記第１の金属配線上の前記第２、第３の絶縁膜及び前記ＳＯＧ膜内に接続孔を形成する工程と、前記接続孔上に前記第１の金属配線と接続する第２の金属配線を選択的に形成する工程と、全面に第４の絶縁膜を形成する工程と、前記第４の絶縁膜上に第５の絶縁膜を形成する工程と、前記第２の配線の上方及び前記配線の上方の前記第５の絶縁膜の表面を露出するように、前記第５の絶縁膜上に樹脂膜を形成する工程と、第１の条件を用いたドライエッチングにより、前記第５の絶縁膜を除去する工程と、第２の条件を用いたドライエッチングにより、前記第２の金属配線上の前記第４の絶縁膜を除去して前記第２の金属配線の表面を露出するパッド開口を形成するとともに、前記配線上の前記第３、第４の絶縁膜を除去して前記ＳＯＧ膜の表面を露出する第１の開口部を形成する工程と、エッチングにより、前記配線上の前記ＳＯＧ膜を除去し、前記第２の絶縁膜の表面を露出する第２の開口部を形成する工程とを含んでいる。
【００１５】
上記本発明の半導体装置の製造方法において、前記ＳＯＧ膜は無機ＳＯＧ膜であり、前記第２、第３の絶縁膜はシリコン酸化膜、シリコン窒化膜、又は有機シリコン酸化膜のいずれかからなる膜であればよい。
【００１６】
上記本発明の半導体装置の製造方法において、前記ＳＯＧ膜を除去する工程における前記エッチングは、等方性エッチングであることが望ましい。また、前記ＳＯＧ膜を除去する工程における前記エッチングは、ＣＦ4を含むガスあるいはＣＦ4単ガスを用いたアッシャー処理、ＣＦ4を含むガスあるいはＣＦ4単ガスを用いたＣＤＥ処理、あるいはアルカリ溶剤を用いたウエットエッチング処理のいずれかにより行われるとよい。
【００１７】
上記本発明の半導体装置の製造方法において、前記ドライエッチングはＲＩＥ法であり、前記第２の条件はエッチングレートが前記第３、第４の絶縁膜＞前記ＳＯＧ膜、かつ前記第３、第４の絶縁膜＞前記第２の金属配線の関係となる条件であることが望ましい。
【００１８】
上記本発明の半導体装置の製造方法において、前記第１の絶縁膜内に形成される前記配線は、フューズ配線であることが望ましい。
【００１９】
本発明の半導体装置は、第１の絶縁膜内に形成された配線と、前記第１の絶縁膜及び前記配線上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成されたＳＯＧ膜と、前記ＳＯＧ膜上に形成された第３の絶縁膜と、前記配線上の前記第３の絶縁膜及び前記ＳＯＧ膜内に形成された開口部とを具備している。
【００２０】
本発明の他の半導体装置は、第１の絶縁膜内に形成された配線と、前記配線上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成されたＳＯＧ膜と、前記ＳＯＧ膜上に形成された第３の絶縁膜と、前記配線上の前記第３の絶縁膜内に形成された第１の開口部と、前記第１の開口部と連通し、前記ＳＯＧ膜内に形成された第２の開口部とを具備している。
【００２１】
上記本発明の半導体装置において、前記第２の開口部の上面の開口は前記第１の開口部の開口よりも大きく、前記第２の開口部の底面の開口は前記第２の開口部の上面の開口よりも小さく、前記第２の開口部の側面は曲面を有している。
【００２２】
上記本発明の半導体装置において、前記ＳＯＧ膜は無機ＳＯＧ膜であり、前記第２、第３の絶縁膜はシリコン酸化膜、シリコン窒化膜、又は有機シリコン酸化膜のいずれかからなる膜であればよい。また、前記配線は、フューズ配線であることが望ましい。
【００２３】
上記本発明の半導体装置において、前記第２の絶縁膜内に形成された前記配線と前記第２の開口部とを接続する接続孔とをさらに具備し、前記第１、第２の開口部及び前記接続孔は金属材で埋め込まれていてもよい。
【００２４】
また、本発明の他の半導体装置は、第１の絶縁膜上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された第３の絶縁膜と、前記第３の絶縁膜上に形成された第４の絶縁膜と、前記第１の絶縁膜内に形成された第１の配線と、前記第３の絶縁膜内に形成された第２の配線と、前記第２の絶縁膜内に形成された前記第１の配線と前記第２の配線とを接続する第１の接続孔と、前記第４の絶縁膜内に形成された前記第２の配線と接続する第２の接続孔と、前記第２の配線の上面の開口は前記第２の接続孔の開口よりも大きく、前記第２の配線の底面の開口は前記第２の配線の上面の開口よりも小さく、前記第２の配線の側面は曲面を有している。
【００２５】
【発明の実施の形態】
本発明の実施の形態を以下に図面を参照して説明する。
【００２６】
［第１の実施形態］
本発明の第１の実施形態は、フューズ配線上の層間膜が、カバー膜として残すべき層間膜と、エッチングで除去すべき層間膜とから形成され、このように層間膜が積層化されることにより、フューズ配線上の層間膜の膜厚を制御している。以下、本発明の第１の実施形態に係わる半導体装置の製造方法について説明する。
【００２７】
まず、図１に示すように、リソグラフィ及びＲＩＥ（Reactive Ion Etching）によりシリコン酸化膜１１がパターニングされ、シリコン酸化膜１１内に溝１１ａが形成される。次に、全面に金属配線材が形成され、この金属配線材により溝１１ａが埋め込まれる。その後、ＣＭＰ（Chemical Mechanical Polish）により、シリコン酸化膜１１の表面が露出されるまで、金属配線材が平坦化され、シリコン酸化膜１１内に第１の金属配線１２ａ及び回路置換のためのフューズ配線１２ｂが形成される。
【００２８】
次に、図２に示すように、全面に例えば５０ｎｍ乃至１５０ｎｍの膜厚を有するシリコン酸化膜１３が形成され、このシリコン酸化膜１３上に所定の膜厚を有する無機ＳＯＧ（Spin On Glass）膜１４が塗布される。このシリコン酸化膜１３は、レーザによりフューズ配線１２ｂを加工（溶断又は溶接）して回路置換を行う際、フューズ配線１２ｂの材料が飛び散ることを防止するカバー膜である。従って、シリコン酸化膜１３の膜厚は、カバー膜としての役割を十分果たすことが可能な膜厚で形成される。また、ＳＯＧ膜１４はシリコン酸化させるために２００℃乃至４００℃程度の温度で焼き固められ、この際のＳＯＧ膜１４の膜厚は４０ｎｍ以上とする。
【００２９】
次に、図３に示すように、ＳＯＧ膜１４上に層間膜であるシリコン酸化膜１５が形成される。次に、シリコン酸化膜１３、１５及びＳＯＧ膜１４が除去され、第１の金属配線１２ａ上に接続孔１６が形成される。次に、全面に金属材が形成され、この金属材により接続孔１６が埋め込まれる。その後、ＣＭＰにより、シリコン酸化膜１５の表面が露出されるまで、金属材が平坦化される。次に、全面に金属配線材が形成され、この金属配線材がパターニングされる。その結果、接続孔１６上に、接続孔１６を介して第１の金属配線１２ａと接続する第２の金属配線１７が形成される。
【００３０】
次に、図４に示すように、全面にＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜（シリコン酸化膜）１８が形成され、このＴＥＯＳ膜１８上にシリコン窒化膜１９が形成される。このＴＥＯＳ膜１８及びシリコン窒化膜１９は、パシベーション膜となる。
【００３１】
次に、図５に示すように、シリコン窒化膜１９上に感光性のポリイミド樹脂膜２０が形成され、このポリイミド樹脂膜２０がリソグラフィによりパターニングされる。これにより、第２の金属配線１７上及びフューズ配線１２ｂ上のシリコン窒化膜１９の表面が露出される。
【００３２】
次に、図６に示すように、第１の条件を用いたドライエッチングにより、シリコン窒化膜１９が除去される。さらに、第１の条件から第２の条件へ連続して変化させ、この第２の条件を用いたドライエッチングにより、第２の金属配線１７上のＴＥＯＳ膜１８が除去されるとともに、ＳＯＧ膜１４をストッパーとしてフューズ配線１２ｂ上のＴＥＯＳ膜１８及びシリコン酸化膜１５が除去される。その結果、第２の金属配線１７の表面を露出するパッド開口２１が形成されるとともに、フューズ配線１２ｂ上にＳＯＧ膜１４の表面を露出する第１の開口部２２ａが形成される。
【００３３】
ここで、ドライエッチングとしては、例えばＲＩＥ法が用いられる。また、第１の条件は、例えばＣＨＦ3／ＣＦ4／Ｏ2ガス系で、ＴＥＯＳ膜１８とシリコン窒化膜１９がほぼ同じエッチング速度の関係となるような条件である。また、第２の条件は、例えばＣ4Ｆ8／ＣＯ／Ａｒガス系で、エッチングレートがシリコン酸化膜１５及びＴＥＯＳ膜１８＞ＳＯＧ膜１４、かつシリコン酸化膜１５及びＴＥＯＳ膜１８＞第２の金属配線１７の関係となるような条件である。このとき、第２の条件において、シリコン酸化膜１５及びＴＥＯＳ膜１８の対ＳＯＧ膜１４の選択比は２０乃至３０程度とることができ、シリコン酸化膜１５及びＴＥＯＳ膜１８の対第２の金属配線１７の選択比は１００程度とることができる。このように選択比が高いことより、例えばシリコン酸化膜１５の膜厚が非常に厚い場合でも、第２の金属配線１７の表面が除去されることなく、シリコン酸化膜１５のみを確実に除去できる。
【００３４】
尚、第２の条件によってエッチングする際、ＳＯＧ膜１４表面に１０ｎｍ以下の膜厚を有するＳＯＧ改質膜（図示せず）が形成される。このため、ＡｒスパッタによりＳＯＧ改質膜を除去する。但し、このＡｒスパッタ工程は省略することも可能である。
【００３５】
次に、図７に示すように、等方性エッチングにより、シリコン酸化膜１３の表面が露出するまで、ＳＯＧ膜１４が等方的に除去される。その結果、第１の開口部２２ａと連通し、シリコン酸化膜１３の表面を露出する第２の開口部２２ｂが形成される。つまり、フューズ配線１２ｂ上には、カバー膜となるシリコン酸化膜１３が残された状態となる。
【００３６】
ここで、等方性エッチングは、ＣＦ4を含むガスあるいはＣＦ4単ガスを用いたアッシャー処理又はＣＤＥ（Chemical Dry Etching）処理、若しくはアルカリ溶剤を用いたウエットエッチング処理により行われる。アッシャー処理又はＣＤＥ（Chemical Dry Etching）処理では、ＣＦ4プラズマを発生させ、このプラズマから生じたフッ素ラジカルによりエッチングが行われる。このような方法で等方性エッチングが行われた場合、ＳＯＧ膜１４の対シリコン酸化膜１３の選択比は５０以上とることができる。
【００３７】
その後、最上層配線のパッド表面に付着したエッチングによる堆積物がコリン液及び水洗処理により除去される。以上のようにして、第２の金属配線１７上にはパッド開口２１が形成され、フューズ配線１２ｂ上には第１、第２の開口部２２ａ、２２ｂからなるフューズ窓２２が形成される。
【００３８】
尚、フューズ窓２２の第２の開口部２２ｂは、ＳＯＧ膜１４が等方的に除去されて形成されている。このため、第２の開口部２２ｂの上面の開口は、第１の開口部２２ａの開口よりも大きく、第２の開口部２２ｂの底面の開口は、前記第２の開口部２２ｂの上面の開口よりも小さくなっている。また、第２の開口部２２ｂの側面は曲面を有しており、つまり第２の開口部２２ｂの底面の角が丸みを帯びた形状となっている。
【００３９】
また、上述したエッチングにおいて、無機ＳＯＧ膜は膜中にＯＨ基を含み親水性であるため、ＯＨ基を持つアルカリ溶液が膜中に浸透されてエッチングが行われる。これに対し、シリコン酸化膜は撥水性であるため、アルカリ溶液が浸透せず、エッチングが行われない。また、ＣＤＥあるいはアッシャーを用いたＣＦ4を含むガスあるいはＣＦ4の単ガスでは、無機ＳＯＧ膜のＨが、ＣＦ4のＦラジカルと反応するため、エッチングが行われる。これに対し、シリコン酸化膜はエッチングにイオンアシストが必要であるため、ラジカル成分だけではエッチングされにくい。さらに、膜構造においては、シリコン酸化膜はＣＶＤで形成されるため緻密な膜であるのに対し、無機ＳＯＧ膜は塗布型の装置で成膜してポーラスな膜を形成するため膜の結合が弱い。これらの原因から、シリコン酸化膜と無機シリコン酸化膜は上述する方法により高選択エッチングが可能である。
【００４０】
上記本発明の第１の実施形態によれば、フューズ配線１２ｂ上の層間膜は、カバー膜として残すべきシリコン酸化膜１３と、エッチングで除去すべきＳＯＧ膜１４及びシリコン酸化膜１５とから形成され、層間膜が積層化されている。従って、フューズ配線１２ｂ上の層間膜を加工する際、シリコン酸化膜１３の表面でエッチングを停止することにより、従来よりも制御性よくフューズ配線１２ｂ上の層間膜を加工できる。
【００４１】
さらに、層間膜の一部が低誘電率膜であるＳＯＧ膜１４で形成されているため、配線間の容量の低減化が図られる。
【００４２】
尚、層間膜は、ＳＯＧ膜１４とシリコン酸化膜１５からなる多層構造に限定されず、例えばＳＯＧ膜のみからなる単層構造でもよい。この場合、上記実施の形態の効果と同様の効果が得られるだけでなく、さらに配線間の容量を低減できる。
【００４３】
また、シリコン酸化膜１３、１５は、例えば、ＴＥＯＳ膜、シリコン窒化膜、有機シリコン酸化膜に変えてもよい。
【００４４】
また、フューズ窓２２の形成の際、第２の金属配線１７の表面に多少のダメージは生じるが、第２の金属配線１７は導通可能であれば十分であるため、素子の性能には問題ない。
【００４５】
［第２の実施形態］
本発明の第２の実施形態は、第１の実施形態で示すようなフーズ配線の形成法を、例えば、深さ制御が必要な配線の絶縁膜の加工に利用した例である。以下、本発明の第２の実施形態に係わる半導体装置の製造方法について説明する。
【００４６】
まず、図８に示すように、シリコン酸化膜１１内に配線２３が形成された後、全面にシリコン酸化膜１３が形成される。このシリコン酸化膜１３内に金属材で埋め込まれた接続孔２４が形成される。次に、全面に後述する配線の深さの膜厚を有する無機ＳＯＧ（Spin On Glass）膜１４が塗布される。このＳＯＧ膜１４上にシリコン酸化膜１５が形成され、このシリコン酸化膜１５上に反射防止膜２５が形成される。この反射防止膜２５上にレジスト膜２６が形成されてパターニングされる。
【００４７】
次に、図９に示すように、パターニングされたレジスト膜２６をマスクとして、ＣＨＦ3／ＣＦ4／Ｏ2ガス系を用いたＲＩＥにより、反射防止膜２５が除去される。さらに、連続してガスを変化させ、第１の実施形態と同様に、対ＳＯＧ膜１４と高選択比となる条件で、Ｃ4Ｆ8／ＣＯ／Ａｒガス系を用いたＲＩＥにより、ＳＯＧ膜１４をストッパーとしてシリコン酸化膜１５が除去される。
【００４８】
次に、図１０に示すように、Ｏ2ガスを用いたアッシャー処理により、レジスト膜２６と反射防止膜２５が剥離除去される。
【００４９】
尚、シリコン酸化膜１５をエッチングする際、ＳＯＧ膜１４表面に１０ｎｍ以下の膜厚を有するＳＯＧ改質膜（図示せず）が形成される。このため、レジスト膜２６と反射防止膜２５が剥離除去後、ＡｒスパッタによりＳＯＧ改質膜を除去する。但し、このＡｒスパッタ工程は省略することも可能である。
【００５０】
次に、図１１に示すように、等方性エッチングにより、シリコン酸化膜１３及び接続孔２４の表面が露出するまで、ＳＯＧ膜１４が等方的に除去される。その結果、配線溝２７が形成される。ここで、等方性エッチングは、ＣＦ4を含むガスあるいはＣＦ4単ガスを用いたアッシャー処理又はＣＤＥ（Chemical Dry Etching）処理、若しくはアルカリ溶剤を用いたウエットエッチング処理により行われる。
【００５１】
次に、図１２に示すように、ＣＭＰ処理等により、シリコン酸化膜１５が除去される。
【００５２】
次に、図１３に示すように、全面に配線材料２８が形成され、配線溝２７が埋め込まれる。ここで、配線材料２８としては、Ａｌ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕ、Ｗ、ＷＳｉ、Ｃｕ、Ａｇ等の金属材料を用いればよい。その後、図１４に示すように、ＣＭＰ処理等により、ＳＯＧ膜１４の表面が露出するまで配線材料２８が平坦化され、配線２９が形成される。
【００５３】
次に、図１５に示すように、全面にシリコン酸化膜１５ａが形成される。その後、図１６に示すように、シリコン酸化膜１５ａ上に反射防止膜２５ａが形成され、この反射防止膜２５ａ上にレジスト膜２６ａが形成されてパターニングされる。
【００５４】
次に、図１７に示すように、パターニングされたレジスト膜２６ａをマスクとして、ＣＨＦ3／ＣＦ4／Ｏ2ガス系を用いたＲＩＥにより、反射防止膜２５が除去される。さらに、連続してガスを変化させ、第１の実施形態と同様に、対ＳＯＧ膜１４及び配線２９と高選択比となる条件で、Ｃ4Ｆ8／ＣＯ／Ａｒガス系を用いたＲＩＥにより、ＳＯＧ膜１４をストッパーとしてシリコン酸化膜１５ａが除去される。その後、図１８に示すように、Ｏ2ガスを用いたアッシャー処理により、レジスト膜２６ａと反射防止膜２５ａが剥離除去される。その結果、シリコン酸化膜１５ａ内に、配線２９と接続する接続孔３０が形成される。
【００５５】
次に、図１９に示すように、全面に配線材料２８ａが形成され、接続孔３０が埋め込まれる。その後、図２０に示すように、ＣＭＰ処理等により、シリコン酸化膜１５ａの表面が露出するまで配線材料２８ａが平坦化される。このようにして、多層配線構造の半導体装置が形成される。
【００５６】
上記本発明の第２の実施形態によれば、配線２９は、配線の上部が下部よりも大きな面積を有し、角に丸みを帯びた形状とすることができる。これにより、通常配線の角で発生する電界集中を抑制できる。
【００５７】
さらに、層間膜の一部が低誘電率膜であるＳＯＧ膜１４で形成されているため、配線間の容量の低減化が図られる。これは、微細加工技術に大きなメリットとなる。
【００５８】
尚、配線２９の上部、下部に形成される絶縁膜は、シリコン酸化膜１３、１５、３０に限定されない。例えば、シリコン窒化膜、シリコン酸化窒化膜、有機シリコン酸化膜、ＳｉＣ膜等の層間絶縁膜を用いることが可能である。
【００５９】
また、配線溝２７を配線材料２８で埋め込む際、上部のシリコン酸化膜１５は取り除かず、電解メッキにより配線材料２８を成長させて配線溝２７を埋め込み、ＣＭＰ処理により配線２９を形成してもよい。
【００６０】
また、配線溝２７を配線材料２８で埋め込む前に、ＴｉＮ、Ｔｉ、Ｎｂ等のバリアメタルを形成してもよいし、バリアとなる絶縁膜を形成してもよい。
【００６１】
その他、本発明は、その要旨を逸脱しない範囲で、種々変形して実施することが可能である。
【００６２】
【発明の効果】
以上説明したように本発明によれば、絶縁膜を制御性よく加工することが可能な半導体装置及びその製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図２】図１に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図３】図２に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図４】図３に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図５】図４に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図６】図５に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図７】図６に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図８】本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図９】図８に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１０】図９に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１１】図１０に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１２】図１１に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１３】図１２に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１４】図１３に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１５】図１４に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１６】図１５に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１７】図１６に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１８】図１７に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１９】図１８に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図２０】図１９に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図２１】従来技術による半導体装置の製造工程を示す断面図。
【図２２】図２１に続く、従来技術による半導体装置の製造工程を示す断面図。
【図２３】図２２に続く、従来技術による半導体装置の製造工程を示す断面図。
【符号の説明】
１１、１３、１５、１５ａ…シリコン酸化膜、
１１ａ…溝、
１２ａ…第１の金属配線、
１２ｂ…フューズ配線、
１４…ＳＯＧ膜、
１６、２４、３０…接続孔、
１７…第２の金属配線、
１８…ＴＥＯＳ膜（シリコン酸化膜）、
１９…シリコン窒化膜、
２０…ポリイミド樹脂膜、
２１…パッド開口、
２２…フューズ窓、
２２ａ…第１の開口部、
２２ｂ…第２の開口部、
２３、２９…配線、
２５、２５ａ…反射防止膜、
２６、２６ａ…レジスト膜、
２７…配線溝、
２８、２８ａ…配線材料。
【発明の属する技術分野】
本発明は、回路置換のためのフューズ配線を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来から、例えばＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）等において、製品の歩留まり向上のために、不良セルを予備セルに置換するための救済回路を備えたものが知られている。ここで、不良セルから予備セルへの回路置換には、例えば、アルミ等の配線をレーザにより焼き切るタイプのフューズ配線が用いられてきた。このようなフューズ配線は、以下のように形成される。
【０００３】
まず、図２１に示すように、リソグラフィ及びＲＩＥ（Reactive Ion Etching）によりシリコン酸化膜３１がパターニングされ、シリコン酸化膜３１内に溝３１ｂが形成される。次に、全面に金属配線材が形成され、この金属配線材により溝３１ｂが埋め込まれる。その後、ＣＭＰ（Chemical Mechanical Polish）により、シリコン酸化膜３１の表面が露出されるまで、金属配線材が平坦化され、シリコン酸化膜３１内に第１の金属配線３２ａ及び回路置換のためのフューズ配線３２ｂが形成される。
【０００４】
次に、全面にＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜３３が形成される。このＴＥＯＳ膜３３が選択的に除去され、第１の金属配線３２ａ上に接続孔３６が形成される。次に、全面に金属材が形成され、この金属材により接続孔３６が埋め込まれる。その後、ＣＭＰにより、ＴＥＯＳ膜３３の表面が露出されるまで、金属材が平坦化される。次に、全面に金属配線材が形成され、この金属配線材がパターニングされ、接続孔３６上に接続孔３６を介して第１の金属配線３２ａと接続する第２の金属配線３７が形成される。
【０００５】
次に、全面にＴＥＯＳ膜（シリコン酸化膜）３８が形成され、このＴＥＯＳ膜３８上にシリコン窒化膜３９が形成される。このＴＥＯＳ膜３８及びシリコン窒化膜３９は、パシベーション膜となる。
【０００６】
次に、図２２に示すように、シリコン窒化膜３９上に感光性のポリイミド樹脂膜４０が形成され、このポリイミド樹脂膜４０がリソグラフィによりパターニングされる。これにより、第２の金属配線３７上及びフューズ配線３２ｂ上のシリコン窒化膜３９の表面が露出される。
【０００７】
次に、図２３に示すように、第１の条件のＲＩＥによりシリコン窒化膜３９が除去される。さらに、第１の条件から第２の条件へ連続して変化させ、この第２の条件のＲＩＥにより、第２の金属配線３７上のＴＥＯＳ膜３８が除去されるとともに、フューズ配線３２ｂ上のＴＥＯＳ膜３８、３３が除去される。この際、フューズ配線３２ｂ上には、フューズ配線３２ｂの溶断時に配線材料が飛び散ることを防止するために薄いＴＥＯＳ膜３３ａが残される。
【０００８】
以上のようにして、第２の金属配線３７上にパッド開孔４１が形成され、フューズ配線３２ｂ上にフューズ窓４２が形成される。
【０００９】
【発明が解決しようとする課題】
上記従来技術によるフューズ窓４２の形成において、図２３に示すＡ部のようにＴＥＯＳ膜３３ａを薄く残存させるためには、まず除去すべきＴＥＯＳ膜３３の膜厚を予め算出し、この膜厚とエッチング速度からエッチング時間を算出し、このエッチング時間によりエッチングは制御されていた。
【００１０】
しかしながら、実際、ＴＥＯＳ膜３３の膜厚にはばらつきがあり、かつエッチングの均一性にもばらつきがある。このため、エッチング時間を制御することによってフューズ配線１２ｂ上に適切な膜厚のＴＥＯＳ膜を残存させることが非常に困難であった。
【００１１】
つまり、例えばＴＥＯＳ膜の膜厚が厚い状態で残存した場合、フューズ配線の溶断が難しくなり、一方、例えばＴＥＯＳ膜が全て除去されてしまった場合、フューズ配線の溶断時に配線材料の飛び散りが生じ、近辺の配線がショートするという問題が生じていた。
【００１２】
本発明は上記課題を解決するためになされたものであり、その目的とするところは、絶縁膜を制御性よく加工することが可能な半導体装置及びその製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
本発明は、前記目的を達成するために以下に示す手段を用いている。
【００１４】
本発明の半導体装置の製造方法は、第１の絶縁膜内に第１の金属配線と配線を選択的に形成する工程と、全面に第２の絶縁膜を形成する工程と、前記第２の絶縁膜上にＳＯＧ膜を形成する工程と、前記ＳＯＧ膜上に第３の絶縁膜を形成する工程と、前記第１の金属配線上の前記第２、第３の絶縁膜及び前記ＳＯＧ膜内に接続孔を形成する工程と、前記接続孔上に前記第１の金属配線と接続する第２の金属配線を選択的に形成する工程と、全面に第４の絶縁膜を形成する工程と、前記第４の絶縁膜上に第５の絶縁膜を形成する工程と、前記第２の配線の上方及び前記配線の上方の前記第５の絶縁膜の表面を露出するように、前記第５の絶縁膜上に樹脂膜を形成する工程と、第１の条件を用いたドライエッチングにより、前記第５の絶縁膜を除去する工程と、第２の条件を用いたドライエッチングにより、前記第２の金属配線上の前記第４の絶縁膜を除去して前記第２の金属配線の表面を露出するパッド開口を形成するとともに、前記配線上の前記第３、第４の絶縁膜を除去して前記ＳＯＧ膜の表面を露出する第１の開口部を形成する工程と、エッチングにより、前記配線上の前記ＳＯＧ膜を除去し、前記第２の絶縁膜の表面を露出する第２の開口部を形成する工程とを含んでいる。
【００１５】
上記本発明の半導体装置の製造方法において、前記ＳＯＧ膜は無機ＳＯＧ膜であり、前記第２、第３の絶縁膜はシリコン酸化膜、シリコン窒化膜、又は有機シリコン酸化膜のいずれかからなる膜であればよい。
【００１６】
上記本発明の半導体装置の製造方法において、前記ＳＯＧ膜を除去する工程における前記エッチングは、等方性エッチングであることが望ましい。また、前記ＳＯＧ膜を除去する工程における前記エッチングは、ＣＦ4を含むガスあるいはＣＦ4単ガスを用いたアッシャー処理、ＣＦ4を含むガスあるいはＣＦ4単ガスを用いたＣＤＥ処理、あるいはアルカリ溶剤を用いたウエットエッチング処理のいずれかにより行われるとよい。
【００１７】
上記本発明の半導体装置の製造方法において、前記ドライエッチングはＲＩＥ法であり、前記第２の条件はエッチングレートが前記第３、第４の絶縁膜＞前記ＳＯＧ膜、かつ前記第３、第４の絶縁膜＞前記第２の金属配線の関係となる条件であることが望ましい。
【００１８】
上記本発明の半導体装置の製造方法において、前記第１の絶縁膜内に形成される前記配線は、フューズ配線であることが望ましい。
【００１９】
本発明の半導体装置は、第１の絶縁膜内に形成された配線と、前記第１の絶縁膜及び前記配線上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成されたＳＯＧ膜と、前記ＳＯＧ膜上に形成された第３の絶縁膜と、前記配線上の前記第３の絶縁膜及び前記ＳＯＧ膜内に形成された開口部とを具備している。
【００２０】
本発明の他の半導体装置は、第１の絶縁膜内に形成された配線と、前記配線上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成されたＳＯＧ膜と、前記ＳＯＧ膜上に形成された第３の絶縁膜と、前記配線上の前記第３の絶縁膜内に形成された第１の開口部と、前記第１の開口部と連通し、前記ＳＯＧ膜内に形成された第２の開口部とを具備している。
【００２１】
上記本発明の半導体装置において、前記第２の開口部の上面の開口は前記第１の開口部の開口よりも大きく、前記第２の開口部の底面の開口は前記第２の開口部の上面の開口よりも小さく、前記第２の開口部の側面は曲面を有している。
【００２２】
上記本発明の半導体装置において、前記ＳＯＧ膜は無機ＳＯＧ膜であり、前記第２、第３の絶縁膜はシリコン酸化膜、シリコン窒化膜、又は有機シリコン酸化膜のいずれかからなる膜であればよい。また、前記配線は、フューズ配線であることが望ましい。
【００２３】
上記本発明の半導体装置において、前記第２の絶縁膜内に形成された前記配線と前記第２の開口部とを接続する接続孔とをさらに具備し、前記第１、第２の開口部及び前記接続孔は金属材で埋め込まれていてもよい。
【００２４】
また、本発明の他の半導体装置は、第１の絶縁膜上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された第３の絶縁膜と、前記第３の絶縁膜上に形成された第４の絶縁膜と、前記第１の絶縁膜内に形成された第１の配線と、前記第３の絶縁膜内に形成された第２の配線と、前記第２の絶縁膜内に形成された前記第１の配線と前記第２の配線とを接続する第１の接続孔と、前記第４の絶縁膜内に形成された前記第２の配線と接続する第２の接続孔と、前記第２の配線の上面の開口は前記第２の接続孔の開口よりも大きく、前記第２の配線の底面の開口は前記第２の配線の上面の開口よりも小さく、前記第２の配線の側面は曲面を有している。
【００２５】
【発明の実施の形態】
本発明の実施の形態を以下に図面を参照して説明する。
【００２６】
［第１の実施形態］
本発明の第１の実施形態は、フューズ配線上の層間膜が、カバー膜として残すべき層間膜と、エッチングで除去すべき層間膜とから形成され、このように層間膜が積層化されることにより、フューズ配線上の層間膜の膜厚を制御している。以下、本発明の第１の実施形態に係わる半導体装置の製造方法について説明する。
【００２７】
まず、図１に示すように、リソグラフィ及びＲＩＥ（Reactive Ion Etching）によりシリコン酸化膜１１がパターニングされ、シリコン酸化膜１１内に溝１１ａが形成される。次に、全面に金属配線材が形成され、この金属配線材により溝１１ａが埋め込まれる。その後、ＣＭＰ（Chemical Mechanical Polish）により、シリコン酸化膜１１の表面が露出されるまで、金属配線材が平坦化され、シリコン酸化膜１１内に第１の金属配線１２ａ及び回路置換のためのフューズ配線１２ｂが形成される。
【００２８】
次に、図２に示すように、全面に例えば５０ｎｍ乃至１５０ｎｍの膜厚を有するシリコン酸化膜１３が形成され、このシリコン酸化膜１３上に所定の膜厚を有する無機ＳＯＧ（Spin On Glass）膜１４が塗布される。このシリコン酸化膜１３は、レーザによりフューズ配線１２ｂを加工（溶断又は溶接）して回路置換を行う際、フューズ配線１２ｂの材料が飛び散ることを防止するカバー膜である。従って、シリコン酸化膜１３の膜厚は、カバー膜としての役割を十分果たすことが可能な膜厚で形成される。また、ＳＯＧ膜１４はシリコン酸化させるために２００℃乃至４００℃程度の温度で焼き固められ、この際のＳＯＧ膜１４の膜厚は４０ｎｍ以上とする。
【００２９】
次に、図３に示すように、ＳＯＧ膜１４上に層間膜であるシリコン酸化膜１５が形成される。次に、シリコン酸化膜１３、１５及びＳＯＧ膜１４が除去され、第１の金属配線１２ａ上に接続孔１６が形成される。次に、全面に金属材が形成され、この金属材により接続孔１６が埋め込まれる。その後、ＣＭＰにより、シリコン酸化膜１５の表面が露出されるまで、金属材が平坦化される。次に、全面に金属配線材が形成され、この金属配線材がパターニングされる。その結果、接続孔１６上に、接続孔１６を介して第１の金属配線１２ａと接続する第２の金属配線１７が形成される。
【００３０】
次に、図４に示すように、全面にＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜（シリコン酸化膜）１８が形成され、このＴＥＯＳ膜１８上にシリコン窒化膜１９が形成される。このＴＥＯＳ膜１８及びシリコン窒化膜１９は、パシベーション膜となる。
【００３１】
次に、図５に示すように、シリコン窒化膜１９上に感光性のポリイミド樹脂膜２０が形成され、このポリイミド樹脂膜２０がリソグラフィによりパターニングされる。これにより、第２の金属配線１７上及びフューズ配線１２ｂ上のシリコン窒化膜１９の表面が露出される。
【００３２】
次に、図６に示すように、第１の条件を用いたドライエッチングにより、シリコン窒化膜１９が除去される。さらに、第１の条件から第２の条件へ連続して変化させ、この第２の条件を用いたドライエッチングにより、第２の金属配線１７上のＴＥＯＳ膜１８が除去されるとともに、ＳＯＧ膜１４をストッパーとしてフューズ配線１２ｂ上のＴＥＯＳ膜１８及びシリコン酸化膜１５が除去される。その結果、第２の金属配線１７の表面を露出するパッド開口２１が形成されるとともに、フューズ配線１２ｂ上にＳＯＧ膜１４の表面を露出する第１の開口部２２ａが形成される。
【００３３】
ここで、ドライエッチングとしては、例えばＲＩＥ法が用いられる。また、第１の条件は、例えばＣＨＦ3／ＣＦ4／Ｏ2ガス系で、ＴＥＯＳ膜１８とシリコン窒化膜１９がほぼ同じエッチング速度の関係となるような条件である。また、第２の条件は、例えばＣ4Ｆ8／ＣＯ／Ａｒガス系で、エッチングレートがシリコン酸化膜１５及びＴＥＯＳ膜１８＞ＳＯＧ膜１４、かつシリコン酸化膜１５及びＴＥＯＳ膜１８＞第２の金属配線１７の関係となるような条件である。このとき、第２の条件において、シリコン酸化膜１５及びＴＥＯＳ膜１８の対ＳＯＧ膜１４の選択比は２０乃至３０程度とることができ、シリコン酸化膜１５及びＴＥＯＳ膜１８の対第２の金属配線１７の選択比は１００程度とることができる。このように選択比が高いことより、例えばシリコン酸化膜１５の膜厚が非常に厚い場合でも、第２の金属配線１７の表面が除去されることなく、シリコン酸化膜１５のみを確実に除去できる。
【００３４】
尚、第２の条件によってエッチングする際、ＳＯＧ膜１４表面に１０ｎｍ以下の膜厚を有するＳＯＧ改質膜（図示せず）が形成される。このため、ＡｒスパッタによりＳＯＧ改質膜を除去する。但し、このＡｒスパッタ工程は省略することも可能である。
【００３５】
次に、図７に示すように、等方性エッチングにより、シリコン酸化膜１３の表面が露出するまで、ＳＯＧ膜１４が等方的に除去される。その結果、第１の開口部２２ａと連通し、シリコン酸化膜１３の表面を露出する第２の開口部２２ｂが形成される。つまり、フューズ配線１２ｂ上には、カバー膜となるシリコン酸化膜１３が残された状態となる。
【００３６】
ここで、等方性エッチングは、ＣＦ4を含むガスあるいはＣＦ4単ガスを用いたアッシャー処理又はＣＤＥ（Chemical Dry Etching）処理、若しくはアルカリ溶剤を用いたウエットエッチング処理により行われる。アッシャー処理又はＣＤＥ（Chemical Dry Etching）処理では、ＣＦ4プラズマを発生させ、このプラズマから生じたフッ素ラジカルによりエッチングが行われる。このような方法で等方性エッチングが行われた場合、ＳＯＧ膜１４の対シリコン酸化膜１３の選択比は５０以上とることができる。
【００３７】
その後、最上層配線のパッド表面に付着したエッチングによる堆積物がコリン液及び水洗処理により除去される。以上のようにして、第２の金属配線１７上にはパッド開口２１が形成され、フューズ配線１２ｂ上には第１、第２の開口部２２ａ、２２ｂからなるフューズ窓２２が形成される。
【００３８】
尚、フューズ窓２２の第２の開口部２２ｂは、ＳＯＧ膜１４が等方的に除去されて形成されている。このため、第２の開口部２２ｂの上面の開口は、第１の開口部２２ａの開口よりも大きく、第２の開口部２２ｂの底面の開口は、前記第２の開口部２２ｂの上面の開口よりも小さくなっている。また、第２の開口部２２ｂの側面は曲面を有しており、つまり第２の開口部２２ｂの底面の角が丸みを帯びた形状となっている。
【００３９】
また、上述したエッチングにおいて、無機ＳＯＧ膜は膜中にＯＨ基を含み親水性であるため、ＯＨ基を持つアルカリ溶液が膜中に浸透されてエッチングが行われる。これに対し、シリコン酸化膜は撥水性であるため、アルカリ溶液が浸透せず、エッチングが行われない。また、ＣＤＥあるいはアッシャーを用いたＣＦ4を含むガスあるいはＣＦ4の単ガスでは、無機ＳＯＧ膜のＨが、ＣＦ4のＦラジカルと反応するため、エッチングが行われる。これに対し、シリコン酸化膜はエッチングにイオンアシストが必要であるため、ラジカル成分だけではエッチングされにくい。さらに、膜構造においては、シリコン酸化膜はＣＶＤで形成されるため緻密な膜であるのに対し、無機ＳＯＧ膜は塗布型の装置で成膜してポーラスな膜を形成するため膜の結合が弱い。これらの原因から、シリコン酸化膜と無機シリコン酸化膜は上述する方法により高選択エッチングが可能である。
【００４０】
上記本発明の第１の実施形態によれば、フューズ配線１２ｂ上の層間膜は、カバー膜として残すべきシリコン酸化膜１３と、エッチングで除去すべきＳＯＧ膜１４及びシリコン酸化膜１５とから形成され、層間膜が積層化されている。従って、フューズ配線１２ｂ上の層間膜を加工する際、シリコン酸化膜１３の表面でエッチングを停止することにより、従来よりも制御性よくフューズ配線１２ｂ上の層間膜を加工できる。
【００４１】
さらに、層間膜の一部が低誘電率膜であるＳＯＧ膜１４で形成されているため、配線間の容量の低減化が図られる。
【００４２】
尚、層間膜は、ＳＯＧ膜１４とシリコン酸化膜１５からなる多層構造に限定されず、例えばＳＯＧ膜のみからなる単層構造でもよい。この場合、上記実施の形態の効果と同様の効果が得られるだけでなく、さらに配線間の容量を低減できる。
【００４３】
また、シリコン酸化膜１３、１５は、例えば、ＴＥＯＳ膜、シリコン窒化膜、有機シリコン酸化膜に変えてもよい。
【００４４】
また、フューズ窓２２の形成の際、第２の金属配線１７の表面に多少のダメージは生じるが、第２の金属配線１７は導通可能であれば十分であるため、素子の性能には問題ない。
【００４５】
［第２の実施形態］
本発明の第２の実施形態は、第１の実施形態で示すようなフーズ配線の形成法を、例えば、深さ制御が必要な配線の絶縁膜の加工に利用した例である。以下、本発明の第２の実施形態に係わる半導体装置の製造方法について説明する。
【００４６】
まず、図８に示すように、シリコン酸化膜１１内に配線２３が形成された後、全面にシリコン酸化膜１３が形成される。このシリコン酸化膜１３内に金属材で埋め込まれた接続孔２４が形成される。次に、全面に後述する配線の深さの膜厚を有する無機ＳＯＧ（Spin On Glass）膜１４が塗布される。このＳＯＧ膜１４上にシリコン酸化膜１５が形成され、このシリコン酸化膜１５上に反射防止膜２５が形成される。この反射防止膜２５上にレジスト膜２６が形成されてパターニングされる。
【００４７】
次に、図９に示すように、パターニングされたレジスト膜２６をマスクとして、ＣＨＦ3／ＣＦ4／Ｏ2ガス系を用いたＲＩＥにより、反射防止膜２５が除去される。さらに、連続してガスを変化させ、第１の実施形態と同様に、対ＳＯＧ膜１４と高選択比となる条件で、Ｃ4Ｆ8／ＣＯ／Ａｒガス系を用いたＲＩＥにより、ＳＯＧ膜１４をストッパーとしてシリコン酸化膜１５が除去される。
【００４８】
次に、図１０に示すように、Ｏ2ガスを用いたアッシャー処理により、レジスト膜２６と反射防止膜２５が剥離除去される。
【００４９】
尚、シリコン酸化膜１５をエッチングする際、ＳＯＧ膜１４表面に１０ｎｍ以下の膜厚を有するＳＯＧ改質膜（図示せず）が形成される。このため、レジスト膜２６と反射防止膜２５が剥離除去後、ＡｒスパッタによりＳＯＧ改質膜を除去する。但し、このＡｒスパッタ工程は省略することも可能である。
【００５０】
次に、図１１に示すように、等方性エッチングにより、シリコン酸化膜１３及び接続孔２４の表面が露出するまで、ＳＯＧ膜１４が等方的に除去される。その結果、配線溝２７が形成される。ここで、等方性エッチングは、ＣＦ4を含むガスあるいはＣＦ4単ガスを用いたアッシャー処理又はＣＤＥ（Chemical Dry Etching）処理、若しくはアルカリ溶剤を用いたウエットエッチング処理により行われる。
【００５１】
次に、図１２に示すように、ＣＭＰ処理等により、シリコン酸化膜１５が除去される。
【００５２】
次に、図１３に示すように、全面に配線材料２８が形成され、配線溝２７が埋め込まれる。ここで、配線材料２８としては、Ａｌ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕ、Ｗ、ＷＳｉ、Ｃｕ、Ａｇ等の金属材料を用いればよい。その後、図１４に示すように、ＣＭＰ処理等により、ＳＯＧ膜１４の表面が露出するまで配線材料２８が平坦化され、配線２９が形成される。
【００５３】
次に、図１５に示すように、全面にシリコン酸化膜１５ａが形成される。その後、図１６に示すように、シリコン酸化膜１５ａ上に反射防止膜２５ａが形成され、この反射防止膜２５ａ上にレジスト膜２６ａが形成されてパターニングされる。
【００５４】
次に、図１７に示すように、パターニングされたレジスト膜２６ａをマスクとして、ＣＨＦ3／ＣＦ4／Ｏ2ガス系を用いたＲＩＥにより、反射防止膜２５が除去される。さらに、連続してガスを変化させ、第１の実施形態と同様に、対ＳＯＧ膜１４及び配線２９と高選択比となる条件で、Ｃ4Ｆ8／ＣＯ／Ａｒガス系を用いたＲＩＥにより、ＳＯＧ膜１４をストッパーとしてシリコン酸化膜１５ａが除去される。その後、図１８に示すように、Ｏ2ガスを用いたアッシャー処理により、レジスト膜２６ａと反射防止膜２５ａが剥離除去される。その結果、シリコン酸化膜１５ａ内に、配線２９と接続する接続孔３０が形成される。
【００５５】
次に、図１９に示すように、全面に配線材料２８ａが形成され、接続孔３０が埋め込まれる。その後、図２０に示すように、ＣＭＰ処理等により、シリコン酸化膜１５ａの表面が露出するまで配線材料２８ａが平坦化される。このようにして、多層配線構造の半導体装置が形成される。
【００５６】
上記本発明の第２の実施形態によれば、配線２９は、配線の上部が下部よりも大きな面積を有し、角に丸みを帯びた形状とすることができる。これにより、通常配線の角で発生する電界集中を抑制できる。
【００５７】
さらに、層間膜の一部が低誘電率膜であるＳＯＧ膜１４で形成されているため、配線間の容量の低減化が図られる。これは、微細加工技術に大きなメリットとなる。
【００５８】
尚、配線２９の上部、下部に形成される絶縁膜は、シリコン酸化膜１３、１５、３０に限定されない。例えば、シリコン窒化膜、シリコン酸化窒化膜、有機シリコン酸化膜、ＳｉＣ膜等の層間絶縁膜を用いることが可能である。
【００５９】
また、配線溝２７を配線材料２８で埋め込む際、上部のシリコン酸化膜１５は取り除かず、電解メッキにより配線材料２８を成長させて配線溝２７を埋め込み、ＣＭＰ処理により配線２９を形成してもよい。
【００６０】
また、配線溝２７を配線材料２８で埋め込む前に、ＴｉＮ、Ｔｉ、Ｎｂ等のバリアメタルを形成してもよいし、バリアとなる絶縁膜を形成してもよい。
【００６１】
その他、本発明は、その要旨を逸脱しない範囲で、種々変形して実施することが可能である。
【００６２】
【発明の効果】
以上説明したように本発明によれば、絶縁膜を制御性よく加工することが可能な半導体装置及びその製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図２】図１に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図３】図２に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図４】図３に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図５】図４に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図６】図５に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図７】図６に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図８】本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図９】図８に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１０】図９に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１１】図１０に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１２】図１１に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１３】図１２に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１４】図１３に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１５】図１４に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１６】図１５に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１７】図１６に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１８】図１７に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１９】図１８に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図２０】図１９に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図２１】従来技術による半導体装置の製造工程を示す断面図。
【図２２】図２１に続く、従来技術による半導体装置の製造工程を示す断面図。
【図２３】図２２に続く、従来技術による半導体装置の製造工程を示す断面図。
【符号の説明】
１１、１３、１５、１５ａ…シリコン酸化膜、
１１ａ…溝、
１２ａ…第１の金属配線、
１２ｂ…フューズ配線、
１４…ＳＯＧ膜、
１６、２４、３０…接続孔、
１７…第２の金属配線、
１８…ＴＥＯＳ膜（シリコン酸化膜）、
１９…シリコン窒化膜、
２０…ポリイミド樹脂膜、
２１…パッド開口、
２２…フューズ窓、
２２ａ…第１の開口部、
２２ｂ…第２の開口部、
２３、２９…配線、
２５、２５ａ…反射防止膜、
２６、２６ａ…レジスト膜、
２７…配線溝、
２８、２８ａ…配線材料。
Claims (13)
- 第１の絶縁膜内に第１の金属配線と配線を選択的に形成する工程と、
全面に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上にＳＯＧ膜を形成する工程と、
前記ＳＯＧ膜上に第３の絶縁膜を形成する工程と、
前記第１の金属配線上の前記第２、第３の絶縁膜及び前記ＳＯＧ膜内に接続孔を形成する工程と、
前記接続孔上に前記第１の金属配線と接続する第２の金属配線を選択的に形成する工程と、
全面に第４の絶縁膜を形成する工程と、
前記第４の絶縁膜上に第５の絶縁膜を形成する工程と、
前記第２の配線の上方及び前記配線の上方の前記第５の絶縁膜の表面を露出するように、前記第５の絶縁膜上に樹脂膜を形成する工程と、
第１の条件を用いたドライエッチングにより、前記第５の絶縁膜を除去する工程と、
第２の条件を用いたドライエッチングにより、前記第２の金属配線上の前記第４の絶縁膜を除去して前記第２の金属配線の表面を露出するパッド開口を形成するとともに、前記配線上の前記第３、第４の絶縁膜を除去して前記ＳＯＧ膜の表面を露出する第１の開口部を形成する工程と、
エッチングにより、前記配線上の前記ＳＯＧ膜を除去し、前記第２の絶縁膜の表面を露出する第２の開口部を形成する工程と
を含むことを特徴とする半導体装置の製造方法。 - 前記ＳＯＧ膜は無機ＳＯＧ膜であり、前記第２、第３の絶縁膜はシリコン酸化膜、シリコン窒化膜、又は有機シリコン酸化膜のいずれかからなる膜であることを特徴とする請求項１記載の半導体装置の製造方法。
- 前記ＳＯＧ膜を除去する工程における前記エッチングは、等方性エッチングであることを特徴とする請求項１記載の半導体装置の製造方法。
- 前記ＳＯＧ膜を除去する工程における前記エッチングは、ＣＦ4を含むガスあるいはＣＦ4単ガスを用いたアッシャー処理、ＣＦ4を含むガスあるいはＣＦ4単ガスを用いたＣＤＥ処理、あるいはアルカリ溶剤を用いたウエットエッチング処理のいずれかにより行われることを特徴とする請求項１記載の半導体装置の製造方法。
- 前記ドライエッチングはＲＩＥ法であり、前記第２の条件はエッチングレートが前記第３、第４の絶縁膜＞前記ＳＯＧ膜、かつ前記第３、第４の絶縁膜＞前記第２の金属配線の関係となる条件であることを特徴とする請求項１記載の半導体装置の製造方法。
- 前記第１の絶縁膜内に形成される前記配線は、フューズ配線であることを特徴とする請求項１記載の半導体装置の製造方法。
- 第１の絶縁膜内に形成された配線と、
前記第１の絶縁膜及び前記配線上に形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成されたＳＯＧ膜と、
前記ＳＯＧ膜上に形成された第３の絶縁膜と、
前記配線上の前記第３の絶縁膜及び前記ＳＯＧ膜内に形成された開口部と
を具備することを特徴とする半導体装置。 - 第１の絶縁膜内に形成された配線と、
前記配線上に形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成されたＳＯＧ膜と、
前記ＳＯＧ膜上に形成された第３の絶縁膜と、
前記配線上の前記第３の絶縁膜内に形成された第１の開口部と、
前記第１の開口部と連通し、前記ＳＯＧ膜内に形成された第２の開口部と
を具備することを特徴とする半導体装置。 - 前記第２の開口部の上面の開口は前記第１の開口部の開口よりも大きく、前記第２の開口部の底面の開口は前記第２の開口部の上面の開口よりも小さく、前記第２の開口部の側面は曲面を有していることを特徴とする請求項８記載の半導体装置。
- 前記ＳＯＧ膜は無機ＳＯＧ膜であり、前記第２、第３の絶縁膜はシリコン酸化膜、シリコン窒化膜、又は有機シリコン酸化膜のいずれかからなる膜であることを特徴とする請求項７又は８記載の半導体装置。
- 前記配線は、フューズ配線であることを特徴とする請求項７又は８記載の半導体装置。
- 前記第２の絶縁膜内に形成された前記配線と前記第２の開口部とを接続する接続孔とをさらに具備し、
前記第１、第２の開口部及び前記接続孔は金属材で埋め込まれていることを特徴とする請求項８記載の半導体装置。 - 第１の絶縁膜上に形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成された第３の絶縁膜と、
前記第３の絶縁膜上に形成された第４の絶縁膜と、
前記第１の絶縁膜内に形成された第１の配線と、
前記第３の絶縁膜内に形成された第２の配線と、
前記第２の絶縁膜内に形成された前記第１の配線と前記第２の配線とを接続する第１の接続孔と、
前記第４の絶縁膜内に形成された前記第２の配線と接続する第２の接続孔と、前記第２の配線の上面の開口は前記第２の接続孔の開口よりも大きく、前記第２の配線の底面の開口は前記第２の配線の上面の開口よりも小さく、前記第２の配線の側面は曲面を有していることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000087552A JP3670552B2 (ja) | 2000-03-27 | 2000-03-27 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2000087552A JP3670552B2 (ja) | 2000-03-27 | 2000-03-27 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001274247A JP2001274247A (ja) | 2001-10-05 |
| JP3670552B2 true JP3670552B2 (ja) | 2005-07-13 |
Family
ID=18603547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3670552B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7067896B2 (en) * | 2002-11-13 | 2006-06-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Microelectronic fabrication having edge passivated bond pad integrated with option selection device access aperture |
| JP2006049759A (ja) * | 2004-08-09 | 2006-02-16 | Renesas Technology Corp | 半導体装置及び半導体装置の製造方法 |
| JP2006073891A (ja) * | 2004-09-03 | 2006-03-16 | Renesas Technology Corp | 半導体装置及び半導体装置の製造方法 |
| JP2007019188A (ja) | 2005-07-06 | 2007-01-25 | Renesas Technology Corp | 半導体集積回路装置およびその製造方法 |
| JP2007194475A (ja) * | 2006-01-20 | 2007-08-02 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP4405488B2 (ja) | 2006-08-30 | 2010-01-27 | 株式会社東芝 | 半導体装置及び半導体装置の製造方法 |
-
2000
- 2000-03-27 JP JP2000087552A patent/JP3670552B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2001274247A (ja) | 2001-10-05 |
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