JP2001176963A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 微細化された半導体装置において微小径のコ
ンタクトホールを形成する場合においても，第１のゲー
ト電極と第２のゲート電極との間で充分なコンタクトを
取ることができる半導体装置の製造方法を提供する 【解決手段】 層間絶縁膜上に第１のＰｏｌｙ−Ｓｉ膜
を形成し，所定位置をフォトリソグラフィ及びエッチン
グにより開口し，第１のＰｏｌｙ−Ｓｉ膜の表面上に第
２のＰｏｌｙ−Ｓｉ膜を成膜した後全面エッチングし，
第１のＰｏｌｙ−Ｓｉ膜の側壁にのみ第２のＰｏｌｙ−
Ｓｉ膜を残留させてマスク膜とし，層間絶縁膜の所定位
置をエッチングして第１のゲート電極上を開放するコン
タクトホールを形成し，コンタクトホール内部を含む全
面にＢＡＲＣ膜を塗布した後，ＢＡＲＣ膜のエッチング
レートがＰｏｌｙ−Ｓｉ膜のエッチングレートよりも低
い条件でＢＡＲＣ膜及びＰｏｌｙ−Ｓｉマスク膜をエッ
チング除去する
ンタクトホールを形成する場合においても，第１のゲー
ト電極と第２のゲート電極との間で充分なコンタクトを
取ることができる半導体装置の製造方法を提供する 【解決手段】 層間絶縁膜上に第１のＰｏｌｙ−Ｓｉ膜
を形成し，所定位置をフォトリソグラフィ及びエッチン
グにより開口し，第１のＰｏｌｙ−Ｓｉ膜の表面上に第
２のＰｏｌｙ−Ｓｉ膜を成膜した後全面エッチングし，
第１のＰｏｌｙ−Ｓｉ膜の側壁にのみ第２のＰｏｌｙ−
Ｓｉ膜を残留させてマスク膜とし，層間絶縁膜の所定位
置をエッチングして第１のゲート電極上を開放するコン
タクトホールを形成し，コンタクトホール内部を含む全
面にＢＡＲＣ膜を塗布した後，ＢＡＲＣ膜のエッチング
レートがＰｏｌｙ−Ｓｉ膜のエッチングレートよりも低
い条件でＢＡＲＣ膜及びＰｏｌｙ−Ｓｉマスク膜をエッ
チング除去する
Description
【０００１】
【発明の属する技術分野】本発明は，半導体装置の製造
方法に関し，さらに詳細には，半導体基板上に形成した
層間絶縁膜を介して下部電極（ゲート電極）を開放する
いわゆるコンタクトホールの形成工程を含む半導体装置
の製造方法に関する。
方法に関し，さらに詳細には，半導体基板上に形成した
層間絶縁膜を介して下部電極（ゲート電極）を開放する
いわゆるコンタクトホールの形成工程を含む半導体装置
の製造方法に関する。
【０００２】
【従来の技術】近年においては，半導体装置の高集積化
に伴ない素子の微細化が進んでいることから，半導体装
置を高い精度で加工する技術が要求されている。例え
ば，下部電極と上部電極とを連結するコンタクトホール
は，０．１ｍｍ以下の微小開口径とする必要がある。こ
のような，フォトリソグラフィ解像度の限界値よりも小
さい開口径は，フォトリソグラフィ技術だけで開口する
ことができない。このため，通常，エッチング工程で極
微細なマスクを作製することによりコンタクトホールを
形成する方法が実施される。
に伴ない素子の微細化が進んでいることから，半導体装
置を高い精度で加工する技術が要求されている。例え
ば，下部電極と上部電極とを連結するコンタクトホール
は，０．１ｍｍ以下の微小開口径とする必要がある。こ
のような，フォトリソグラフィ解像度の限界値よりも小
さい開口径は，フォトリソグラフィ技術だけで開口する
ことができない。このため，通常，エッチング工程で極
微細なマスクを作製することによりコンタクトホールを
形成する方法が実施される。
【０００３】かかる従来の方法を図３に基づいて説明す
る。図３は，半導体装置の製造方法を示す断面図であ
る。
る。図３は，半導体装置の製造方法を示す断面図であ
る。
【０００４】まず，図３（ａ）に示すように，半導体基
板１上に形成した第１のゲート電極上２に被エッチング
膜である酸化膜３（層間絶縁膜）を形成し，この酸化膜
３上に，膜厚４，０００ÅのＰｏｌｙ−Ｓｉ膜４をＣＶ
Ｄ法により成膜する。次いで，図３（ｂ）に示すよう
に，フォトリソグラフィ工程で開口径０．２６μｍのコ
ンタクトホールのレジストパターン５を形成し，これを
マスク膜として，ドライエッチング法によりＰｏｌｙ−
Ｓｉ膜４をエッチングする。
板１上に形成した第１のゲート電極上２に被エッチング
膜である酸化膜３（層間絶縁膜）を形成し，この酸化膜
３上に，膜厚４，０００ÅのＰｏｌｙ−Ｓｉ膜４をＣＶ
Ｄ法により成膜する。次いで，図３（ｂ）に示すよう
に，フォトリソグラフィ工程で開口径０．２６μｍのコ
ンタクトホールのレジストパターン５を形成し，これを
マスク膜として，ドライエッチング法によりＰｏｌｙ−
Ｓｉ膜４をエッチングする。
【０００５】さらに，図３（ｃ）に示すように，上記レ
ジストマスク５をアッシングにより灰化除去した後，開
口したＰｏｌｙ−Ｓｉ膜４上に膜厚８００ÅのＰｏｌｙ
−Ｓｉ膜６をＣＶＤ法で成膜する。次いで，図３（ｄ）
に示すように，ドライエッチング法で１，０００Å程度
のＰｏｌｙ−Ｓｉ膜６を全面エッチバックする。このと
き，Ｐｏｌｙ−Ｓｉ膜４上のＰｏｌｙ−Ｓｉ膜６はエッ
チング除去され，Ｐｏｌｙ−Ｓｉ膜４の開口部側壁に形
成されたＰｏｌｙ−Ｓｉ膜６のみが残留する。このよう
に，フォトリソグラフィ工程で０．２６μｍあったマス
ク膜の開口径が０．１μｍまで微小化される。
ジストマスク５をアッシングにより灰化除去した後，開
口したＰｏｌｙ−Ｓｉ膜４上に膜厚８００ÅのＰｏｌｙ
−Ｓｉ膜６をＣＶＤ法で成膜する。次いで，図３（ｄ）
に示すように，ドライエッチング法で１，０００Å程度
のＰｏｌｙ−Ｓｉ膜６を全面エッチバックする。このと
き，Ｐｏｌｙ−Ｓｉ膜４上のＰｏｌｙ−Ｓｉ膜６はエッ
チング除去され，Ｐｏｌｙ−Ｓｉ膜４の開口部側壁に形
成されたＰｏｌｙ−Ｓｉ膜６のみが残留する。このよう
に，フォトリソグラフィ工程で０．２６μｍあったマス
ク膜の開口径が０．１μｍまで微小化される。
【０００６】さらに，図３（ｅ）に示すように，上記工
程で形成された開口径０．１μｍのＰｏｌｙ−Ｓｉ膜６
をマスク膜として，酸化膜３をエッチングし，第１のゲ
ート電極２上を開放するコンタクトホール７が形成され
る。次いで，図３（ｆ）に示すように，コンタクトホー
ル７内を含む全面に膜厚３，０００ÅのＰｏｌｙ−Ｓｉ
８をＣＶＤ法で成膜し，コンタクトホール７内をＰｏｌ
ｙ−Ｓｉ膜８で埋め込む。
程で形成された開口径０．１μｍのＰｏｌｙ−Ｓｉ膜６
をマスク膜として，酸化膜３をエッチングし，第１のゲ
ート電極２上を開放するコンタクトホール７が形成され
る。次いで，図３（ｆ）に示すように，コンタクトホー
ル７内を含む全面に膜厚３，０００ÅのＰｏｌｙ−Ｓｉ
８をＣＶＤ法で成膜し，コンタクトホール７内をＰｏｌ
ｙ−Ｓｉ膜８で埋め込む。
【０００７】さらに，図３（ｇ）に示すように，ドライ
エッチング法で上記Ｐｏｌｙ−Ｓｉ膜８を全面エッチバ
ックする。次いで，図３（ｈ）に示すように，ＣＶＤ法
で膜厚１，０００ÅのＰｏｌｙ−Ｓｉ膜９を，コンタク
トホール８を埋め込むように堆積し，導電プラグを形成
する。さらに，Ｐｏｌｙ−Ｓｉ膜９上に膜厚１，０００
ÅのＷＳｉ膜１０を成膜し，フォトリソグラフィ工程で
配線パターンのレジストマスク１１を形成する。
エッチング法で上記Ｐｏｌｙ−Ｓｉ膜８を全面エッチバ
ックする。次いで，図３（ｈ）に示すように，ＣＶＤ法
で膜厚１，０００ÅのＰｏｌｙ−Ｓｉ膜９を，コンタク
トホール８を埋め込むように堆積し，導電プラグを形成
する。さらに，Ｐｏｌｙ−Ｓｉ膜９上に膜厚１，０００
ÅのＷＳｉ膜１０を成膜し，フォトリソグラフィ工程で
配線パターンのレジストマスク１１を形成する。
【０００８】さらに，図３（ｉ）に示すように，エッチ
ング工程で上記ＷＳｉ／Ｐｏｌｙ−Ｓｉ積層膜を加工
し，配線（第２のゲート電極）を形成する。
ング工程で上記ＷＳｉ／Ｐｏｌｙ−Ｓｉ積層膜を加工
し，配線（第２のゲート電極）を形成する。
【０００９】
【発明が解決しようとする課題】このように，従来の方
法においても，フォトリソグラフィ限界以下の極微細な
コンタクトホールは形成することはできるが，しかしな
がら，図４に示すように，コンタクトホール内の埋め込
みＰｏｌｙ−Ｓｉをエッチバックする際に，オーバエッ
チングされるという問題がある。即ち，コンタクトホー
ル内のＰｏｌｙ−Ｓｉ膜が下地段差部に残留しないよう
にエッチバックするため，コンタクトホール底部の第１
のゲート電極（ＷＳｉ及びＰｏｌｙ−Ｓｉ）までエッチ
ング除去されてしまうという問題がある（図４（ａ）参
照）。この結果，コンタクトホール内に導電プラグを形
成しても，第１のゲート電極と第２のゲート電極との間
で充分なコンタクトを取ることができないため（図４
（ｂ），（ｃ）参照），高抵抗となり，デバイスが動作
しないという問題がある。
法においても，フォトリソグラフィ限界以下の極微細な
コンタクトホールは形成することはできるが，しかしな
がら，図４に示すように，コンタクトホール内の埋め込
みＰｏｌｙ−Ｓｉをエッチバックする際に，オーバエッ
チングされるという問題がある。即ち，コンタクトホー
ル内のＰｏｌｙ−Ｓｉ膜が下地段差部に残留しないよう
にエッチバックするため，コンタクトホール底部の第１
のゲート電極（ＷＳｉ及びＰｏｌｙ−Ｓｉ）までエッチ
ング除去されてしまうという問題がある（図４（ａ）参
照）。この結果，コンタクトホール内に導電プラグを形
成しても，第１のゲート電極と第２のゲート電極との間
で充分なコンタクトを取ることができないため（図４
（ｂ），（ｃ）参照），高抵抗となり，デバイスが動作
しないという問題がある。
【００１０】したがって，本発明の課題は，微細化され
た半導体装置において微小径のコンタクトホールを形成
する場合においても，第１のゲート電極と第２のゲート
電極との間で充分なコンタクトを取ることが可能な新規
かつ改良された半導体装置の製造方法を提供することに
ある。
た半導体装置において微小径のコンタクトホールを形成
する場合においても，第１のゲート電極と第２のゲート
電極との間で充分なコンタクトを取ることが可能な新規
かつ改良された半導体装置の製造方法を提供することに
ある。
【００１１】
【課題を解決するための手段】上記課題を解決するため
に，請求項１に記載の方法においては，第１のゲート電
極を形成した半導体基板上に層間絶縁膜を形成する工程
と，前記層間絶縁膜上に第１のＰｏｌｙ−Ｓｉ膜を形成
する工程と，前記第１のＰｏｌｙ−Ｓｉ膜の所定位置を
フォトリソグラフィ及びエッチングにより開口する工程
と，前記開口部底部に露出する前記層間絶縁膜表面を含
む前記第１のＰｏｌｙ−Ｓｉ膜の全表面に第２のＰｏｌ
ｙ−Ｓｉ膜を成膜する工程と，前記第２のＰｏｌｙ−Ｓ
ｉ膜を全面エッチングし，前記第１のＰｏｌｙ−Ｓｉ膜
の開口部側壁にのみ前記第２のＰｏｌｙ−Ｓｉ膜を残留
させる工程と，前記第１のＰｏｌｙ−Ｓｉ膜及び前記残
留する第２のＰｏｌｙ−Ｓｉ膜をマスク膜として前記層
間絶縁膜の所定位置をエッチングし，前記第１のゲート
電極上を開放するコンタクトホールを形成する工程と，
前記コンタクトホール内部を含む全面にＢＡＲＣ膜（反
射防止膜）を塗布する工程と，前記ＢＡＲＣ膜のエッチ
ングレートが前記Ｐｏｌｙ−Ｓｉ膜のエッチングレート
よりも低い条件で，前記層間絶縁膜上に形成された前記
ＢＡＲＣ膜，前記第１のＰｏｌｙ−Ｓｉ膜，前記残留す
る第２のＰｏｌｙ−Ｓｉ膜を全面エッチバックする工程
と，前記コンタクトホール内に残留する前記ＢＡＲＣ膜
を除去する工程と，前記各工程により形成された構造上
に導電プラグ及び第２のゲート電極を形成する工程とを
有することを特徴とする半導体装置の製造方法が提供さ
れる。
に，請求項１に記載の方法においては，第１のゲート電
極を形成した半導体基板上に層間絶縁膜を形成する工程
と，前記層間絶縁膜上に第１のＰｏｌｙ−Ｓｉ膜を形成
する工程と，前記第１のＰｏｌｙ−Ｓｉ膜の所定位置を
フォトリソグラフィ及びエッチングにより開口する工程
と，前記開口部底部に露出する前記層間絶縁膜表面を含
む前記第１のＰｏｌｙ−Ｓｉ膜の全表面に第２のＰｏｌ
ｙ−Ｓｉ膜を成膜する工程と，前記第２のＰｏｌｙ−Ｓ
ｉ膜を全面エッチングし，前記第１のＰｏｌｙ−Ｓｉ膜
の開口部側壁にのみ前記第２のＰｏｌｙ−Ｓｉ膜を残留
させる工程と，前記第１のＰｏｌｙ−Ｓｉ膜及び前記残
留する第２のＰｏｌｙ−Ｓｉ膜をマスク膜として前記層
間絶縁膜の所定位置をエッチングし，前記第１のゲート
電極上を開放するコンタクトホールを形成する工程と，
前記コンタクトホール内部を含む全面にＢＡＲＣ膜（反
射防止膜）を塗布する工程と，前記ＢＡＲＣ膜のエッチ
ングレートが前記Ｐｏｌｙ−Ｓｉ膜のエッチングレート
よりも低い条件で，前記層間絶縁膜上に形成された前記
ＢＡＲＣ膜，前記第１のＰｏｌｙ−Ｓｉ膜，前記残留す
る第２のＰｏｌｙ−Ｓｉ膜を全面エッチバックする工程
と，前記コンタクトホール内に残留する前記ＢＡＲＣ膜
を除去する工程と，前記各工程により形成された構造上
に導電プラグ及び第２のゲート電極を形成する工程とを
有することを特徴とする半導体装置の製造方法が提供さ
れる。
【００１２】上記構成によれば，コンタクトホール内を
Ｐｏｌｙ−Ｓｉ膜よりもエッチングレートの低いＢＡＲ
Ｃ膜で埋め込んだ後，Ｐｏｌｙ−Ｓｉマスク膜をエッチ
ング除去するので，コンタクトホール底部の第１のゲー
ト電極がエッチングにより貫通することはなく，第１の
ゲート電極と第２のゲート電極とのコンタクトを正常に
保つことができる。
Ｐｏｌｙ−Ｓｉ膜よりもエッチングレートの低いＢＡＲ
Ｃ膜で埋め込んだ後，Ｐｏｌｙ−Ｓｉマスク膜をエッチ
ング除去するので，コンタクトホール底部の第１のゲー
ト電極がエッチングにより貫通することはなく，第１の
ゲート電極と第２のゲート電極とのコンタクトを正常に
保つことができる。
【００１３】また，上記課題を解決するために，請求項
２に記載の発明では，第１のゲート電極を形成した半導
体基板上に層間絶縁膜を形成する工程と，前記層間絶縁
膜上にＳｉＮ膜を形成する工程と，前記ＳｉＮ膜上に第
１のＰｏｌｙ−Ｓｉ膜を形成する工程と，前記第１のＰ
ｏｌｙ−Ｓｉ膜の所定位置をフォトリソグラフィ及びエ
ッチングにより開口する工程と，前記開口部底部に露出
する前記ＳｉＮ膜を含む前記第１のＰｏｌｙ−Ｓｉ膜の
全表面に第２のＰｏｌｙ−Ｓｉ膜を成膜する工程と，前
記第１のＰｏｌｙ−Ｓｉ膜上及び前記ＳｉＮ膜上に形成
された前記第２のＰｏｌｙ−Ｓｉ膜をエッチングにより
除去し，前記第１のＰｏｌｙ−Ｓｉ膜の開口部側壁にの
み前記第２のＰｏｌｙ−Ｓｉ膜を残留させる工程と，前
記第１のＰｏｌｙ−Ｓｉ膜及び前記残留する第２のＰｏ
ｌｙ−Ｓｉ膜をマスク膜として，前記開口部底部に露出
する前記ＳｉＮ膜をエッチングにより除去する工程と，
前記ＳｉＮ膜上の前記第１のＰｏｌｙ−Ｓｉ膜及び前記
残留する第２のＰｏｌｙ−Ｓｉ膜を除去する工程と，前
記ＳｉＮ膜をマスク膜として，前記ＳｉＮ膜から露出す
る前記層間絶縁膜をエッチングし，前記第１のゲート電
極上を開放するコンタクトホールを形成する工程と，前
記各工程により形成された構造上に導電プラグ及び第２
のゲート電極を形成する工程とを有することを特徴とす
る半導体装置の製造方法が提供される。
２に記載の発明では，第１のゲート電極を形成した半導
体基板上に層間絶縁膜を形成する工程と，前記層間絶縁
膜上にＳｉＮ膜を形成する工程と，前記ＳｉＮ膜上に第
１のＰｏｌｙ−Ｓｉ膜を形成する工程と，前記第１のＰ
ｏｌｙ−Ｓｉ膜の所定位置をフォトリソグラフィ及びエ
ッチングにより開口する工程と，前記開口部底部に露出
する前記ＳｉＮ膜を含む前記第１のＰｏｌｙ−Ｓｉ膜の
全表面に第２のＰｏｌｙ−Ｓｉ膜を成膜する工程と，前
記第１のＰｏｌｙ−Ｓｉ膜上及び前記ＳｉＮ膜上に形成
された前記第２のＰｏｌｙ−Ｓｉ膜をエッチングにより
除去し，前記第１のＰｏｌｙ−Ｓｉ膜の開口部側壁にの
み前記第２のＰｏｌｙ−Ｓｉ膜を残留させる工程と，前
記第１のＰｏｌｙ−Ｓｉ膜及び前記残留する第２のＰｏ
ｌｙ−Ｓｉ膜をマスク膜として，前記開口部底部に露出
する前記ＳｉＮ膜をエッチングにより除去する工程と，
前記ＳｉＮ膜上の前記第１のＰｏｌｙ−Ｓｉ膜及び前記
残留する第２のＰｏｌｙ−Ｓｉ膜を除去する工程と，前
記ＳｉＮ膜をマスク膜として，前記ＳｉＮ膜から露出す
る前記層間絶縁膜をエッチングし，前記第１のゲート電
極上を開放するコンタクトホールを形成する工程と，前
記各工程により形成された構造上に導電プラグ及び第２
のゲート電極を形成する工程とを有することを特徴とす
る半導体装置の製造方法が提供される。
【００１４】上記構成によれば，ＳｉＮ膜をマスク膜と
してコンタクトホールを形成するので，従来のＰｏｌｙ
−Ｓｉマスク膜を除去する際に必要であった埋め込みＰ
ｏｌｙ−Ｓｉ膜を形成する必要がない。従って，Ｐｏｌ
ｙ−Ｓｉプラグが消失して第１のゲート電極と第２のゲ
ート電極との間でコンタクト不良が発生することもな
い。
してコンタクトホールを形成するので，従来のＰｏｌｙ
−Ｓｉマスク膜を除去する際に必要であった埋め込みＰ
ｏｌｙ−Ｓｉ膜を形成する必要がない。従って，Ｐｏｌ
ｙ−Ｓｉプラグが消失して第１のゲート電極と第２のゲ
ート電極との間でコンタクト不良が発生することもな
い。
【００１５】
【発明の実施の形態】以下，本発明の好適な実施の形態
について，添付図面を参照しながら詳細に説明する。
尚，以下の説明および添付図面において，同一の機能及
び構成を有する構成要素については，同一符号を付する
ことにより，重複説明を省略する。
について，添付図面を参照しながら詳細に説明する。
尚，以下の説明および添付図面において，同一の機能及
び構成を有する構成要素については，同一符号を付する
ことにより，重複説明を省略する。
【００１６】（第１の実施の形態）本実施形態において
は，Ｐｏｌｙ−Ｓｉ膜の代わりにＢＡＲＣ膜（Ｂｏｔｔ
ｏｍ ＡｎｔｉＲｅｆｌｅｃｔｉｖｅ Ｃｏａｔｉｎ
ｇ：反射防止膜）をコンタクトホール内に埋め込む構成
を採用する。このＢＡＲＣ膜は，その流動性により，表
面が平坦になりやすく，Ｐｏｌｙ−Ｓｉ膜よりもエッチ
ングレートが低いという特性を有する。以下，図１参照
しながら，第１の実施の形態について説明する。図１
は，本実施形態にかかる半導体装置の製造方法を説明す
るための説明図である。
は，Ｐｏｌｙ−Ｓｉ膜の代わりにＢＡＲＣ膜（Ｂｏｔｔ
ｏｍ ＡｎｔｉＲｅｆｌｅｃｔｉｖｅ Ｃｏａｔｉｎ
ｇ：反射防止膜）をコンタクトホール内に埋め込む構成
を採用する。このＢＡＲＣ膜は，その流動性により，表
面が平坦になりやすく，Ｐｏｌｙ−Ｓｉ膜よりもエッチ
ングレートが低いという特性を有する。以下，図１参照
しながら，第１の実施の形態について説明する。図１
は，本実施形態にかかる半導体装置の製造方法を説明す
るための説明図である。
【００１７】まず，図１（ａ）に示すように，半導体基
板１０１上に形成された第１のゲート電極１０２上に被
エッチング膜である酸化膜１０３（層間絶縁膜）を形成
し，この酸化膜１０３上に，例えば膜厚４，０００Åの
第１のＰｏｌｙ−Ｓｉ膜１０４を例えばＣＶＤ法により
成膜する。
板１０１上に形成された第１のゲート電極１０２上に被
エッチング膜である酸化膜１０３（層間絶縁膜）を形成
し，この酸化膜１０３上に，例えば膜厚４，０００Åの
第１のＰｏｌｙ−Ｓｉ膜１０４を例えばＣＶＤ法により
成膜する。
【００１８】次いで，図１（ｂ）に示すように，フォト
リソグラフィ工程で例えば開口径０．２６μｍのコンタ
クトホールのレジストパターン１０５を形成し，これを
マスクとして，ドライエッチング法により第１のＰｏｌ
ｙ−Ｓｉ膜１０４をエッチングする。
リソグラフィ工程で例えば開口径０．２６μｍのコンタ
クトホールのレジストパターン１０５を形成し，これを
マスクとして，ドライエッチング法により第１のＰｏｌ
ｙ−Ｓｉ膜１０４をエッチングする。
【００１９】さらに，図１（ｃ）に示すように，上記レ
ジストマスク１０５をアッシングにより灰化除去した
後，開口した第１のＰｏｌｙ−Ｓｉ膜１０４上に例えば
膜厚８００Åの第２のＰｏｌｙ−Ｓｉ膜１０６を例えば
ＣＶＤ法により成膜する。
ジストマスク１０５をアッシングにより灰化除去した
後，開口した第１のＰｏｌｙ−Ｓｉ膜１０４上に例えば
膜厚８００Åの第２のＰｏｌｙ−Ｓｉ膜１０６を例えば
ＣＶＤ法により成膜する。
【００２０】次いで，図１（ｄ）に示すように，ドライ
エッチング法で例えばｌ，０００Å程度の第２のＰｏｌ
ｙ−Ｓｉ膜１０６を全面エッチバックする。このとき，
第１のＰｏｌｙ−Ｓｉ膜１０４上及び酸化膜１０３上に
形成された第２のＰｏｌｙ−Ｓｉ膜１０６はエッチング
除去され，第１のＰｏｌｙ−Ｓｉ膜１０４の開口部側壁
に形成された第２のＰｏｌｙ−Ｓｉ膜１０６のみが残留
する。このように，フォトリソグラフィ工程で例えば
０．２６μｍあった開口径が例えば０．１μｍまで微小
化される。
エッチング法で例えばｌ，０００Å程度の第２のＰｏｌ
ｙ−Ｓｉ膜１０６を全面エッチバックする。このとき，
第１のＰｏｌｙ−Ｓｉ膜１０４上及び酸化膜１０３上に
形成された第２のＰｏｌｙ−Ｓｉ膜１０６はエッチング
除去され，第１のＰｏｌｙ−Ｓｉ膜１０４の開口部側壁
に形成された第２のＰｏｌｙ−Ｓｉ膜１０６のみが残留
する。このように，フォトリソグラフィ工程で例えば
０．２６μｍあった開口径が例えば０．１μｍまで微小
化される。
【００２１】さらに，図１（ｅ）に示すように，上記工
程で形成された例えば開口径０．１μｍのＰｏｌｙ−Ｓ
ｉ膜（第１のＰｏｌｙ−Ｓｉ膜１０４及び残留する第２
のＰｏｌｙ−Ｓｉ膜１０６）をマスク膜として，酸化膜
１０３をエッチングし，第１のゲート電極１０２上を開
放するコンタクトホール１０７を形成する。
程で形成された例えば開口径０．１μｍのＰｏｌｙ−Ｓ
ｉ膜（第１のＰｏｌｙ−Ｓｉ膜１０４及び残留する第２
のＰｏｌｙ−Ｓｉ膜１０６）をマスク膜として，酸化膜
１０３をエッチングし，第１のゲート電極１０２上を開
放するコンタクトホール１０７を形成する。
【００２２】次いで，図１（ｆ）に示すように，コンタ
クトホール１０７内をＢＡＲＣ膜１０８を例えばスピン
コート法により塗布する。このＢＡＲＣ膜は，流動性を
有するので，コンタクトホールを良好に埋め込むことが
でき，基板全体を均一に成膜することができる。
クトホール１０７内をＢＡＲＣ膜１０８を例えばスピン
コート法により塗布する。このＢＡＲＣ膜は，流動性を
有するので，コンタクトホールを良好に埋め込むことが
でき，基板全体を均一に成膜することができる。
【００２３】さらに，図１（ｇ）に示すように，ＢＡＲ
Ｃ膜１０８のエッチングレートがＰｏｌｙ−Ｓｉ膜のエ
ッチングレートよりも低いエッチング条件で，上記ＢＡ
ＲＣ膜１０８，Ｐｏｌｙ−Ｓｉマスク膜（第１のＰｏｌ
ｙ−Ｓｉ膜１０４及び残留する第２のＰｏｌｙ−Ｓｉ膜
１０６）を全面エッチバックする。したがって，コンタ
クトホール１０７内には，ＢＡＲＣ膜１０８の一部が残
留する。
Ｃ膜１０８のエッチングレートがＰｏｌｙ−Ｓｉ膜のエ
ッチングレートよりも低いエッチング条件で，上記ＢＡ
ＲＣ膜１０８，Ｐｏｌｙ−Ｓｉマスク膜（第１のＰｏｌ
ｙ−Ｓｉ膜１０４及び残留する第２のＰｏｌｙ−Ｓｉ膜
１０６）を全面エッチバックする。したがって，コンタ
クトホール１０７内には，ＢＡＲＣ膜１０８の一部が残
留する。
【００２４】次いで，図１（ｈ）に示すように，コンタ
クトホール１０７内に残留するＢＡＲＣ膜１０８を，Ｏ
２プラズマを使用したアッシング装置で灰化除去する。
このとき，第１のゲート電極１０２が除去されることは
ない。
クトホール１０７内に残留するＢＡＲＣ膜１０８を，Ｏ
２プラズマを使用したアッシング装置で灰化除去する。
このとき，第１のゲート電極１０２が除去されることは
ない。
【００２５】さらに，図１（ｉ）に示すように，例えば
ＣＶＤ法により例えば膜厚１，０００Åの第３のＰｏｌ
ｙ−Ｓｉ膜１０９を，コンタクトホール１０７を埋め込
むように堆積し，導電プラグを形成する。さらに，例え
ばＣＶＤ法により，第３のＰｏｌｙ−Ｓｉ膜１０９上に
例えば膜厚１，０００ÅのＷＳｉ膜１１０を成膜し，フ
ォトリソグラフィ工程で配線パターンのレジストマスク
１１１を形成する。
ＣＶＤ法により例えば膜厚１，０００Åの第３のＰｏｌ
ｙ−Ｓｉ膜１０９を，コンタクトホール１０７を埋め込
むように堆積し，導電プラグを形成する。さらに，例え
ばＣＶＤ法により，第３のＰｏｌｙ−Ｓｉ膜１０９上に
例えば膜厚１，０００ÅのＷＳｉ膜１１０を成膜し，フ
ォトリソグラフィ工程で配線パターンのレジストマスク
１１１を形成する。
【００２６】次いで，図１（ｊ）に示すように，エッチ
ング工程で上記ＷＳｉ／Ｐｏｌｙ−Ｓｉ積層膜を加工
し，配線（第２のゲート電極）を形成する。
ング工程で上記ＷＳｉ／Ｐｏｌｙ−Ｓｉ積層膜を加工
し，配線（第２のゲート電極）を形成する。
【００２７】以上のように，第１の実施の形態によれ
ば，コンタクトホール内をＰｏｌｙ−Ｓｉ膜よりもエッ
チングレートの低いＢＡＲＣ膜で埋め込んだ後，Ｐｏｌ
ｙ−Ｓｉマスク膜をエッチング除去するので，コンタク
トホール内部にはＢＡＲＣ膜が残留する。その後，残留
したＢＡＲＣ膜をアッシングにより灰化除去するので，
コンタクトホール底部の第１のゲート電極がエッチング
により貫通することはない。この結果，第１のゲート電
極と第２のゲート電極とのコンタクトを正常に保つこと
ができる。
ば，コンタクトホール内をＰｏｌｙ−Ｓｉ膜よりもエッ
チングレートの低いＢＡＲＣ膜で埋め込んだ後，Ｐｏｌ
ｙ−Ｓｉマスク膜をエッチング除去するので，コンタク
トホール内部にはＢＡＲＣ膜が残留する。その後，残留
したＢＡＲＣ膜をアッシングにより灰化除去するので，
コンタクトホール底部の第１のゲート電極がエッチング
により貫通することはない。この結果，第１のゲート電
極と第２のゲート電極とのコンタクトを正常に保つこと
ができる。
【００２８】（第２の実施の形態）第１の実施の形態に
おいては，コンタクトホール内をＢＡＲＣ膜で埋め込む
構成を採用したが，本実施形態においては，ＳｉＮ膜を
マスク膜としてコンタクトホールを形成する構成を採用
する。このＳｉＮ膜は，絶縁性があり，また，酸化膜に
対し選択的にエッチングレートを低くすることができる
ので，コンタクトホールを形成する際にマスク膜として
使用することができる。
おいては，コンタクトホール内をＢＡＲＣ膜で埋め込む
構成を採用したが，本実施形態においては，ＳｉＮ膜を
マスク膜としてコンタクトホールを形成する構成を採用
する。このＳｉＮ膜は，絶縁性があり，また，酸化膜に
対し選択的にエッチングレートを低くすることができる
ので，コンタクトホールを形成する際にマスク膜として
使用することができる。
【００２９】以下，図２参照しながら，第２の実施の形
態について説明する。図２は，本実施形態にかかる半導
体装置の製造方法を説明するための説明図である。
態について説明する。図２は，本実施形態にかかる半導
体装置の製造方法を説明するための説明図である。
【００３０】まず，図２（ａ）に示すように，半導体基
板上２０１に形成された第１ゲート電極２０２上に，被
エッチング膜である酸化膜２０３（層間絶縁膜）を形成
し，この酸化膜２０３上に，例えば膜厚ｌ，０００Åの
ＳｉＮ膜２０４を例えばＣＶＤ法により形成する。さら
に，このＳｉＮ膜２０４上に，例えば３，０００Åの第
１のＰｏｌｙ−Ｓｉ膜２０５を例えばＣＶＤ法により形
成する。
板上２０１に形成された第１ゲート電極２０２上に，被
エッチング膜である酸化膜２０３（層間絶縁膜）を形成
し，この酸化膜２０３上に，例えば膜厚ｌ，０００Åの
ＳｉＮ膜２０４を例えばＣＶＤ法により形成する。さら
に，このＳｉＮ膜２０４上に，例えば３，０００Åの第
１のＰｏｌｙ−Ｓｉ膜２０５を例えばＣＶＤ法により形
成する。
【００３１】次いで，図２（ｂ）に示すように，フォト
リソグラフィ工程で例えば開口径０．２６μｍのコンタ
クトホールのレジストパターン２０６を形成し，これを
マスクとして，ドライエッチング法により第１のＰｏｌ
ｙ−Ｓｉ膜２０５をエッチングする。
リソグラフィ工程で例えば開口径０．２６μｍのコンタ
クトホールのレジストパターン２０６を形成し，これを
マスクとして，ドライエッチング法により第１のＰｏｌ
ｙ−Ｓｉ膜２０５をエッチングする。
【００３２】さらに，図２（ｃ）に示すように，上記レ
ジストマスク２０６をアッシングにより灰化除去した
後，開口部底部に露出するＳｉＮ膜２０４の表面を含む
第１のＰｏｌｙ−Ｓｉ膜２０５表面上に例えば膜厚８０
０Åの第２のＰｏｌｙ−Ｓｉ膜２０７を例えばＣＶＤ法
により成膜する。
ジストマスク２０６をアッシングにより灰化除去した
後，開口部底部に露出するＳｉＮ膜２０４の表面を含む
第１のＰｏｌｙ−Ｓｉ膜２０５表面上に例えば膜厚８０
０Åの第２のＰｏｌｙ−Ｓｉ膜２０７を例えばＣＶＤ法
により成膜する。
【００３３】次いで，図２（ｄ）に示すように，ドライ
エッチング法で例えば１，０００Å程度の第２のＰｏｌ
ｙ−Ｓｉ膜２０７をエッチングする。このとき，第１の
Ｐｏｌｙ−Ｓｉ膜２０５上及びＳｉＮ膜２０４上に形成
された第２のＰｏｌｙ−Ｓｉ膜２０７はエッチング除去
され，第１のＰｏｌｙ−Ｓｉ膜２０５の開口部側壁に形
成された第２のＰｏｌｙ−Ｓｉ膜２０７のみが残留す
る。このように，フォトリソグラフィ工程で例えば０．
２６μｍあった開口径が例えば０．１μｍまで微小化さ
れる。さらに，上記工程で形成された，例えば開口径が
０．１μｍのＰｏｌｙ−Ｓｉ膜（第１のＰｏｌｙ−Ｓｉ
膜２０５及び残留する第２のＰｏｌｙ−Ｓｉ膜２０７）
をマスク膜として，ＳｉＮ膜２０４をエッチング除去す
る。このとき，ＳｉＮ膜２０４も，例えば約０．１μｍ
径でエッチング除去される。
エッチング法で例えば１，０００Å程度の第２のＰｏｌ
ｙ−Ｓｉ膜２０７をエッチングする。このとき，第１の
Ｐｏｌｙ−Ｓｉ膜２０５上及びＳｉＮ膜２０４上に形成
された第２のＰｏｌｙ−Ｓｉ膜２０７はエッチング除去
され，第１のＰｏｌｙ−Ｓｉ膜２０５の開口部側壁に形
成された第２のＰｏｌｙ−Ｓｉ膜２０７のみが残留す
る。このように，フォトリソグラフィ工程で例えば０．
２６μｍあった開口径が例えば０．１μｍまで微小化さ
れる。さらに，上記工程で形成された，例えば開口径が
０．１μｍのＰｏｌｙ−Ｓｉ膜（第１のＰｏｌｙ−Ｓｉ
膜２０５及び残留する第２のＰｏｌｙ−Ｓｉ膜２０７）
をマスク膜として，ＳｉＮ膜２０４をエッチング除去す
る。このとき，ＳｉＮ膜２０４も，例えば約０．１μｍ
径でエッチング除去される。
【００３４】さらに，図２（ｅ）に示すように，Ｐｏｌ
ｙ−Ｓｉマスク膜（第１のＰｏｌｙ−Ｓｉ膜２０５及び
残留する第２のＰｏｌｙ−Ｓｉ膜２０７）をドライエッ
チング法で除去する。この時，ＳｉＮ膜２０４がエッチ
ングされないように，ＳｉＮ膜に対する選択比が高い条
件でＰｏｌｙ−Ｓｉマスク膜（第１のＰｏｌｙ−Ｓｉ膜
２０５及び残留する第２のＰｏｌｙ−Ｓｉ膜２０７）を
エッチング除去する。
ｙ−Ｓｉマスク膜（第１のＰｏｌｙ−Ｓｉ膜２０５及び
残留する第２のＰｏｌｙ−Ｓｉ膜２０７）をドライエッ
チング法で除去する。この時，ＳｉＮ膜２０４がエッチ
ングされないように，ＳｉＮ膜に対する選択比が高い条
件でＰｏｌｙ−Ｓｉマスク膜（第１のＰｏｌｙ−Ｓｉ膜
２０５及び残留する第２のＰｏｌｙ−Ｓｉ膜２０７）を
エッチング除去する。
【００３５】次いで，図２（ｆ）に示すように，例えば
約０．１μｍ径で開口されているＳｉＮ膜２０４をマス
クとして酸化膜２０３をエッチングし，第１のゲート電
極上２０２を開放するコンタクトホール２０８を形成す
る。このように，従来においては，Ｐｏｌｙ−Ｓｉマス
ク膜を除去するために埋め込みＰｏｌｙ−Ｓｉ膜を形成
する必要があったが，本実施形態においては，ＳｉＮ膜
をマスク膜として使用するので，埋め込みＰｏｌｙ−Ｓ
ｉ膜を形成する必要がない。
約０．１μｍ径で開口されているＳｉＮ膜２０４をマス
クとして酸化膜２０３をエッチングし，第１のゲート電
極上２０２を開放するコンタクトホール２０８を形成す
る。このように，従来においては，Ｐｏｌｙ−Ｓｉマス
ク膜を除去するために埋め込みＰｏｌｙ−Ｓｉ膜を形成
する必要があったが，本実施形態においては，ＳｉＮ膜
をマスク膜として使用するので，埋め込みＰｏｌｙ−Ｓ
ｉ膜を形成する必要がない。
【００３６】さらに，図２（ｇ）に示すように，例えば
ＣＶＤ法により例えば膜厚１，０００Åの第３のＰｏｌ
ｙ−Ｓｉ膜２０９を，コンタクトホール２０８を埋め込
むように堆積し，導電プラグを形成する。さらに，例え
ばＣＶＤ法により，第３のＰｏｌｙ−Ｓｉ膜２０９上に
例えば膜厚１，０００ÅのＷＳｉ膜２１０を成膜し，フ
ォトリソグラフィ工程で配線パターンのレジストマスク
２１１を形成する。
ＣＶＤ法により例えば膜厚１，０００Åの第３のＰｏｌ
ｙ−Ｓｉ膜２０９を，コンタクトホール２０８を埋め込
むように堆積し，導電プラグを形成する。さらに，例え
ばＣＶＤ法により，第３のＰｏｌｙ−Ｓｉ膜２０９上に
例えば膜厚１，０００ÅのＷＳｉ膜２１０を成膜し，フ
ォトリソグラフィ工程で配線パターンのレジストマスク
２１１を形成する。
【００３７】次いで，図２（ｈ）に示すように，エッチ
ング工程で上記ＷＳｉ／Ｐｏｌｙ−Ｓｉ積層膜を加工
し，配線（第２のゲート電極）を形成する。
ング工程で上記ＷＳｉ／Ｐｏｌｙ−Ｓｉ積層膜を加工
し，配線（第２のゲート電極）を形成する。
【００３８】以上のように，第２の実施例によれば，Ｓ
ｉＮ膜をマスク膜としてコンタクトホールを形成するの
で，従来のＰｏｌｙ−Ｓｉマスク膜を除去する際に必要
であった埋め込みＰｏｌｙ−Ｓｉ膜を形成する必要がな
く，さらに，Ｐｏｌｙ−Ｓｉプラグが消失して第１のゲ
ート電極と第２のゲート電極との間でコンタクト不良が
発生することもない。
ｉＮ膜をマスク膜としてコンタクトホールを形成するの
で，従来のＰｏｌｙ−Ｓｉマスク膜を除去する際に必要
であった埋め込みＰｏｌｙ−Ｓｉ膜を形成する必要がな
く，さらに，Ｐｏｌｙ−Ｓｉプラグが消失して第１のゲ
ート電極と第２のゲート電極との間でコンタクト不良が
発生することもない。
【００３９】以上，本発明に係る好適な実施の形態につ
いて説明したが，本発明はかかる構成に限定されない。
当業者であれば，特許請求の範囲に記載された技術思想
の範囲内において，各種の修正例および変更例を想定し
得るものであり，それらの修正例および変更例について
も本発明の技術範囲に包含されるものと了解される。
いて説明したが，本発明はかかる構成に限定されない。
当業者であれば，特許請求の範囲に記載された技術思想
の範囲内において，各種の修正例および変更例を想定し
得るものであり，それらの修正例および変更例について
も本発明の技術範囲に包含されるものと了解される。
【００４０】例えば，上記実施形態においては，半導体
基板上に形成される各膜の膜厚あるいは開口径などにつ
いて具体的に数値を挙げて説明したが，本発明は，かか
る数値に限定されず，半導体装置の設計あるいは工程な
どの条件に応じて適宜変更することができる。
基板上に形成される各膜の膜厚あるいは開口径などにつ
いて具体的に数値を挙げて説明したが，本発明は，かか
る数値に限定されず，半導体装置の設計あるいは工程な
どの条件に応じて適宜変更することができる。
【００４１】また，上記実施形態においては，半導体基
板上に形成される各膜の成膜方法について具体的な方法
を挙げて説明したが，本発明は，方法に限定されず，他
の成膜方法でも適宜実施することができる。
板上に形成される各膜の成膜方法について具体的な方法
を挙げて説明したが，本発明は，方法に限定されず，他
の成膜方法でも適宜実施することができる。
【００４２】また，上記実施形態においては，コンタク
トホール内に残留するＢＡＲＣ膜を，Ｏ２プラズマを使
用したアッシング装置で灰化除去する構成を例に挙げて
説明したが，他の酸化性プラズマを使用したアッシング
装置を使用することもできる。
トホール内に残留するＢＡＲＣ膜を，Ｏ２プラズマを使
用したアッシング装置で灰化除去する構成を例に挙げて
説明したが，他の酸化性プラズマを使用したアッシング
装置を使用することもできる。
【００４３】
【発明の効果】コンタクトホール内をＰｏｌｙ−Ｓｉ膜
よりもエッチングレートの低いＢＡＲＣ膜で埋め込んだ
後，Ｐｏｌｙ−Ｓｉマスク膜をエッチング除去するの
で，コンタクトホール底部の第１ゲート電極がエッチン
グにより貫通することはなく，第１ゲート電極と第２ゲ
ート電極とのコンタクトが正常に保つことができる。ま
た，ＳｉＮ膜をマスク膜としてコンタクトホールを形成
するので，従来のＰｏｌｙ−Ｓｉマスク膜を除去する際
に必要であった埋め込みＰｏｌｙ−Ｓｉ膜を形成する必
要がなく，Ｐｏｌｙ−Ｓｉプラグが消失して第１ゲート
電極と第２ゲート電極との間でコンタクト不良が発生す
ることもない。
よりもエッチングレートの低いＢＡＲＣ膜で埋め込んだ
後，Ｐｏｌｙ−Ｓｉマスク膜をエッチング除去するの
で，コンタクトホール底部の第１ゲート電極がエッチン
グにより貫通することはなく，第１ゲート電極と第２ゲ
ート電極とのコンタクトが正常に保つことができる。ま
た，ＳｉＮ膜をマスク膜としてコンタクトホールを形成
するので，従来のＰｏｌｙ−Ｓｉマスク膜を除去する際
に必要であった埋め込みＰｏｌｙ−Ｓｉ膜を形成する必
要がなく，Ｐｏｌｙ−Ｓｉプラグが消失して第１ゲート
電極と第２ゲート電極との間でコンタクト不良が発生す
ることもない。
【図１】第１の実施の形態にかかる半導体装置の製造方
法を示す説明図である。
法を示す説明図である。
【図２】第２の実施の形態にかかる半導体装置の製造方
法を示す説明図である。
法を示す説明図である。
【図３】従来における半導体装置の製造方法を示す説明
図である。
図である。
【図４】従来における半導体装置の製造方法での問題点
を説明するための説明図である。
を説明するための説明図である。
１０１ 半導体基板（Ｓｉ基板） １０２ 第１のゲート電極 １０３ 酸化膜 １０４，１０６，１０９ Ｐｏｌｙ−Ｓｉ膜 １０５ レジストパターン １０７ コンタクトホール １０８ ＢＡＲＣ膜（反射防止膜） １１０ ＷＳｉ膜 １１１ レジストマスク ２０４ ＳｉＮ膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 BB01 CC01 DD08 DD16 DD17 DD43 HH15 5F033 HH04 HH28 JJ01 JJ04 KK04 KK28 MM07 PP09 QQ08 QQ09 QQ10 QQ11 QQ25 QQ27 QQ28 QQ30 QQ31 QQ35 QQ37 RR04 RR06 TT02 VV06 XX07
Claims (2)
- 【請求項１】 第１のゲート電極を形成した半導体基板
上に層間絶縁膜を形成する工程と，前記層間絶縁膜上に
第１のＰｏｌｙ−Ｓｉ膜を形成する工程と，前記第１の
Ｐｏｌｙ−Ｓｉ膜の所定位置をフォトリソグラフィ及び
エッチングにより開口する工程と，前記開口部底部に露
出する前記層間絶縁膜表面を含む前記第１のＰｏｌｙ−
Ｓｉ膜の全表面に第２のＰｏｌｙ−Ｓｉ膜を成膜する工
程と，前記第２のＰｏｌｙ−Ｓｉ膜を全面エッチング
し，前記第１のＰｏｌｙ−Ｓｉ膜の開口部側壁にのみ前
記第２のＰｏｌｙ−Ｓｉ膜を残留させる工程と，前記第
１のＰｏｌｙ−Ｓｉ膜及び前記残留する第２のＰｏｌｙ
−Ｓｉ膜をマスク膜として前記層間絶縁膜の所定位置を
エッチングし，前記第１のゲート電極上を開放するコン
タクトホールを形成する工程と，前記コンタクトホール
内部を含む全面にＢＡＲＣ膜（反射防止膜）を塗布する
工程と，前記ＢＡＲＣ膜のエッチングレートが前記Ｐｏ
ｌｙ−Ｓｉ膜のエッチングレートよりも低い条件で，前
記層間絶縁膜上に形成された前記ＢＡＲＣ膜，前記第１
のＰｏｌｙ−Ｓｉ膜，前記残留する第２のＰｏｌｙ−Ｓ
ｉ膜を全面エッチバックする工程と，前記コンタクトホ
ール内に残留する前記ＢＡＲＣ膜を除去する工程と，前
記各工程により形成された構造上に第２のゲート電極を
形成する工程と，を有することを特徴とする半導体装置
の製造方法。 - 【請求項２】 第１のゲート電極を形成した半導体基板
上に層間絶縁膜を形成する工程と，前記層間絶縁膜上に
ＳｉＮ膜を形成する工程と，前記ＳｉＮ膜上に第１のＰ
ｏｌｙ−Ｓｉ膜を形成する工程と，前記第１のＰｏｌｙ
−Ｓｉ膜の所定位置をフォトリソグラフィ及びエッチン
グにより開口する工程と，前記開口部底部に露出する前
記ＳｉＮ膜を含む前記第１のＰｏｌｙ−Ｓｉ膜の全表面
に第２のＰｏｌｙ−Ｓｉ膜を成膜する工程と，前記第１
のＰｏｌｙ−Ｓｉ膜上及び前記ＳｉＮ膜上に形成された
前記第２のＰｏｌｙ−Ｓｉ膜をエッチングにより除去
し，前記第１のＰｏｌｙ−Ｓｉ膜の開口部側壁にのみ前
記第２のＰｏｌｙ−Ｓｉ膜を残留させる工程と，前記第
１のＰｏｌｙ−Ｓｉ膜及び前記残留する第２のＰｏｌｙ
−Ｓｉ膜をマスク膜として，前記開口部底部に露出する
前記ＳｉＮ膜をエッチングにより除去する工程と，前記
ＳｉＮ膜上の前記第１のＰｏｌｙ−Ｓｉ膜及び前記残留
する第２のＰｏｌｙ−Ｓｉ膜を除去する工程と，前記Ｓ
ｉＮ膜をマスク膜として，前記ＳｉＮ膜から露出する前
記層間絶縁膜をエッチングし，前記第１のゲート電極上
を開放するコンタクトホールを形成する工程と，前記各
工程により形成された構造上に第２のゲート電極を形成
する工程と，を有することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35715599A JP2001176963A (ja) | 1999-12-16 | 1999-12-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35715599A JP2001176963A (ja) | 1999-12-16 | 1999-12-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001176963A true JP2001176963A (ja) | 2001-06-29 |
Family
ID=18452671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35715599A Withdrawn JP2001176963A (ja) | 1999-12-16 | 1999-12-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001176963A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100389488C (zh) * | 2003-12-30 | 2008-05-21 | 中芯国际集成电路制造(上海)有限公司 | 控制回蚀刻截面轮廓的方法和装置 |
| KR100881411B1 (ko) * | 2002-10-15 | 2009-02-05 | 매그나칩 반도체 유한회사 | Ｍｄｌ 소자의 제조방법 |
-
1999
- 1999-12-16 JP JP35715599A patent/JP2001176963A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100881411B1 (ko) * | 2002-10-15 | 2009-02-05 | 매그나칩 반도체 유한회사 | Ｍｄｌ 소자의 제조방법 |
| CN100389488C (zh) * | 2003-12-30 | 2008-05-21 | 中芯国际集成电路制造(上海)有限公司 | 控制回蚀刻截面轮廓的方法和装置 |
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|---|---|---|---|
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