JP2004273600A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2004273600A JP2004273600A JP2003059562A JP2003059562A JP2004273600A JP 2004273600 A JP2004273600 A JP 2004273600A JP 2003059562 A JP2003059562 A JP 2003059562A JP 2003059562 A JP2003059562 A JP 2003059562A JP 2004273600 A JP2004273600 A JP 2004273600A
- Authority
- JP
- Japan
- Prior art keywords
- film
- mask
- silicon nitride
- forming
- nitride film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 30
- 239000004065 semiconductor Substances 0.000 title claims description 26
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 58
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 58
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 239000011229 interlayer Substances 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 claims description 33
- 239000000470 constituent Substances 0.000 claims description 24
- 238000000059 patterning Methods 0.000 claims description 13
- 239000000463 material Substances 0.000 claims description 11
- 238000001312 dry etching Methods 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 48
- 229920005591 polysilicon Polymers 0.000 abstract description 48
- 229910052751 metal Inorganic materials 0.000 abstract description 16
- 239000002184 metal Substances 0.000 abstract description 16
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 239000003870 refractory metal Substances 0.000 description 21
- 238000005530 etching Methods 0.000 description 16
- 229910021332 silicide Inorganic materials 0.000 description 13
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 13
- 150000004767 nitrides Chemical class 0.000 description 12
- 238000002844 melting Methods 0.000 description 7
- 230000008018 melting Effects 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 description 1
- MANYRMJQFFSZKJ-UHFFFAOYSA-N bis($l^{2}-silanylidene)tantalum Chemical compound [Si]=[Ta]=[Si] MANYRMJQFFSZKJ-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- A—HUMAN NECESSITIES
- A23—FOODS OR FOODSTUFFS; TREATMENT THEREOF, NOT COVERED BY OTHER CLASSES
- A23N—MACHINES OR APPARATUS FOR TREATING HARVESTED FRUIT, VEGETABLES OR FLOWER BULBS IN BULK, NOT OTHERWISE PROVIDED FOR; PEELING VEGETABLES OR FRUIT IN BULK; APPARATUS FOR PREPARING ANIMAL FEEDING- STUFFS
- A23N12/00—Machines for cleaning, blanching, drying or roasting fruits or vegetables, e.g. coffee, cocoa, nuts
- A23N12/02—Machines for cleaning, blanching, drying or roasting fruits or vegetables, e.g. coffee, cocoa, nuts for washing or blanching
- A23N12/023—Machines for cleaning, blanching, drying or roasting fruits or vegetables, e.g. coffee, cocoa, nuts for washing or blanching for washing potatoes, apples or similarly shaped vegetables or fruit
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/7684—Smoothing; Planarisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4941—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a barrier layer between the silicon and the metal or metal silicide upper layer, e.g. Silicide/TiN/Polysilicon
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Ceramic Engineering (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Polymers & Plastics (AREA)
- Food Science & Technology (AREA)
- Life Sciences & Earth Sciences (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
【課題】微細なゲート電極を精度良く形成し、ゲート配線の信頼性を向上させる。
【解決手段】基板１上にゲート絶縁膜２を形成し、更にゲート電極を構成する電極構成膜３，４，５，６を順次形成する。金属膜６上にシリコン窒化膜７と第２のポリシリコン膜８を形成し、その上にレジストパターン９を形成する。レジストパターン９をマスクとして第２のポリシリコン膜８をパターニングし、パターニングされた第２のポリシリコン膜８をマスクとしてシリコン窒化膜７と電極構成膜をパターニングする。基板１全面に層間絶縁膜１１を形成し、層間絶縁膜１１内にコンタクトホール１２を形成する。コンタクトホール１２内にポリシリコン膜１３を形成した後、シリコン窒化膜７をストッパ膜としたＣＭＰによりポリシリコンプラグ１３ａを形成する。
【選択図】 図１
【解決手段】基板１上にゲート絶縁膜２を形成し、更にゲート電極を構成する電極構成膜３，４，５，６を順次形成する。金属膜６上にシリコン窒化膜７と第２のポリシリコン膜８を形成し、その上にレジストパターン９を形成する。レジストパターン９をマスクとして第２のポリシリコン膜８をパターニングし、パターニングされた第２のポリシリコン膜８をマスクとしてシリコン窒化膜７と電極構成膜をパターニングする。基板１全面に層間絶縁膜１１を形成し、層間絶縁膜１１内にコンタクトホール１２を形成する。コンタクトホール１２内にポリシリコン膜１３を形成した後、シリコン窒化膜７をストッパ膜としたＣＭＰによりポリシリコンプラグ１３ａを形成する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係り、特にゲート電極の形成方法に関するものである。
【０００２】
【従来の技術】
図４は、従来の半導体装置の製造方法を説明するための工程断面図である。詳細には、ゲート電極を有する半導体装置の製造方法を示す図である。
先ず、図４（ａ）に示すように、シリコン基板１上にゲート絶縁膜２を形成する。そして、ポリシリコン膜３、金属窒化膜（バリアメタル膜）４、金属シリサイド膜５、金属膜６およびシリコン窒化膜７を順次形成する。さらに、シリコン窒化膜７上に、フォトリソグラフィ技術によりレジストパターン９を形成する。
【０００３】
次に、図４（ｂ）に示すように、レジストパターン９をマスクとしたエッチングにより、シリコン窒化膜７をパターニングする。その後、レジストパターン９を除去する。
次に、図４（ｃ）に示すように、シリコン窒化膜７をマスクとしたエッチングにより、金属膜６、金属シリサイド膜５、バリアメタル膜４、ポリシリコン膜３をパターニングする。
【０００４】
最後に、図４（ｄ）に示すように、シリコン基板１の全面にシリコン窒化膜を形成し、このシリコン窒化膜を異方性エッチングすることにより、ゲート電極側面にサイドウォール１４を形成する。
【０００５】
【発明が解決しようとする課題】
近年、半導体素子の高集積化に伴い、ゲート電極の微細化が進んでおり、その最小加工寸法は０．１３μｍから０．１０μｍへ、さらには０．１０μｍ以下へと移行しようとしている。このゲート電極の微細化に伴って露光技術も進み、露光の光源に適したレジストの開発も進められている。
【０００６】
しかしながら、例えば開発初期のレジストには、エッチング耐性が低く、解像度が悪いレジストもあった。かかるレジストを用いた場合には、シリコン窒化膜７のエッチング時に、レジストパターン９が肩削れしてしまうという問題があった。このため、シリコン窒化膜７の肩削れが生じ、エッチング後のゲート電極がラフネス形状となってしまうという問題があった。また、ゲート電極の断線が生じてしまうという問題もあった。
従って、従来の製造方法では、微細なゲート電極を精度良く形成することができず、ゲート配線の信頼性が低いという問題があった。
【０００７】
本発明は、上記従来の課題を解決するためになされたもので、微細なゲート電極を精度良く形成し、ゲート配線の信頼性を向上させることを目的とする。
【０００８】
【課題を解決するための手段】
この発明に係る半導体装置の製造方法は、ゲート電極を有する半導体装置の製造方法であって、
基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記ゲート電極を構成する電極構成膜を形成する工程と、
前記電極構成膜上にシリコン窒化膜を形成する工程と、
前記シリコン窒化膜上に、マスク膜を形成する工程と、
前記マスク膜の上に、レジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記マスク膜をパターニングする工程と、
パターニングされた前記マスク膜をマスクとしたドライエッチングにより、前記シリコン窒化膜及び前記電極構成膜をパターニングする工程と、
前記電極構成膜をパターニングした後、前記シリコン窒化膜をストッパ膜としたＣＭＰにより前記マスク膜を除去する工程と、
を含むことを特徴とするものである。
【０００９】
この発明に係る半導体装置の製造方法は、ゲート電極を有する半導体装置の製造方法であって、
基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記ゲート電極を構成する電極構成膜を形成する工程と、
前記電極構成膜上にシリコン窒化膜を形成する工程と、
前記シリコン窒化膜上に、前記電極構成膜と同じ材料のマスク膜を形成する工程と、
前記マスク膜の上に、レジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記マスク膜をパターニングする工程と、
パターニングされた前記マスク膜をマスクとしたドライエッチングにより、前記シリコン窒化膜及び前記電極構成膜をパターニングするとともに、前記マスク膜を除去する工程と、
を含むことを特徴とするものである。
【００１０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。図中、同一又は相当する部分には同一の符号を付してその説明を簡略化ないし省略することがある。
【００１１】
実施の形態１．
図１は、本発明の実施の形態１による半導体装置の製造方法を説明するための工程断面図である。詳細には、図１は、ゲート電極を有する半導体装置の製造方法を示す図である。
【００１２】
先ず、図１（ａ）に示すように、基板１上にゲート絶縁膜２としてゲート酸化膜を形成する。次に、ゲート絶縁膜２上に、ゲート電極を構成する電極構成膜として、第１のポリシリコン膜３、高融点金属窒化膜４、高融点金属シリサイド膜５および高融点金属膜６を順次形成する。そして、高融点金属膜６上に、ゲート電極と上層配線（図示省略）とを絶縁するためのシリコン窒化膜７を形成する。次いで、シリコン窒化膜７上に、マスク膜８として第２のポリシリコン膜を形成する。さらに、第２のポリシリコン膜８上に、フォトリソグラフィ技術によりレジストパターン９を形成する。
【００１３】
ここで、マスク膜８は、上記電極構成膜３，４，５，６の何れかの膜と同じ材料の膜が好適である。高融点金属窒化膜４は、窒化タンタル（ＴａＮ）膜、窒化チタン（ＴｉＮ）膜等のバリアメタル膜である。高融点金属シリサイド膜５は、例えば、タングステンシリサイド（ＷＳｉ２）膜、モリブデンシリサイド（ＭｏＳｉ２）膜、タンタルシリサイド（ＴａＳｉ２）膜、チタンシリサイド（ＴｉＳｉ２）膜等である。高融点金属膜６は、例えば、タングステン（Ｗ）膜、モリブデン（Ｍｏ）膜、タンタル（Ｔａ）膜、チタン（Ｔｉ）膜、アルミニウム（Ａｌ）等である。
【００１４】
次に、図１（ｂ）に示すように、レジストパターン９をマスクとしたエッチングにより、第２のポリシリコン膜８をパターニングする。その後、レジストパターン９を除去する。
そして、図１（ｃ）に示すように、第２のポリシリコン膜８のパターンをマスクとしたエッチングにより、シリコン窒化膜７をパターニングする。
【００１５】
次に、図１（ｄ）に示すように、第２のポリシリコン膜８のパターンをマスクとしたエッチングにより、高融点金属膜６、高融点金属シリサイド膜５、高融点金属窒化膜４、第１のポリシリコン膜３をパターニングする。すなわち、パターニングされた第２のポリシリコン膜８をマスクとして電極構成膜６，５，４，３をパターニングする。
【００１６】
次に、図１（ｅ）に示すように、第２のポリシリコン膜８を残したままで、基板１の全面にシリコン窒化膜１０を形成し、このシリコン窒化膜１０を異方性エッチングすることにより、少なくとも電極構成膜（３，４，５，６）の側壁を覆うサイドウォール１０を形成する。
【００１７】
次に、図１（ｆ）に示すように、基板１の全面に層間絶縁膜１１としてのシリコン酸化膜を形成する。
次に、図１（ｇ）に示すように、シリコン酸化膜１１内に、ＳＡＣ（Ｓｅｌｆ Ａｌｉｇｎ Ｃｏｎｔａｃｔ）法によりコンタクトホール１２を形成する。
【００１８】
次に、図１（ｈ）に示すように、コンタクトホール１２内を含む基板１全面に、導電膜１３としてのポリシリコン膜を形成する。ここで、導電膜１３としては、マスク膜８と同じ材料の膜を形成する。これにより、コンタクトホール１２内にポリシリコン膜１３が埋め込まれる。
【００１９】
次に、図１（ｉ）に示すように、シリコン窒化膜７をストッパ膜としてＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により平坦化する。これにより、不要なポリシリコン膜１３及びシリコン酸化膜１１が除去されるとともに、第２のポリシリコン膜８が除去され、ゲート配線間にコンタクトプラグ１３ａとしてのポリシリコンプラグが形成される。
その後、図示しないが、シリコン窒化膜７上に配線を形成する。
【００２０】
以上説明したように、本実施の形態１では、電極構成膜（３，４，５，６）上にシリコン窒化膜７とポリシリコン膜８とを形成し、レジストパターン９をマスクとしたエッチングによりポリシリコン膜８をパターニングし、ポリシリコン膜８のパターンをマスクとしたエッチングによりシリコン窒化膜７と電極構成膜（３，４，５，６）をパターニングした。そして、シリコン窒化膜７をストッパ膜とするＣＭＰによりポリシリコン膜８を除去した。
本実施の形態１によれば、レジストパターン９のエッチング耐性が低い場合でも、シリコン窒化膜７上にマスク膜８としてポリシリコン膜を形成することにより、シリコン窒化膜７の肩落ちを防止することができ、ラフネスの少ないゲート電極構造が得られる。また、ゲート電極の断線を防止することができる。また、シリコン窒化膜７上の配線と、ゲート電極との絶縁を確保することができる。従って、微細なゲート電極を精度良く形成することができ、ゲート配線の信頼性を向上させることができる。
【００２１】
また、本実施の形態１では、マスク膜８の材料に、コンタクトプラグ１３ａの材料と同じものを用いた。すなわち、マスク膜８とコンタクトプラグ１３ａの材料は、ともにポリシリコンである。これにより、導電膜１３の不要部分及びマスク膜８をＣＭＰにより除去する際に、選択比をより高めることができる。
なお、本実施の形態１では、コンタクトプラグ１３ａとしてポリシリコンプラグを形成しているが、タングステンプラグを形成してもよい。この場合、マスク膜８としてタングステン膜を形成することにより、ＣＭＰにおける十分な選択比が得られる。
【００２２】
なお、本実施の形態１では、マスク膜８として第２のポリシリコン膜を形成したが、これに限られず、高融点金属窒化膜、高融点金属シリサイド膜または高融点金属膜を形成してもよい。
【００２３】
また、本実施の形態１では、第１のポリシリコン膜３、高融点金属窒化膜４、高融点金属シリサイド膜５および高融点金属膜６を積層してなるゲート電極について説明したが、これに限らず、ゲート電極の構造を適宜変更してもよい。例えば、ゲート電極の特性に応じて、高融点金属窒化膜４や高融点金属シリサイド膜５を形成しなくてもよい（後述する実施の形態２，３についても同様）。
【００２４】
実施の形態２．
図２は、本発明の実施の形態２による半導体装置の製造方法を説明するための工程断面図である。詳細には、図２は、ゲート電極を有する半導体装置の製造方法を示す図である。
【００２５】
図２（ａ）〜（ｃ）に示すように、実施の形態１で説明した図１（ａ）〜（ｃ）に示す工程と同様の工程を行う。
【００２６】
続いて、図２（ｄ）に示すように、第２のポリシリコン膜８のパターンをマスクとしたエッチングにより、電極構成膜である高融点金属膜６、高融点金属シリサイド膜５、高融点金属窒化膜４および第１のポリシリコン膜３をパターニングする。ここで、エッチング時間を制御することにより、上記電極構成膜（６，５，４，３）をパターニングするとともに、第２のポリシリコン膜８が除去される。
その後、図示しないが、シリコン窒化膜７上に配線を形成する。
【００２７】
以上説明したように、本実施の形態２では、電極構成膜（３，４，５，６）上にシリコン窒化膜７とポリシリコン膜８とを形成し、レジストパターンをマスクとしたエッチングによりポリシリコン膜８をパターニングし、ポリシリコン膜８のパターンをマスクとしたエッチングによりシリコン窒化膜７と電極構成膜（３，４，５，６）をパターニングした。また、電極構成膜（３，４，５，６）のパターニング時に、エッチング時間を制御することにより、ポリシリコン膜８を除去した。
従って、レジストパターン９のエッチング耐性が低い場合でも、シリコン窒化膜７上にマスク膜８としてポリシリコン膜を形成することにより、従来の製造方法を用いた場合のようなシリコン窒化膜７の肩落ちを防止することができ、ラフネスの少ないゲート電極構造が得られる。また、ゲート電極の断線を防止することができる。また、シリコン窒化膜７上の配線と、ゲート電極との絶縁を確保することができる。従って、微細なゲート電極を精度良く形成することができ、ゲート配線の信頼性を向上させることができる。
【００２８】
なお、本実施の形態２では、マスク膜８として第２のポリシリコン膜を形成したが、これに限られず、高融点金属窒化膜、高融点金属シリサイド膜または高融点金属膜を形成してもよい。この場合も、シリコン窒化膜７と電極構成膜（３，４，５，６）のパターニングと、マスク膜８の除去と、を同時に行うことができる。
【００２９】
実施の形態３．
図３は、本発明の実施の形態３による半導体装置の製造方法を説明するための工程断面図である。詳細には、図３は、ゲート電極を有する半導体装置の製造方法を示す図である。
図３（ａ）〜（ｅ）に示すように、実施の形態１で説明した図１（ａ）〜（ｅ）に示す工程と同様の工程を行う。
【００３０】
次に、図３（ｆ）に示すように、シリコン窒化膜７をストッパ膜としたＣＭＰにより、シリコン窒化膜７上に形成された第２のポリシリコン膜８を除去する。このＣＭＰにより、サイドウォール形成時（図３（ｅ）参照）に第２のポリシリコン膜８上に形成されたシリコン窒化膜１０も除去される。
その後、図示しないが、シリコン窒化膜７上に配線を形成する。
【００３１】
以上説明したように、本実施の形態３では、電極構成膜（３，４，５，６）上にシリコン窒化膜７とポリシリコン膜８とを形成し、レジストパターンをマスクとしたエッチングによりシリコン窒化膜７と電極構成膜（３，４，５，６）をパターニングした。そして、電極構成膜の側壁にサイドウォール１０を形成し、シリコン窒化膜７をストッパ膜とするＣＭＰによりポリシリコン膜８を除去した。
従って、レジストパターン９のエッチング耐性が低い場合でも、シリコン窒化膜７上にマスク膜８としてポリシリコン膜を形成することにより、従来の製造方法を用いた場合のようなシリコン窒化膜７の肩落ちを防止することができ、ラフネスの少ないゲート電極構造が得られる。また、ゲート電極の断線を防止することができる。また、シリコン窒化膜７上の配線と、ゲート電極との絶縁を確保することができる。従って、微細なゲート電極を精度良く形成することができ、ゲート配線の信頼性を向上させることができる。
【００３２】
【発明の効果】
本発明によれば、微細なゲート電極を精度良く形成し、ゲート配線の信頼性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１による半導体装置の製造方法を説明するための工程断面図である。
【図２】本発明の実施の形態２による半導体装置の製造方法を説明するための工程断面図である。
【図３】本発明の実施の形態３による半導体装置の製造方法を説明するための工程断面図である。
【図４】従来の半導体装置の製造方法を説明するための工程断面図である。
【符号の説明】
１ 基板、 ２ ゲート絶縁膜（ゲート酸化膜）、 ３ 第１のポリシリコン膜、 ４ 高融点金属窒化膜、 ５ 高融点金属シリサイド膜、 ６ 高融点金属シリサイド膜、 ７ シリコン窒化膜、 ８ マスク膜（第２のポリシリコン膜）、 ９ レジストパターン、 １０ サイドウォール、 １１ 層間絶縁膜（シリコン酸化膜）、 １２ コンタクトホール、 １３ 導電膜（ポリシリコン膜）、 １３ａ コンタクトプラグ（ポリシリコンプラグ）。
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係り、特にゲート電極の形成方法に関するものである。
【０００２】
【従来の技術】
図４は、従来の半導体装置の製造方法を説明するための工程断面図である。詳細には、ゲート電極を有する半導体装置の製造方法を示す図である。
先ず、図４（ａ）に示すように、シリコン基板１上にゲート絶縁膜２を形成する。そして、ポリシリコン膜３、金属窒化膜（バリアメタル膜）４、金属シリサイド膜５、金属膜６およびシリコン窒化膜７を順次形成する。さらに、シリコン窒化膜７上に、フォトリソグラフィ技術によりレジストパターン９を形成する。
【０００３】
次に、図４（ｂ）に示すように、レジストパターン９をマスクとしたエッチングにより、シリコン窒化膜７をパターニングする。その後、レジストパターン９を除去する。
次に、図４（ｃ）に示すように、シリコン窒化膜７をマスクとしたエッチングにより、金属膜６、金属シリサイド膜５、バリアメタル膜４、ポリシリコン膜３をパターニングする。
【０００４】
最後に、図４（ｄ）に示すように、シリコン基板１の全面にシリコン窒化膜を形成し、このシリコン窒化膜を異方性エッチングすることにより、ゲート電極側面にサイドウォール１４を形成する。
【０００５】
【発明が解決しようとする課題】
近年、半導体素子の高集積化に伴い、ゲート電極の微細化が進んでおり、その最小加工寸法は０．１３μｍから０．１０μｍへ、さらには０．１０μｍ以下へと移行しようとしている。このゲート電極の微細化に伴って露光技術も進み、露光の光源に適したレジストの開発も進められている。
【０００６】
しかしながら、例えば開発初期のレジストには、エッチング耐性が低く、解像度が悪いレジストもあった。かかるレジストを用いた場合には、シリコン窒化膜７のエッチング時に、レジストパターン９が肩削れしてしまうという問題があった。このため、シリコン窒化膜７の肩削れが生じ、エッチング後のゲート電極がラフネス形状となってしまうという問題があった。また、ゲート電極の断線が生じてしまうという問題もあった。
従って、従来の製造方法では、微細なゲート電極を精度良く形成することができず、ゲート配線の信頼性が低いという問題があった。
【０００７】
本発明は、上記従来の課題を解決するためになされたもので、微細なゲート電極を精度良く形成し、ゲート配線の信頼性を向上させることを目的とする。
【０００８】
【課題を解決するための手段】
この発明に係る半導体装置の製造方法は、ゲート電極を有する半導体装置の製造方法であって、
基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記ゲート電極を構成する電極構成膜を形成する工程と、
前記電極構成膜上にシリコン窒化膜を形成する工程と、
前記シリコン窒化膜上に、マスク膜を形成する工程と、
前記マスク膜の上に、レジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記マスク膜をパターニングする工程と、
パターニングされた前記マスク膜をマスクとしたドライエッチングにより、前記シリコン窒化膜及び前記電極構成膜をパターニングする工程と、
前記電極構成膜をパターニングした後、前記シリコン窒化膜をストッパ膜としたＣＭＰにより前記マスク膜を除去する工程と、
を含むことを特徴とするものである。
【０００９】
この発明に係る半導体装置の製造方法は、ゲート電極を有する半導体装置の製造方法であって、
基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記ゲート電極を構成する電極構成膜を形成する工程と、
前記電極構成膜上にシリコン窒化膜を形成する工程と、
前記シリコン窒化膜上に、前記電極構成膜と同じ材料のマスク膜を形成する工程と、
前記マスク膜の上に、レジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記マスク膜をパターニングする工程と、
パターニングされた前記マスク膜をマスクとしたドライエッチングにより、前記シリコン窒化膜及び前記電極構成膜をパターニングするとともに、前記マスク膜を除去する工程と、
を含むことを特徴とするものである。
【００１０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。図中、同一又は相当する部分には同一の符号を付してその説明を簡略化ないし省略することがある。
【００１１】
実施の形態１．
図１は、本発明の実施の形態１による半導体装置の製造方法を説明するための工程断面図である。詳細には、図１は、ゲート電極を有する半導体装置の製造方法を示す図である。
【００１２】
先ず、図１（ａ）に示すように、基板１上にゲート絶縁膜２としてゲート酸化膜を形成する。次に、ゲート絶縁膜２上に、ゲート電極を構成する電極構成膜として、第１のポリシリコン膜３、高融点金属窒化膜４、高融点金属シリサイド膜５および高融点金属膜６を順次形成する。そして、高融点金属膜６上に、ゲート電極と上層配線（図示省略）とを絶縁するためのシリコン窒化膜７を形成する。次いで、シリコン窒化膜７上に、マスク膜８として第２のポリシリコン膜を形成する。さらに、第２のポリシリコン膜８上に、フォトリソグラフィ技術によりレジストパターン９を形成する。
【００１３】
ここで、マスク膜８は、上記電極構成膜３，４，５，６の何れかの膜と同じ材料の膜が好適である。高融点金属窒化膜４は、窒化タンタル（ＴａＮ）膜、窒化チタン（ＴｉＮ）膜等のバリアメタル膜である。高融点金属シリサイド膜５は、例えば、タングステンシリサイド（ＷＳｉ２）膜、モリブデンシリサイド（ＭｏＳｉ２）膜、タンタルシリサイド（ＴａＳｉ２）膜、チタンシリサイド（ＴｉＳｉ２）膜等である。高融点金属膜６は、例えば、タングステン（Ｗ）膜、モリブデン（Ｍｏ）膜、タンタル（Ｔａ）膜、チタン（Ｔｉ）膜、アルミニウム（Ａｌ）等である。
【００１４】
次に、図１（ｂ）に示すように、レジストパターン９をマスクとしたエッチングにより、第２のポリシリコン膜８をパターニングする。その後、レジストパターン９を除去する。
そして、図１（ｃ）に示すように、第２のポリシリコン膜８のパターンをマスクとしたエッチングにより、シリコン窒化膜７をパターニングする。
【００１５】
次に、図１（ｄ）に示すように、第２のポリシリコン膜８のパターンをマスクとしたエッチングにより、高融点金属膜６、高融点金属シリサイド膜５、高融点金属窒化膜４、第１のポリシリコン膜３をパターニングする。すなわち、パターニングされた第２のポリシリコン膜８をマスクとして電極構成膜６，５，４，３をパターニングする。
【００１６】
次に、図１（ｅ）に示すように、第２のポリシリコン膜８を残したままで、基板１の全面にシリコン窒化膜１０を形成し、このシリコン窒化膜１０を異方性エッチングすることにより、少なくとも電極構成膜（３，４，５，６）の側壁を覆うサイドウォール１０を形成する。
【００１７】
次に、図１（ｆ）に示すように、基板１の全面に層間絶縁膜１１としてのシリコン酸化膜を形成する。
次に、図１（ｇ）に示すように、シリコン酸化膜１１内に、ＳＡＣ（Ｓｅｌｆ Ａｌｉｇｎ Ｃｏｎｔａｃｔ）法によりコンタクトホール１２を形成する。
【００１８】
次に、図１（ｈ）に示すように、コンタクトホール１２内を含む基板１全面に、導電膜１３としてのポリシリコン膜を形成する。ここで、導電膜１３としては、マスク膜８と同じ材料の膜を形成する。これにより、コンタクトホール１２内にポリシリコン膜１３が埋め込まれる。
【００１９】
次に、図１（ｉ）に示すように、シリコン窒化膜７をストッパ膜としてＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により平坦化する。これにより、不要なポリシリコン膜１３及びシリコン酸化膜１１が除去されるとともに、第２のポリシリコン膜８が除去され、ゲート配線間にコンタクトプラグ１３ａとしてのポリシリコンプラグが形成される。
その後、図示しないが、シリコン窒化膜７上に配線を形成する。
【００２０】
以上説明したように、本実施の形態１では、電極構成膜（３，４，５，６）上にシリコン窒化膜７とポリシリコン膜８とを形成し、レジストパターン９をマスクとしたエッチングによりポリシリコン膜８をパターニングし、ポリシリコン膜８のパターンをマスクとしたエッチングによりシリコン窒化膜７と電極構成膜（３，４，５，６）をパターニングした。そして、シリコン窒化膜７をストッパ膜とするＣＭＰによりポリシリコン膜８を除去した。
本実施の形態１によれば、レジストパターン９のエッチング耐性が低い場合でも、シリコン窒化膜７上にマスク膜８としてポリシリコン膜を形成することにより、シリコン窒化膜７の肩落ちを防止することができ、ラフネスの少ないゲート電極構造が得られる。また、ゲート電極の断線を防止することができる。また、シリコン窒化膜７上の配線と、ゲート電極との絶縁を確保することができる。従って、微細なゲート電極を精度良く形成することができ、ゲート配線の信頼性を向上させることができる。
【００２１】
また、本実施の形態１では、マスク膜８の材料に、コンタクトプラグ１３ａの材料と同じものを用いた。すなわち、マスク膜８とコンタクトプラグ１３ａの材料は、ともにポリシリコンである。これにより、導電膜１３の不要部分及びマスク膜８をＣＭＰにより除去する際に、選択比をより高めることができる。
なお、本実施の形態１では、コンタクトプラグ１３ａとしてポリシリコンプラグを形成しているが、タングステンプラグを形成してもよい。この場合、マスク膜８としてタングステン膜を形成することにより、ＣＭＰにおける十分な選択比が得られる。
【００２２】
なお、本実施の形態１では、マスク膜８として第２のポリシリコン膜を形成したが、これに限られず、高融点金属窒化膜、高融点金属シリサイド膜または高融点金属膜を形成してもよい。
【００２３】
また、本実施の形態１では、第１のポリシリコン膜３、高融点金属窒化膜４、高融点金属シリサイド膜５および高融点金属膜６を積層してなるゲート電極について説明したが、これに限らず、ゲート電極の構造を適宜変更してもよい。例えば、ゲート電極の特性に応じて、高融点金属窒化膜４や高融点金属シリサイド膜５を形成しなくてもよい（後述する実施の形態２，３についても同様）。
【００２４】
実施の形態２．
図２は、本発明の実施の形態２による半導体装置の製造方法を説明するための工程断面図である。詳細には、図２は、ゲート電極を有する半導体装置の製造方法を示す図である。
【００２５】
図２（ａ）〜（ｃ）に示すように、実施の形態１で説明した図１（ａ）〜（ｃ）に示す工程と同様の工程を行う。
【００２６】
続いて、図２（ｄ）に示すように、第２のポリシリコン膜８のパターンをマスクとしたエッチングにより、電極構成膜である高融点金属膜６、高融点金属シリサイド膜５、高融点金属窒化膜４および第１のポリシリコン膜３をパターニングする。ここで、エッチング時間を制御することにより、上記電極構成膜（６，５，４，３）をパターニングするとともに、第２のポリシリコン膜８が除去される。
その後、図示しないが、シリコン窒化膜７上に配線を形成する。
【００２７】
以上説明したように、本実施の形態２では、電極構成膜（３，４，５，６）上にシリコン窒化膜７とポリシリコン膜８とを形成し、レジストパターンをマスクとしたエッチングによりポリシリコン膜８をパターニングし、ポリシリコン膜８のパターンをマスクとしたエッチングによりシリコン窒化膜７と電極構成膜（３，４，５，６）をパターニングした。また、電極構成膜（３，４，５，６）のパターニング時に、エッチング時間を制御することにより、ポリシリコン膜８を除去した。
従って、レジストパターン９のエッチング耐性が低い場合でも、シリコン窒化膜７上にマスク膜８としてポリシリコン膜を形成することにより、従来の製造方法を用いた場合のようなシリコン窒化膜７の肩落ちを防止することができ、ラフネスの少ないゲート電極構造が得られる。また、ゲート電極の断線を防止することができる。また、シリコン窒化膜７上の配線と、ゲート電極との絶縁を確保することができる。従って、微細なゲート電極を精度良く形成することができ、ゲート配線の信頼性を向上させることができる。
【００２８】
なお、本実施の形態２では、マスク膜８として第２のポリシリコン膜を形成したが、これに限られず、高融点金属窒化膜、高融点金属シリサイド膜または高融点金属膜を形成してもよい。この場合も、シリコン窒化膜７と電極構成膜（３，４，５，６）のパターニングと、マスク膜８の除去と、を同時に行うことができる。
【００２９】
実施の形態３．
図３は、本発明の実施の形態３による半導体装置の製造方法を説明するための工程断面図である。詳細には、図３は、ゲート電極を有する半導体装置の製造方法を示す図である。
図３（ａ）〜（ｅ）に示すように、実施の形態１で説明した図１（ａ）〜（ｅ）に示す工程と同様の工程を行う。
【００３０】
次に、図３（ｆ）に示すように、シリコン窒化膜７をストッパ膜としたＣＭＰにより、シリコン窒化膜７上に形成された第２のポリシリコン膜８を除去する。このＣＭＰにより、サイドウォール形成時（図３（ｅ）参照）に第２のポリシリコン膜８上に形成されたシリコン窒化膜１０も除去される。
その後、図示しないが、シリコン窒化膜７上に配線を形成する。
【００３１】
以上説明したように、本実施の形態３では、電極構成膜（３，４，５，６）上にシリコン窒化膜７とポリシリコン膜８とを形成し、レジストパターンをマスクとしたエッチングによりシリコン窒化膜７と電極構成膜（３，４，５，６）をパターニングした。そして、電極構成膜の側壁にサイドウォール１０を形成し、シリコン窒化膜７をストッパ膜とするＣＭＰによりポリシリコン膜８を除去した。
従って、レジストパターン９のエッチング耐性が低い場合でも、シリコン窒化膜７上にマスク膜８としてポリシリコン膜を形成することにより、従来の製造方法を用いた場合のようなシリコン窒化膜７の肩落ちを防止することができ、ラフネスの少ないゲート電極構造が得られる。また、ゲート電極の断線を防止することができる。また、シリコン窒化膜７上の配線と、ゲート電極との絶縁を確保することができる。従って、微細なゲート電極を精度良く形成することができ、ゲート配線の信頼性を向上させることができる。
【００３２】
【発明の効果】
本発明によれば、微細なゲート電極を精度良く形成し、ゲート配線の信頼性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１による半導体装置の製造方法を説明するための工程断面図である。
【図２】本発明の実施の形態２による半導体装置の製造方法を説明するための工程断面図である。
【図３】本発明の実施の形態３による半導体装置の製造方法を説明するための工程断面図である。
【図４】従来の半導体装置の製造方法を説明するための工程断面図である。
【符号の説明】
１ 基板、 ２ ゲート絶縁膜（ゲート酸化膜）、 ３ 第１のポリシリコン膜、 ４ 高融点金属窒化膜、 ５ 高融点金属シリサイド膜、 ６ 高融点金属シリサイド膜、 ７ シリコン窒化膜、 ８ マスク膜（第２のポリシリコン膜）、 ９ レジストパターン、 １０ サイドウォール、 １１ 層間絶縁膜（シリコン酸化膜）、 １２ コンタクトホール、 １３ 導電膜（ポリシリコン膜）、 １３ａ コンタクトプラグ（ポリシリコンプラグ）。
Claims (6)
- ゲート電極を有する半導体装置の製造方法であって、
基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記ゲート電極を構成する電極構成膜を形成する工程と、
前記電極構成膜上にシリコン窒化膜を形成する工程と、
前記シリコン窒化膜上に、マスク膜を形成する工程と、
前記マスク膜の上に、レジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記マスク膜をパターニングする工程と、
パターニングされた前記マスク膜をマスクとしたドライエッチングにより、前記シリコン窒化膜及び前記電極構成膜をパターニングする工程と、
前記電極構成膜をパターニングした後、前記シリコン窒化膜をストッパ膜としたＣＭＰにより前記マスク膜を除去する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 請求項１に記載の製造方法において、
前記電極構成膜をパターニングした後、層間絶縁膜を形成する工程と、
前記層間絶縁膜内にコンタクトホールを形成する工程と、
前記コンタクトホール内を含む前記基板全面に導電膜を形成する工程と、を更に含み、
前記シリコン窒化膜をストッパ膜としたＣＭＰにより、前記層間絶縁膜内にコンタクトプラグを形成するとともに、前記マスク膜を除去することを特徴とする半導体装置の製造方法。 - 請求項２に記載の製造方法において、
前記マスク膜の材料が、前記コンタクトプラグの材料と同じであることを特徴とする半導体装置の製造方法。 - 請求項１から３の何れかに記載の製造方法において、
前記マスク材を除去した後、前記シリコン窒化膜上に配線を形成する工程を更に含むことを特徴とする半導体装置の製造方法。 - ゲート電極を有する半導体装置の製造方法であって、
基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記ゲート電極を構成する電極構成膜を形成する工程と、
前記電極構成膜上にシリコン窒化膜を形成する工程と、
前記シリコン窒化膜上に、前記電極構成膜と同じ材料のマスク膜を形成する工程と、
前記マスク膜の上に、レジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記マスク膜をパターニングする工程と、
パターニングされた前記マスク膜をマスクとしたドライエッチングにより、前記シリコン窒化膜及び前記電極構成膜をパターニングするとともに、前記マスク膜を除去する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 請求項５に記載の製造方法において、
パターニングされた前記シリコン窒化膜上に配線を形成する工程を更に含むことを特徴とする半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003059562A JP2004273600A (ja) | 2003-03-06 | 2003-03-06 | 半導体装置の製造方法 |
| US10/689,602 US20040175908A1 (en) | 2003-03-06 | 2003-10-22 | Method for manufacturing semiconductor device having gate electrode |
| TW092132251A TW200421418A (en) | 2003-03-06 | 2003-11-18 | Method for manufacturing semiconductor device |
| KR1020040004082A KR20040079836A (ko) | 2003-03-06 | 2004-01-20 | 반도체 장치의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003059562A JP2004273600A (ja) | 2003-03-06 | 2003-03-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004273600A true JP2004273600A (ja) | 2004-09-30 |
Family
ID=32923588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003059562A Withdrawn JP2004273600A (ja) | 2003-03-06 | 2003-03-06 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20040175908A1 (ja) |
| JP (1) | JP2004273600A (ja) |
| KR (1) | KR20040079836A (ja) |
| TW (1) | TW200421418A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100755059B1 (ko) * | 2005-04-07 | 2007-09-06 | 주식회사 하이닉스반도체 | 반도체 소자의 랜딩 플러그 형성방법 |
| US8084344B2 (en) | 2007-12-13 | 2011-12-27 | Samsung Electronics Co., Ltd. | Methods of fabricating a semiconductor device |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100562301B1 (ko) * | 2003-12-27 | 2006-03-22 | 동부아남반도체 주식회사 | 트랜지스터의 게이트 구조 및 그 제조 방법 |
| JP4205734B2 (ja) * | 2006-05-25 | 2009-01-07 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100327341B1 (ko) * | 1999-10-27 | 2002-03-06 | 윤종용 | 폴리실리콘 하드 마스크를 사용하는 반도체 소자의 제조방법 및 그 제조장치 |
| US6723655B2 (en) * | 2001-06-29 | 2004-04-20 | Hynix Semiconductor Inc. | Methods for fabricating a semiconductor device |
-
2003
- 2003-03-06 JP JP2003059562A patent/JP2004273600A/ja not_active Withdrawn
- 2003-10-22 US US10/689,602 patent/US20040175908A1/en not_active Abandoned
- 2003-11-18 TW TW092132251A patent/TW200421418A/zh unknown
-
2004
- 2004-01-20 KR KR1020040004082A patent/KR20040079836A/ko active IP Right Grant
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100755059B1 (ko) * | 2005-04-07 | 2007-09-06 | 주식회사 하이닉스반도체 | 반도체 소자의 랜딩 플러그 형성방법 |
| US8084344B2 (en) | 2007-12-13 | 2011-12-27 | Samsung Electronics Co., Ltd. | Methods of fabricating a semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| TW200421418A (en) | 2004-10-16 |
| KR20040079836A (ko) | 2004-09-16 |
| US20040175908A1 (en) | 2004-09-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3300643B2 (ja) | 半導体装置の製造方法 | |
| KR100829606B1 (ko) | 미세 패턴의 형성 방법 | |
| KR100388591B1 (ko) | 미세 패턴 형성 방법 및 이것을 이용한 반도체 장치 또는액정 장치의 제조 방법 | |
| JP2004214663A (ja) | 金属電極を有するキャパシター製造方法 | |
| JP3312604B2 (ja) | 半導体装置の製造方法 | |
| US6989317B1 (en) | Trench formation in semiconductor integrated circuits (ICs) | |
| JP2006245198A (ja) | 半導体装置の製造方法 | |
| JP2004273600A (ja) | 半導体装置の製造方法 | |
| KR100514523B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR100707652B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| TWI642087B (zh) | 形成半導體元件的方法 | |
| JPH1174174A (ja) | 半導体装置の製造方法 | |
| KR100870315B1 (ko) | 반도체 소자의 제조방법 | |
| US7307018B2 (en) | Method of fabricating conductive lines | |
| JP4162944B2 (ja) | 半導体装置の製造方法 | |
| KR100917099B1 (ko) | 듀얼 다마신 패턴 형성 방법 | |
| KR100489358B1 (ko) | 반도체 소자의 게이트 형성방법 | |
| KR100393968B1 (ko) | 반도체 소자의 이중 다마신 형성방법 | |
| TW535214B (en) | Method of removing hard mask | |
| JPH11168072A (ja) | 半導体装置の製造方法 | |
| JP2004253572A (ja) | 半導体装置及びその製造方法 | |
| JP2002118166A (ja) | 半導体装置及びその製造方法 | |
| JP2001176963A (ja) | 半導体装置の製造方法 | |
| JPH1197440A (ja) | 半導体装置の製造方法 | |
| JPH08316309A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060509 |