KR100707652B1 - 반도체 소자의 금속 배선 형성 방법 - Google Patents

반도체 소자의 금속 배선 형성 방법 Download PDF

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Abstract

본 발명의 금속 배선 형성 방법에 관한 것이다.
본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 먼저 반도체 기판상에 구리 배선, 실리콘 질화막 및 층간 절연막을 순차적으로 형성하고, 층간 절연막상에 하드 마스크를 형성한다. 하드 마스크는 층간 절연막과 식각 선택비가 큰 것으로 실리콘 질화막 또는 실리콘 탄화막을 사용할 수 있다. 이렇게 형성된 하드 마스크를 선택적으로 식각한 후, 패터닝 된 하드 마스크를 마스크로 하여 층간 절연막을 선택적으로 식각함으로써 비아홀을 형성한다. 그리고 다시 하드 마스크를 선택적으로 식각하고, 이렇게 두 번째 패터닝 된 하드 마스크를 마스크로 하여 층간 절연막을 선택적으로 식각함으로써 트렌치를 형성한다. 이와 같이 산화막과 선택비가 큰 하드 마스크를 이용함으로써 산화막의 상부가 식각되는 것을 방지하여 불량이 발생하는 것을 개선하고 수율을 향상시킬 수 있다.
다마신 공정. 저유전막. 식각

Description

반도체 소자의 금속 배선 형성 방법{Method for Forming Metal Line of Semiconductor}
도 1a 내지 도 1e는 종래 기술에 의한 금속 배선을 형성하는 방법을 나타내는 단면도들.
도 2는 종래의 방법에 의한 금속 배선 형성과정에서 나타나는 문제점을 나타내는 단면도.
도 3a 내지 도 3h는 본 발명에 의한 방법으로 구리 금속 배선을 형성하는 것을 나타내는 단면도들.
<주요 도면 부호에 대한 설명>
2, 32 : 기판 4, 34 : 구리 금속
6, 36 : 실리콘 질화막 8, 38 : 층간 절연막
10, 40 : 산화막 43, 43a, 43b : 하드 마스크
61 : 구리 금속 배선
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 상부 산 화막의 손실을 방지하여 여러 불량이 야기하는 것을 방지할 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
반도체 소자의 소형화에 따라 금속 배선의 저항 및 층간 절연막의 기생 커패시턴스로 인한 RC(Resistance Capacitance) 지연 효과가 증가하여, 소자의 동작 속도가 저하되고 동작 전압이 증가하는 등의 문제가 발생한다. 이를 개선하기 위하여 금속 배선으로 고유저항이 낮은 구리(Cu)를 사용하고 층간 절연막으로 종래의 실리콘 산화막에 비해 유전율이 낮은 저유전막을 사용하고 있다.
이처럼 구리를 사용하여 금속 배선을 형성하는 방법을 도 1a 내지 도 1e를 참고하여 설명하면 다음과 같다.
먼저 도 1a와 같이, 반도체 기판(2)상에 구리 배선(4), 실리콘 질화막(6), 저유전율의 층간 절연막(8) 및 산화막(10)을 순차적으로 적층한다.
이어서 도 1b처럼 산화막(10)상에 제1 포토레지스트 패턴(12)을 형성한다. 제1 포토레지스트 패턴(12)은 비아홀을 형성하기 위한 것으로 ArF 엑시머 레이저 노광에 대응하는 레지스트를 사용한다. 이는 반도체 소자에서 게이트(gate)의 배선 선폭이(critical dimension)이 90nm 이하인 반도체 소자에서는 통상적인 KrF 엑시머 레지저 대신에 ArF 엑시머 레이저를 사용하기 때문에 그에 따라, 포토레지스트 물질도 ArF 레지스트 물질을 사용한다.
이어서 도 1c 처럼, 제1 포토레지스트 패턴(12)을 마스크로 하여 실리콘 질화막(6)이 노출되도록 산화막(10) 및 층간 절연막(8)을 선택적으로 식각하여 비아홀(11)을 형성한다.
비아홀을 형성한 다음에는 제1 포토레지스트 패턴(12)을 제거하고 도 1d와 같이, 비아홀의 내부에 레지스트막(15)과 트렌치 형성용의 제2 포토레지스트 패턴(14)을 형성한다.
제2 포토레지스트 패턴(14)을 마스크로 하여 도 1e와 같이 층간 절연막(8)의 중간 위치까지 층간 절연막(8)을 선택적으로 식각하여 트렌치(13)를 형성한다. 트렌치(13)를 형성한 후에는 제2 포토레지스트 패턴(14) 및 레지스트막(15)을 제거하고, 비아홀(11)에 노출된 실리콘 질화막(6)을 제거한다.
이와 같이 배선 선폭이 90nm 이하의 반도체 소자에서는 노광시 사용하여 레이저에 대응하여 ArF 포토레지스트 물질을 사용하게 되는데, 이러한 ArF 포토레지스트 물질의 두께는 다른 포토레지스트 패턴보다 얇다. 그렇기 때문에 식각을 하는 과정에서 마스크에 가려진 산화막(10)의 상부도 식각이 되는 현상이 발생한다. 즉, 포토레지스트 패턴의 가장자리 부근에 식각이 집중되면 도 2의 A 부분처럼 산화막(10)의 모서리가 식각된다.
이처럼 산화막(10)이 손실되면 패턴이 불량하여 비아홀(11) 및 트렌치(13)에 구리를 채워넣는 공정에서 구리가 잘 채워지지 않게 된다.
또한, 손상된 산화막(10)으로 인해 인접하는 구리 배선들끼리 서로 접촉하기도 한다.
이렇듯 산화막이 손실됨으로 인해 여러가지 불량이 야기되고, 결국 반도체 소자의 수율을 감소시킨다.
본 발명은 전술한 종래 기술의 문제점을 해결하기 위한 것으로서, 비아홀 및 트렌치를 형성하기 위해 식각을 하는 공정에서 산화막의 상부가 식각되어 불량이 발생하는 것을 방지함으로써 수율을 높일 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는 것이 목적이다.
이러한 목적들을 달성하기 위하여, 본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 먼저 반도체 기판상에 구리 배선, 실리콘 질화막 및 층간 절연막을 순차적으로 형성하고, 층간 절연막상에 하드 마스크를 형성한다. 하드 마스크는 층간 절연막과 식각 선택비가 큰 것으로 실리콘 질화막 및 실리콘 탄화막을 사용할 수 있다. 이렇게 형성된 하드 마스크를 선택적으로 식각한 후, 패터닝 된 하드 마스크를 마스크로 하여 층간 절연막을 선택적으로 식각함으로써 비아홀을 형성한다. 그리고 다시 하드 마스크를 선택적으로 식각하고, 이렇게 두 번째 패터닝 된 하드 마스크를 마스크로 하여 층간 절연막을 선택적으로 식각함으로써 트렌치를 형성한다.
이후 형성된 비아홀 및 트렌치 내부에 구리 배선을 채우고, 평탄화 공정을 가진다. 이 때, 캐패시턴스를 더욱 줄이기 위하여 하드 마스크도 같이 제거할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 설명한다.
도 3a 내지 도 3h는 본 발명에 방법에 의하여 금속 배선을 형성하는 방법을 나타내는 단면도이다.
먼저 도 3a와 같이, 반도체 기판(32)상에 구리 배선(34), 실리콘 질화막 (36), 층간 절연막(38)을 형성한다.
이어서 층간 절연막(38) 상에는 도 3b와 같이 하드 마스크(43) 및 제1 레지스트 패턴(45)을 형성한다.
하드 마스크(43)는 층간 절연막(38)과 식각 선택비가 큰 것을 사용한다. 일례로 실리콘 질화막(SiN)을 사용할 수 있다. 실리콘 질화막은 층간 절연막과 선택비가 큰 물질이지만 유전율이 7로서 높기 때문에 캐패시턴스(C)도 높아진다. 즉, RC 지연현상의 문제점이 남는다.
따라서, 하드 마스크(43)는 바람직하게 실리콘 탄화막(SiC)을 사용한다. 실리콘 탄화막(SiC)은 층간 절연막(38)과 식각 선택비가 크면서도 유전율이 4.9로서 실리콘 질화막(SiN)보다도 작아서 캐패시턴스(C)를 줄일 수 있다.
또한, 유전율을 더욱 줄이기 위하여 하드 마스크(43)의 두께를 얇게 할 수도 있다.
제1 레지스트 패턴(45)은 비아홀의 형성을 위한 것으로 ArF 엑시머 레이저에 대응하는 것을 사용한다. 배선선폭이 90nm 이하 사이즈의 반도체 소자에서는 노광 공정에서 ArF 엑시머 레이저를 사용하기 때문에 제1 레지스트 패턴(45) 역시 이것에 대응하는 포토레지스트 물질을 사용한다.
제1 레지스트 패턴(45)을 형성한 후, 제1 레지스트 패턴(45)을 마스크로 하여 하드 마스크(43)를 선택적으로 식각하여 도 3c와 같이 제1 하드 마스크 패턴(43a)을 형성한다.
이렇게 형성된 제1 하드 마스크 패턴(43a)을 마스크로 하여 도 3d와 같이 층 간 절연막(38)을 선택적으로 식각하여 비아홀(51)을 형성한다.
ArF 엑시머 레이저에 대응되는 제1 레지스트 패턴(45)만을 사용하여 식각을 하게 되면, 제1 레지스트 패턴(45)의 두께가 얇기 때문에 식각을 하는 과정에서 층간 절연막(38)의 손실이 발생하게 된다. 하지만 층간 절연막(38)과 식각 선택비가 큰 하드 마스크 패턴(43a)을 마스크로 하면, 이러한 문제점을 개선할 수 있따.
비아홀의 형성 후에는 제1 레지스트 패턴(45)을 제거한다.
이어서, 트렌치를 형성하기 위하여 도 3e와 같이 제2 레지스트 패턴(47)을 형성하고, 제2 레지스트 패턴(47)을 마스크로 하여 하드 마스크 패턴(43a)을 선택적으로 식각함으로써 제2 하드 마스크 패턴(43b)을 형성한다.
이어서, 제2 하드 마스크 패턴(43b)을 마스크로 하여 도 3f와 같이 층간 절연막(38)을 선택적으로 식각하여 트렌치(53)를 형성한다.
그리고, 도 3g와 같이 제2 레지스트 패턴(47)을 제거하고, 비아홀(51) 내부에 노출되는 실리콘 질화막(36)을 제거한다.
이렇게 형성된 비아홀(51)과 트렌치(53)에는 도 3f와 같이 구리 배선(61)을 채운 다음 화학 기계적 평탄화 공정(CMP)을 통하여 표면을 연마한다. 이때, 캐패시턴스(C)를 더욱 낮추기 위하여 하드 마스크(43b)도 제거할 수 있다.
지금까지 실시예를 통하여 설명한 바와 같이, 본 발명의 금속 배선 형성 방법에 의하면 산화막이 식각됨으로써 발생하는 불량을 방지하여 수율을 향상시킬 수 있다.
본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 이를 위해 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

Claims (5)

  1. 반도체 기판상에 구리 배선, 실리콘 질화막 및 층간 절연막을 형성하는 제1 단계와,
    상기 층간 절연막상에 상기 층간 절연막보다 식각 선택비가 큰 실리콘 질화막(SiN) 또는 실리콘 탄화막(SiC)을 이용하여 하드 마스크를 형성하는 제2 단계와,
    상기 하드 마스크를 선택적으로 식각하여 제1 하드 마스크 패턴을 형성하는 제3 단계와,
    상기 제1 하드 마스크 패턴을 마스크로 하여 상기 층간 절연막을 선택적으로 식각하여 비아홀을 형성하는 제4 단계와,
    상기 제1 하드 마스크 패턴을 선택적으로 식각하여 제2 하드 마스크 패턴을 형성하는 제5 단계와,
    상기 제2 하드 마스크 패턴을 마스크로 하여 상기 층간 절연막을 선택적으로 식각하여 트렌치를 형성하는 제6 단계와,
    상기 비아홀 및 트렌치 내부에 구리 배선을 형성하는 제7 단계를 포함하는 반도체 소자의 금속 배선 형성 방법.
  2. 제1항에서,
    상기 구리 배선이 형성된 상기 반도체 소자를 평탄화하는 제8 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  3. 제2항에서,
    상기 평탄화 공정은 상기 제2 하드 마스크 패턴을 제거하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
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