KR100707662B1 - 반도체 소자의 구리 배선 형성 방법 - Google Patents

반도체 소자의 구리 배선 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로 특히, 식각시 산화막이 손상되고, 메탈 브릿지 현상이 발생하는 것을 개선할 수 있는 금속 배선 형성 방법에 관한 것이다.
본 발명에 따른 금속 배선을 형성하는 방법은 기판상에 구리 배선, 실리콘 질화막, 층간 절연막, 산화막을 순차적으로 형성한 다음 층간 절연막 및 상기 산화막을 식각하여 비아홀을 형성한다. 이 후 비아홀 내부 및 산화막상에 I-Line 레지스트막 및 SOG 막을 형성한 후, SOG 막 및 I-Line 레지스트막을 선택적으로 식각한다. 이어서 I-Line 레지스트막 및 SOG 막을 마스크로 하여 층간 절연막을 식각하여 트렌치를 형성한다.
이처럼 본 발명에서는 산화막과 선택비가 큰 I-Line 레지스트막을 마스크로 하여 식각을 하기 때문에 산화막의 손상을 방지할 수 있다.
다마신 공정, 저유전막, 식각

Description

반도체 소자의 구리 배선 형성 방법{Method for Forming Copper Line of Semiconductor}
도 1a 내지 도 1e는 구리 금속 배선 형성하는 일반적인 방법을 설명하는 도면들.
도 2는 종래의 방법에 의한 구리 금속 배선 형성과정에서 나타나는 문제점을 나타내는 도면.
도 3a 내지 도 3f는 본 발명의 방법에 의한 구리 금속 배선 형성 과정을 설명하는 도면들.
<도면에 사용된 참조 번호의 설명>
2, 32 : 기판 4, 34 : 구리 금속
6, 36 : 실리콘 절연막 8, 38 : 층간 절연막
10, 40 : 산화막 52 : I-Line 레지스트막
54 : SOG막 15 : 레지스트막
14, 42, 56 : 레지스트 패턴
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 비아 브릿지 현상을 제거하고 수율을 높일 수 있는 다마신 공법을 이용한 금속 배선 형성 방법에 관한 것이다.
반도체 소자의 소형화에 따라 금속 배선의 저항 및 층간 절연막의 기생 커패시턴스로 인한 RC(Resistance Capacitance) 지연 효과가 증가하여, 소자의 동작 속도가 저하되고 동작 전압이 증가하는 등의 문제가 발생한다. 이를 개선하기 위하여 금속 배선으로 고유저항이 낮은 구리(Cu)를 사용하여 배선의 저항값을 낮추고, 배선간의 유전율을 낮추기 위하여 저유전막을 사용하고 있다.
도 1a 내지 도 1e는 다마신 공법을 이용하여 반도체 소자의 금속 배선을 형성하는 일반적인 방법을 나타내는 도면들로서 특히, 90nm 이하의 반도체 소자의 금속 배선 형성을 나타내는 도면들이다.
도면을 참고하여 반도체 소자의 금속 배선을 형성하는 방법을 설명하면, 먼저 도 1a과 같이, 반도체 기판(2)상에 구리 배선(4), 실리콘 질화막(6), 저유전율의 층간 절연막(8) 및 산화막(10)을 순차적으로 적층한다.
이 후에 비아홀을 형성하기 위하여 도 1b처럼 산화막(10)상에 제1 포토레지스트 패턴(12)을 형성한다. 이 때 제1 포토레지스트 패턴(12)은 ArF 엑시머 레이저 노광에 대응하는 포토레지스트 물질을 사용한다. 이는 반도체 소자에서 게이트 (gate) 배선의 선폭(critical dimension)이 90nm 이하인 반도체 소자에서는 통상적인 KrF 엑시머 레지저 대신에 ArF 엑시머 레이저를 사용하기 때문에 그에 따라, 포토레지스 물질도 ArF 레지스트물질을 사용한다.
이어서 도 1c처럼, 제1 포토레지스트 패턴(12)을 마스크로 하여 실리콘 질화막(6)이 노출되도록 산화막(10) 및 층간 절연막(8)을 식각하여 비아홀(11)을 형성한다.
비아홀을 형성한 다음에는 제1 포토레지스트 패턴(12)을 제거하고 도 1d와 같이, 비아홀의 내부에 레지스트막(15)과 트렌치 형성용의 제2 포토레지스트 패턴(14)을 형성한다.
제2 포토레지스트 패턴(14)을 마스크로 하여 도 1e와 같이 층간 절연막(8)의 중간 위치까지 층간 절연막(8)을 식각하여 트렌치(13)를 형성한다. 트렌치(13)를 형성한 후에는 제2 포토레지스트 패턴(14) 및 레지스트막(15)을 제거한다. 또한, 비아홀(11)에 노출된 실리콘 질화막(6)을 제거한다.
이처럼 90nm이하의 반도체 소자에서는 식각을 위해 노광을 하는 공정에 있어서 ArF 엑시머 레이저를 사용하고 그에 따라 포토레지스트 패턴도 ArF 포토레지스트물질을 사용하게 된다. 그런데, ArF 포토레지스트물질의 두께는 다른 포토레지스트 패턴보다 얇고, 그렇기 때문에 식각을 하는 과정에서 마스크에 가려진 산화막(10)의 상부도 식각이 되는 현상이 발생한다. 이처럼 식각 공정에서 도 2의 A 부분처럼 산화막이 손실될 경우 인접하는 구리 배선들끼리 서로 붙는 불량이 발생한다. 또한 산화막의 손실은 산화막의 결정결함을 야기시키키도 한다. 그 외 산화 막의 손실로 인해 패턴이 불량하면 구리를 채워넣는 공정에서 구리가 잘 채워지지 않는 현상도 발생한다.
이렇듯 여러가지 불량에 의해서 결국 반도체 소자의 수율을 감소시킨다.
본 발명은 전술한 종래 기술의 문제점을 해결하기 위한 것으로서, 층간 절연막상의 산화막의 상부 중 마스크의 가려진 영역까지 식각되어 발생하는 여러 불량들을 방지하여 반도체 소자의 수율을 높일 수 있는 금속 배선 형성방법을 제공하는 데에 있다.
이러한 목적들을 달성하기 위하여, 본 발명에 기술에 따른 금속 배선을 형성하는 방법은 기판상에 구리 배선, 실리콘 질화막, 층간 절연막, 산화막을 순차적으로 형성한 다음 층간 절연막 및 상기 산화막을 식각하여 비아홀을 형성한다. 이 후 비아홀 내부 및 산화막상에 I-Line 레지스트막 및 SOG 막을 형성한 후, SOG 막 및 I-Line 레지스트막을 선택적으로 식각한다. 이어서 I-Line 레지스트막 및 SOG 막을 마스크로 하여 층간 절연막을 식각하여 트렌치를 형성한다.
비아홀은 y/x의 비율이 2보다 작은 CxFy 계열의 가스를 이용하여 식각할 수 있다.
스핀 온 글라스는 ArF 레지스트 패턴을 마스크로 하여 패터닝 할 수 있다.
또한 I-Line 레지스트막은 질소 및 산소가 혼합된 가스나 질소 및 수소가 혼합된 가스를 이용하여 식각할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
도 3a 내지 도 3f는 본 발명에 따른 방법으로 금속 배선을 형성하는 것을 나타내는 도면들이다.
도 3a 내지 도 3f를 참조하면, 먼저 도 3a와 같이 기판(32)에 형성된 구리 금속 배선(34) 상에 실리콘 질화막(36), 저유전율의 층간 절연막(38), 산화막(40) 및 제1 레지스트 패턴(42)을 형성한다. 제1 레지스트 패턴(42)은 비아홀의 형성을 위한 것으로 노광을 하기 위한 특정 스캐너에 대응되는 것을 사용한다. 예컨데, 노광공정에서 ArF 엑시머 레이져를 사용한다면 레지스트 패턴은 ArF 포토레지스트물질을 사용한다. 최근들어 반도체 소자의 기술 향상으로 인해 소자의 소형화로 게이트 배선 선폭이 90nm인 반도체 소자에 대해서는 ArF 엑시머 레이져를 사용한다. 이에 따라, 제1 레지스트 패턴(42)은 ArF 포토레지스트물질을 사용한다.
이어서 제1 레지스트 패턴(42)을 마스크로 하여 도 3b와 같이 실리콘 질화막(36)이 노출될 때까지 층간 절연막(38)을 식각하여 비아홀(31)을 형성한다.
이 때 식각을 위한 가스로는 폴리머의 생성이 많은 CxFy 계열의 가스를 사용한다. 식각공정에 사용되는 CxFy계열의 가스 중 y/x의 비율이 2보다 작은 경우 부산물로는 탄소(C)가 발생하고, 이러한 부산물은 마스크 역할의 레지스트 패턴의 보 호막으로 사용되어 레지스트 패턴의 소모량을 줄여준다.
비아홀을 형성한 후에는 제1 레지스트 패턴(42)을 제거하고, 도 3c와 같이 비아홀의 내부 및 산화막(40)상에 I-Line 레지스트막(52)을 형성한다. 이 때 사용되는 I-Line 레지스트막(52)은 360nm 파장의 빛에 반응하여 패턴을 형성할 수 있는 것으로, 산화막(40)과 선택비가 큰 물질이다. 이에 따라 이후의 식각 공정에 산화막(40)에 대한 마스크의 역할을 충실히 할 수 있다.
한편, I-Line 레지스트막(52)상에는 I-Line 레지스트막의 패터닝을 위하여 스핀 온 글라스(Spin On Glass; 이하 SOG) 방식으로 산화막(oxide) 계열의 SOG 막(54)을 형성한다.
이어서, 비아홀과 접속하는 배선을 형성하기 위해서 도 3d와 같이 트렌치 형성용의 제2 레지스트 패턴(56)을 SOG막(54) 위에 형성한다. 제2 레지스트 패턴(56)은 ArF 레지스트로 이루어진 패턴이고, 마스크로서 이용하여 도 3e와 같이 SOG막(54)을 식각한다. 식각된 SOG막(54)을 이용하여 도 3f와 같이 I-Line 레지스트막(52)을 선택적으로 식각한다. 이때 사용되는 가스는 질소(N2) 및 산소(O2)가 혼합된 것을 사용하거나 질소(N2) 및 수소(H2)가 혼합된 것을 사용한다.
이어서 제2 레지스트 패턴(56)을 제거한 후 패터닝 된 SOG막(54)과 I-Line 레지스트막(52)을 마스크로 하여 산화막(40) 및 층간 절연막(38)을 도 3g와 같이 식각하여 트렌치를 형성하고, 비아홀(31) 내부에 노출된 실리콘 질화막(36)을 제거한다. 이 후에 잔존하는 I-Line 레지스트막(52)은 에싱 공정을 통하여 제거한다.
이 때 산화막 및 층간 절연막을 식각하는 과정에서 마스크로 사용되는 I-Line 레지스트막은 산화막과의 선택비가 높기 때문에 산화막을 식각하는 과정에서 I-Line 레지스트막은 식각이 되지 않아서 마스크의 역할을 충실히 할 수 있다. 이에 따라 종래에 ArF 레지스트 패턴만을 사용함에 따라 산화막의 손실이 발생하는 것을 방지할 수 있다.
지금까지 실시예를 통하여 설명한 바와 같이, 본 발명에 따른 금속 배선 형성 방법에 의하면 산화막이 손실됨에 발생하는 불량을 방지할 수 있다. 즉, 메탈 브릿지 현상이나 구리 금속을 채우는 과정에서 생기는 불량도 방지하여 결국, 반도체 소자의 수율을 높일 수 있다.
본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 이를 위해 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

Claims (6)

  1. 기판상에 구리배선, 실리콘 질화막, 층간 절연막, 산화막을 순차적으로 형성하는 제1 단계와;
    상기 층간 절연막 및 상기 산화막을 식각하여 비아홀을 형성하는 제2 단계와;
    상기 비아홀 내부 및 상기 산화막상에 I-Line 레지스트막을 형성하고 상기 I-Line 레지스트막에 SOG 막을 형성하는 제3 단계와;
    상기 SOG 막과 상기 I-Line 레지스트막을 선택적으로 식각하여 트렌치를 형성하기 위한 패터닝을 하는 제4 단계와;
    상기 SOG 막과 I-Line 레지스트막을 마스크로 하여 상기 산화막 및 층간 절연막을 식각하여 트렌치를 형성하는 제5 단계를 포함하는 반도체 기판의 금속 배선 형성 방법.
  2. 제1항에서,
    상기 제3 단계는 상기 SOG 막을 마스크로 하여 상기 I-Line 레지스트막을 패터닝하는 것을 특징으로 하는 반도체 기판의 금속 배선 형성 방법.
  3. 제2항에서,
    상기 SOG 막은 상부에 구비된 ArF 레지스트 패턴을 이용하여 식각되어 마스크로서 패터닝되는 것을 특징으로 하는 반도체 기판의 금속 배선 형성 방법.
  4. 제1항에서
    상기 제2 단계는 y/x의 비율이 2보다 작은 CxFy 계열의 가스를 이용하여 식각하는 반도체 기판의 금속 배선 형성 방법.
  5. 제1항에서,
    상기 제4 단계에서 I-Line 레지스트막을 식각하는 과정은 질소 및 산소를 이용하여 행해지는 반도체 기판의 금속 배선 형성 방법.
  6. 제1항에서,
    상기 제4 단계에서 I-Line 레지스트막을 식각하는 과정은 질소 및 수소를 이용하여 행해지는 반도체 기판의 금속 배선 형성 방법.
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