KR100866123B1 - 반도체소자의 비트라인 형성방법 - Google Patents
반도체소자의 비트라인 형성방법 Download PDFInfo
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Abstract
본 발명은 비트라인 하드마스크의 에치시 하드마스크를 USG 산화막으로 캡핑하여 하드마스크의 톱 노치(top notch) 및 라인 홈(line striation)을 방지하는 비트라인 형성방법에 관한 것으로, 비트라인용 도전물질층상에 하드마스크물질층을 형성한후 하드마스크 패턴대로 패터닝 및 식각공정을 진행하여, 하드마스크를 형성하는 단계; 상기 비트라인용 도전물질층의 상부와 하드마스크의 측벽 및 상부에 질화막을 형성하는 단계; 상기 질화막의 상부에 산화막을 형성하는 단계; 상기 하드마스크 상부의 산화막을 제외한 나머지 비트라인용 도전물질층 상부의 산화막에 대해 선택적으로 포스트 클리닝공정을 실시하여, 상기 비트라인용 도전물질층 상부의 산화막을 제거하는 단계; 상기 산화막이 제거된 부분인 상기 비트라인용 도전물질층 상부부분의 질화막을 제거하는 단계; 및 상기 하드마스크와 상기 잔류한 산화막을 식각마스크로 하여 상기 비트라인용 도전물질층을 식각하는 단계를 포함하여 구성된다.
Description
도 1은 종래기술에 따른 비트라인 하드마스크의 라인 홈 및 톱 노치를 보여주는 사진.
도 2는 본 발명에 적용된 USG(Undoped Silicon Glass)산화막의 오버-행(over-hang) 프로파일을 보여주는 사진.
도 3a 내지 도 3f는 본 발명에 따른 비트라인 형성공정을 도시한 공정별 단면도.
(도면의 주요부분에 대한 부호설명)
100 : 비트라인용 도전물질층 200 : 하드마스크
300 : 질화막 400 : 산화막
본 발명은 반도체소자의 비트라인 형성방법에 관한 것으로, 보다 상세하게는 비트라인 하드마스크의 에치시 하드마스크를 USG 산화막으로 캡핑하여 하드마스크의 톱 노치(top notch) 및 라인 홈(line striation)을 방지하는 비트라인 형성방법에 관한 것이다.
종래의 반도체소자 공정에서의 비트라인은 일반적으로 하드마스크를 사용하여 형성되고 있다.
그러나 종래의 비트라인은, 스토리지전극 플러그 사이의 기생 캐패시턴스와 패턴형성의 정렬 마진등을 고려할 때 반도체소자가 가지고 있는 트랜지스터의 선폭 보다도 더 작은 선폭을 가지고 형성되고 있다.
그러므로, 종래의 비트라인의 패턴은 반도체소자내에서 가장 작은 선폭의 패턴을 가지게 되는데, 이와 같이 패턴 선폭이 작게 되면 포토레지스트의 도포 및 노광후 현상시 포토레지스트의 두께가 다소 감소하는 경향이 있으며 식각시에는 선폭이 좁은 곳에서의 선택비 감소의 영향을 받기 때문에, 형성되는 비트라인 패턴이 취약하다는 문제점이 있다.
또한, 종래의 리소그래피공정 진행시의 패터닝 한계로 인해 일반적으로 건식식각시 네거티브 임계치수 바이어스를 가지도록 식각할 수 밖에 없는데, 이는 포토레지스트와 하드마스크 물질과의 선택비를 더욱 떨어뜨리는 요인이 되고 있으며, 이로 인해 도 1에서와 같은 라인 홈 및 톱 노치를 발생시키는 문제점이 있다.
또한, 이러한 하드마스크의 라인 홈 및 톱 노치로 인해, 후속공정인 자기정렬식각시 상부 하드마스크가 절연막의 역할을 하지 못하여 플러그와의 절연이 취약하게 될 가능성이 있으며, 소자의 신뢰성도 떨어지는 악영향을 미친다는 문제점이 있다.
이를 극복하기 위하여 포토레지스트의 두께를 높이는 방법을 시도할 수 있으나, 종래의 포토레지스트의 재질과 기술로는 패턴형성의 문제로 인해 포토레지스트두께의 한계를 가지고 있다.
따라서, 본발명은 상기 종래기술의 제반문제점을 해결하기 위하여 안출한 것으로서, 비트라인 하드마스크의 에치시 하드마스크를 USG 산화막으로 캡핑하여 하드마스크의 톱 노치 및 라인 홈을 방지하는 반도체소자의 비트라인 형성방법을 제공함에 그 목적이 있다.
삭제
상기 목적을 달성하기 위한 본 발명은, 비트라인용 도전물질층상에 하드마스크물질층을 형성한후 하드마스크 패턴대로 패터닝 및 식각공정을 진행하여, 하드마스크를 형성하는 단계; 상기 비트라인용 도전물질층의 상부와 하드마스크의 측벽 및 상부에 질화막을 형성하는 단계; 상기 질화막의 상부에 산화막을 형성하는 단계; 상기 하드마스크 상부의 산화막을 제외한 나머지 비트라인용 도전물질층 상부의 산화막에 대해 선택적으로 포스트 클리닝공정을 실시하여, 상기 비트라인용 도전물질층 상부의 산화막을 제거하는 단계; 상기 산화막이 제거된 부분인 상기 비트라인용 도전물질층 상부부분의 질화막을 제거하는 단계; 및 상기 하드마스크와 상기 잔류한 산화막을 식각마스크로 하여 상기 비트라인용 도전물질층을 식각하는 단계를 포함하여 구성됨을 특징으로 한다.
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
먼저, 도 3a에 도시된 바와 같이, 반도체기판(50), 반도체소자가 형성되는 하지층(60) 및 비트라인용 도전물질층(100)을 차례로 형성한 후 상기 비트라인용 도전물질층(100)상에 전체 형성두께가 500∼3000Å인 하드마스크물질층을 형성한다. 이때, 비트라인 하드마스크 물질층은 LP질화막, PE 질화막, SiON 또는 산화막등의 물질을 단독 또는 혼합하여 사용할 수 있다.
그 다음, 상기 형성된 하드마스크물질층에 대해 패터닝 및 식각공정을 진행하여 하드마스크(200)를 형성한다.
또한, 상기 하드마스크물질층의 패터닝공정 진행시 사용되는 하드마스크 패턴은 후속공정인 USG(Undoped Silicon Glass)산화막 형성공정시의 USG산화막 상부의 라인 두께를 고려하여 70∼90℃온도범위에서 미세 포지티브 프로파일(Slightly Positive Profile)로 형성된다.
또한, 상기 하드마스크 패턴을 형성함에 있어 포토레지스트와의 선택비를 고려하여 한 종류 이상의 CxFy 가스와 O2/Ar 가스를 혼합하여 사용할 수 있다.
이어서, 도 3b에 도시된 대로, 비트라인용 도전물질층(100) 도선물질이 텅스텐(W)인 경우, 상기 비트라인용 도전물질층(100)의 상부와 하드마스크(200)의 측벽 및 상부에 LP질화막(300)을 50∼150Å으로 얇게 형성한다.
즉, 상기 비트라인용 도전물질층(100) 도선물질이 텅스텐(W)인 경우에 있어 USG산화막의 형성시 텅스텐의 산화가 발생될 수 있는데, 이를 방지코자 USG산화막의 형성전에 스텝 커버리지가 좋은 LP 질화막(300)을 산화방지막으로서 얇게 형성한 후 USG산화막을 형성하는 것이다.
이때, 만약 비트라인용 도전물질층(100)이 텅스텐실리사이드(WSix)일 경우에는 LP질화막(300)의 형성공정을 생략할 수 있다.
그 다음, 도 3c에 도시된 바와 같이, 상기 LP질화막(300)의 상부에 USG 산화막(400)을 형성한다. 이때, 상기 USG 산화막(400)의 형성시 오버-행 프로파일을 가지도록 스텝커버리지를 조절한다. 이러한 오버-행 프로파일로 인해 상기 USG산화막(400)은 하드마스크(200)의 상부측면 보다 상부측에 더 많이 형성된다.
이때, 상기 하드마스크(200)의 상부에 형성된 USG산화막(400)은 후속공정인 비트라인용 도전물질층의 패터닝시 하드마스크로서 이용된다.
상술한 바와 같이, 상기 하드마스크(200)의 상부에 오버-행 프로파일을 갖는 USG산화막(400)을 형성하면 종래의 비트라인 하드마스크 보다 더욱 하드마스크(200)의 두께를 감소시킬 수 있으며, 이로 인해 하드마스크 형성시 에치되는 하드마스크(200)의 두께를 감소시키게 되어 선택비에 의한 포토레지스트 마진을 확보할 수 있게 된다.
그 다음, 도 3d에 도시된 바와 같이, 하드마스크(200) 상부의 USG산화막(400)을 제외한 나머지 비트라인용 도전물질층 상부의 USG산화막(400)에 대해 선택적으로 포스트 클리닝(Post Cleaning)을 실시하여 상기 비트라인용 도전 물질층(100) 상부의 USG 산화막(400)을 제거한다.
이때, 상기 USG산화막의 포스트 클리닝을 위한 용액으로는 BOE 또는 HF를 사용할 수 있다.
이어서, 도 3e에 도시된 대로, 상기 USG 산화막이 제거된 부분인 상기 비트라인용 도전물질층 상부부분의 LP질화막(300)을 식각공정을 진행하여 제거한다.
그 다음, 도 3f에 도시된 바와 같이, 상기 하드마스크(200)의 패턴대로 상기 비트라인용 도전물질층(100)을 패터닝한다.
이후의 후속 공정은 종래의 제조공정과 동일하게 실시한다.
상술한 바와 같이, 본 발명은 비트라인 하드마스크 형성시 USG산화막을 캡핑하여 하드마스크 패턴형성시 포토레지스트 두께의 부담을 감소하여 톱 노치 및 라인 홈을 방지함으로써 캐패시터와의 합선을 방지하고 소자의 신뢰성을 확보할 수 있다.
본 발명에 다른 비트라인 형성방법은 일반적인 라인 및 스페이스 패턴에서도 사용될 수 있다.
이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 또한 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않고, 이하 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진자라면 누구든지 다양한 변경 실시가 가능할 것이다.
Claims (10)
- 비트라인용 도전물질층상에 하드마스크물질층을 형성한후 상기 하드마스크 물질층을 패터닝 및 식각공정을 진행하여 하드마스크를 형성하는 단계;상기 비트라인용 도전물질층의 상부와 하드마스크의 측벽 및 상부에 질화막을 형성하는 단계;상기 질화막의 상부에 산화막을 형성하는 단계;상기 하드마스크 상부의 산화막을 제외한 나머지 비트라인용 도전물질층 상부의 산화막에 대해 선택적으로 포스트 클리닝공정을 실시하여, 상기 비트라인용 도전물질층 상부의 산화막을 제거하는 단계;상기 산화막이 제거된 부분 아래에 있는 상기 비트라인용 도전물질층 상부부분의 질화막을 제거하는 단계; 및상기 하드마스크와 상기 잔류한 산화막을 식각마스크로 하여 상기 비트라인용 도전물질층을 식각하여 비트라인을 형성하는 단계를 포함하여 구성된 것을 특징으로 하는 반도체소자의 비트라인 형성방법.
- 제 1 항에 있어서, 상기 하드마스크 물질층으로 LP질화막, PE 질화막, SiON또는 산화막의 물질을 단독 또는 혼합하여 사용하는 것을 특징으로 하는 반도체소자의 비트라인 형성방법.
- 제 1 항에 있어서, 상기 하드마스크는 500∼3000Å두께로 형성하는 것을 특징으로 하는 반도체소자의 비트라인 형성방법.
- 제 1 항 또는 제 3 항에 있어서, 상기 하드마스크는 70∼90℃온도범위에서 미세 포지티브 프로파일(Slightly Positive Profile)로 형성되는 것을 특징으로 하는 반도체소자의 비트라인 형성방법.
- 삭제
- 제 1 항에 있어서, 상기 비트라인용 도전물질층이 텅스텐인 경우 상기 질화막을 50∼150Å 두께로 형성하며, 상기 비트라인용 도전물질층이 텅스텐실리사이드인 경우는 상기 질화막 형성공정을 생략하는 것을 특징으로 하는 반도체소자의 비트라인 형성방법.
- 제 1 항에 있어서, 상기 산화막의 형성시 오버-행 프로파일을 갖도록 스텝커버리지를 조절하는 것을 특징으로 하는 반도체소자의 비트라인 형성방법.
- 제 1 항에 있어서, 상기 비트라인용 도전물질층 상부의 산화막 제거를 위한 포스트 클리닝 공정시 BOE 또는 HF 용액을 사용하는 것을 특징으로 하는 반도체소자의 비트라인 형성방법.
- 제 1 항 또는 제 6 항에 있어서, 상기 질화막으로 LP질화막을 사용하는 것을 특징으로 하는 반도체소자의 비트라인 형성방법.
- 제 1 항 또는 제 7 항에 있어서, 상기 산화막으로 USG 산화막을 사용하는 것을 특징으로 하는 반도체소자의 비트라인 형성방법.
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| Date | Code | Title | Description |
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |