KR101882753B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 다마신 방식으로 형성되는 구리 패턴의 전체 표면을 배리어 메탈층으로 보호하여 안정적인 구조를 갖는 금속 배선을 형성하고자 한다.
본 발명에 따른 반도체 소자는 층간절연막에 매립된 하부 구리 패턴과, 층간절연막 상부로 돌출되며, 상기 하부 구리패턴 상부에 위치하는 상부 구리패턴과, 하부 구리패턴의 측면 및 하부면에 위치하는 하부 배리어 메탈층과, 상부 구리패턴의 측면 및 상부면에 위치하는 상부 배리어 메탈층을 포함하는 것을 특징으로 한다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 반도체 소자 내에 형성되는 구리 패턴에 관한 것이다.
일반적으로, 반도체 소자에는 소자와 소자 간, 또는, 배선과 배선 간을 전기적으로 연결하기 위해 금속배선이 형성되며, 그리고, 하부 금속배선과 상부 금속배선 간의 연결을 위해 콘택 플러그가 형성된다. 여기서, 반도체 소자의 고집적화 추세에 따라 디자인 룰(Design Rule)이 감소되면서, 상기 콘택 플러그가 형성되는 콘택홀의 종횡비가 점차 증가하고 있다. 이에, 금속배선 및 콘택 플러그를 형성하는 공정의 난이도와 중요성이 부각되고 있는 실정이다.
상기 금속배선의 재료로서는 전기 전도도가 우수한 알루미늄(Al) 및 텅스텐(W)이 주로 이용되어 왔으며, 최근에는 상기 알루미늄 및 텅스텐 보다 전기 전도도가 월등히 우수하고 저항이 낮아 고집적 고속동작 소자에서 RC 신호 지연 문제를 해결할 수 있는 구리(Cu)를 차세대 금속배선 물질로 사용하고자 하는 연구가 진행되고 있다. 그런데, 상기 구리의 경우, 배선 형태로 건식 식각하기가 용이하지 않기 때문에 구리로 금속배선을 형성하기 위해서 다마신(Damascene)이라는 공정 기술이 이용된다. 상기 다마신 공정을 이용한 금속배선 형성 방법은 다음과 같다.
먼저, 반도체 기판 상부에 층간 절연막을 형성하고, 층간 절연막을 식각하여 트렌치를 형성한다. 그리고, 이 트렌치 표면에 배리어 메탈층을 형성한 후 배리어 메탈층이 형성된 트렌치 내에 구리 물질을 매립한다. 이후, CMP 공정을 통하여 각각 분리된 구리 패턴을 형성한다. 그 다음, 구리 패턴 상부에 구리 패턴의 물리적인 이동을 막아주기 위한 보호막을 형성한다.
상술한 종래 기술에 따른 반도체 소자 및 그 제조 방법에서는 CMP 공정으로 각각의 구리 패턴을 분리한 후 구리 패턴 상부에는 배리어 메탈층을 형성할 수 없다. 이렇게 되면 보호막에 의해 구리 패턴 상부를 보호한다고 하더라도 후속으로 진행되는 콘택플러그 형성 공정 시 구리 패턴 상부가 대기중에 노출되는 문제가 발생할 수 있다.

- 선행기술문헌
1. 공개특허공보 제10-2006-0097633호(2006.09.14)
2. 공개특허공보 제10-2006-0075890호(2006.07.04)
본 발명은 다마신 방식으로 형성되는 구리 패턴의 전체 표면을 배리어 메탈층으로 보호하여 안정적인 구조를 갖는 금속 배선을 형성하고자 한다.
본 발명에 따른 반도체 소자는 층간절연막에 매립된 하부 구리 패턴과, 층간절연막 상부로 돌출되며, 상기 하부 구리패턴 상부에 위치하는 상부 구리패턴과, 상부 구리패턴의 측면 및 상부면에 위치하는 상부 배리어 메탈층을 포함하는 것을 특징으로 한다.
나아가, 하부 구리패턴의 측면 및 하부면에 위치하는 하부 배리어 메탈층을 더 포함하는 것을 특징으로 한다.
그리고, 상부 배리어 메탈층 표면 및 층간절연막 표면에 위치하는 질화막을 더 포함하며, 상부 배리어 메탈층 상부에 위치하는 마스크층을 더 포함한다. 여기서, 마스크층은 USG 산화막을 포함하는 것을 특징으로 한다.
또한, 하부 배리어 메탈층 및 상부 배리어 메탈층은 Ta, TaN, TaSiN 중 하나 이상을 포함하는 것을 특징으로 하며, 상부 구리패턴 상부에 위치하며, 상부 배리어 메탈층과 접촉하는 콘택플러그를 더 포함하는 것을 특징으로 한다.
한편, 본 발명에 따른 반도체 소자의 제조 방법은 층간 절연막에 구리 패턴을 매립하여 형성하는 단계와, 층간절연막을 일부 제거하여 상기 구리패턴의 일부를 노출시키는 단계와, 노출된 구리패턴 및 상기 층간절연막 상부에 상부 배리어 메탈층을 형성하는 단계와, 상부 배리어 메탈층이 형성된 구리패턴 상부에 마스크층을 형성하는 단계와, 마스크층을 마스크로 상기 층간 절연막 상부의 상기 배리어 메탈층을 식각하는 단계를 포함하는 것을 특징으로 한다.
나아가, 구리패턴의 일부를 노출시키는 단계는 구리패턴의 상부면 전체 및 측면 일부를 노출시키는 것을 특징으로 하고, 마스크층은 USG 산화막을 포함하는 것을 특징으로 한다.
또한, 마스크층을 형성하는 단계는 USG 산화막을 증착하는 단계와, USG 산화막을 습식식각하여 상기 층간절연막 상부의 USG 산화막을 제거하는 단계를 포함하는 것을 특징으로 한다.
나아가, 구리패턴을 매립하여 형성하는 단계는 층간절연막을 식각하여 트렌치를 형성하는 단계와, 트렌치를 포함한 층간절연막 전면에 구리를 증착하는 단계와, 증착된 구리 상부를 평탄화 식각하여 상기 트렌치 내부에 구리패턴을 잔류시키는 단계를 포함하는 것을 특징으로 한다.
그리고, 구리패턴을 매립하여 형성하는 단계는 층간절연막과 구리패턴 사이에 하부 배리어 메탈층을 형성하는 단계를 더 포함하는 것을 특징으로 하며, 상부 구리패턴 상부에 상부 배리어 메탈층과 접촉하는 콘택플러그를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자 및 그 제조 방법은 다음과 같은 효과가 있다.
첫째, 배리어 메탈층에 의해 구리 패턴이 완전히 감싸짐에 따라 배리어 메탈층이 구리 패턴 전체를 보호하게 된다. 따라서, EM(Electro Migration) 특성 및 SM(Stress Migration) 특성이 향상되는 효과를 얻을 수 있다.
둘째, 구리 패턴 상부에 배리어 메탈층 및 보호막의 이중 구조가 형성되므로 후속으로 진행되는 콘택 플러그 형성 시 구리 패턴이 노출될 가능성이 감소된다.
셋째, 구리 패턴들 사이에 산화막 및 질화막의 적층 구조가 형성됨에 따라 공정 중에 발생하는 디펙트(Defect)에 의해 구리 패턴들이 서로 연결되는 메탈 브릿지(Metal Bridge) 현상을 효과적으로 방지할 수 있다.
도 1은 본 발명에 따른 반도체 소자를 도시한 단면도이다.
도 2a 내지 도 2i는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1은 본 발명에 따른 반도체 소자를 도시한 단면도이다.
도 1을 참조하면, 반도체 기판(미도시) 상부에 층간 절연막(100)이 구비되고, 이 층간 절연막(100)에 소정 깊이의 리세스가 구비된다. 그리고, 리세스에 하부 구리패턴(115a)이 매립되고, 하부 구리패턴(115b) 상부에 상부 구리패턴(115b)이 구비된다. 이때, 하부 구리패턴(115a)과 상부 구리패턴(115b)은 동일한 선폭으로 형성되어 하부 구리패턴(115a)과 상부 구리패턴(115b)은 일체된 구리패턴(115p)이 된다.
또한, 하부 구리패턴(115a) 측면 및 하부면에 하부 배리어 메탈층(110)이 위치하고, 상부 구리패턴(115b) 측면 및 상부면에 상부 배리어 메탈층(120)이 위치한다. 즉, 구리패턴(115p) 전체 표면이 하부 배리어 메탈층(110) 및 상부 배리어 메탈층(120)에 의해 완전히 감싸지는 형태가 된다. 하부 배리어 메탈층(110) 및 상부 배리어 메탈층(120)은 Ta, TaN, TaSiN 중 하나 이상을 포함하는 물질로 형성된다. 상부 배리어 메탈층(120) 상부에 마스크층(125)을 더 포함할 수 도 있다. 마스크층은 USG 산화막인 것이 바람직하다.
그리고, 마스크층(125)이 형성된 상부 배리어 메탈층(120) 및 층간 절연막(100) 상부에 보호막(130)이 구비된다. 보호막(130)은 질화막으로 형성한다. 도시하지는 않았으나, 상부 배리어 메탈층(120)과 접촉하는 콘택플러그(미도시)를 더 포함할 수 있다.
상술한 바와 같이, 하부 배리어 메탈층(110) 및 상부 배리어 메탈층(120)에 의해 구리 패턴(115p)이 완전히 감싸짐에 따라 배리어 메탈층이 구리 패턴(115p) 전체를 보호하여 EM(Electro Migration) 특성 및 SM(Stress Migration) 특성이 향상되는 효과를 얻을 수 있다. 또한, 구리 패턴(115p) 상부에 상부 배리어 메탈층(120) 및 보호막(130)의 이중 구조가 형성되므로 후속으로 진행되는 콘택 플러그 형성 시 구리 패턴(115p)이 노출될 가능성이 감소된다. 그리고, 보호막(130)이 구리 패턴(115p) 상부 뿐만아니라 구리 패턴(115p) 측면까지 보호하는 구조가 되어 공정 중에 발생하는 디펙트(Defect)에 의해 구리 패턴(115p)들이 서로 연결되는 메탈 브릿지(Metal Bridge) 현상을 방지할 수 있다.
도 2a 내지 도 2i는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
먼저, 도 2a를 참조하면 반도체 기판(미도시) 상부에 층간 절연막(100)을 형성한다. 층간 절연막(100)은 산화막으로 형성할 수 있다. 층간 절연막(100) 상부에 구리패턴 예정영역을 노출시키는 마스크 패턴(미도시)을 형성한다. 그리고, 이 마스크 패턴(미도시)을 식각 마스크로 층간 절연막(100)을 식각하여 리세스(105)를 형성한다.
도 2b를 참조하면, 마스크 패턴(미도시)을 제거한 후 리세스(105)를 포함하는 층간 절연막(100) 표면에 하부 배리어 메탈층(110)을 증착한다. 배리어 메탈층(110)은 탄탈륨(Ta), 탄탈륨 질화막(TaN), 탄탈륨 실리콘 질화막(TaSiN) 중 하나 이상을 포함하는 물질로 형성한다. 그 다음, 배리어 메탈층(110)이 형성된 리세스(105)를 포함하는 층간 절연막(100) 상부에 구리 시드층(미도시)을 증착한다. 구리 시드층(미도시)은 PVD(Physical Vapor Deposition) 방식으로 증착할 수 있으며, 구리 또는 구리 합금을 포함한다. 이후, 구리 시드층(미도시)에 대해 전기 도금 방법(Eletro plating)을 진행하여 구리층(115)을 형성한다. 전기 도금 방법은 협소한 리세스 내에 보이드 없이 구리층(115)을 매립할 수 있는 장점이 있다.
도 2c를 참조하면, 층간 절연막(100)이 노출될때까지 구리층(115)을 식각하여 리세스(105) 내에 잔류된 구리 패턴(115p)을 형성한다. 구리층(115)을 식각하는 공정은 CMP(Chemical Mechanical Polishing) 방법으로 진행하는 것이 바람직하다.
도 2d를 참조하면, 층간 절연막(100) 상부를 일부 식각하여 구리 패턴(115p)의 상측을 노출시킨다. 이때, 층간 절연막(100)을 식각하는 공정은 식각 속도가 느린 식각액 또는 식각 가스를 사용하여 식각되는 층간 절연막(100)의 깊이를 조절하는 것이 바람직하다.
도 2e를 참조하면, 층간 절연막(100) 및 구리 패턴(115p) 상부에 상부 배리어 메탈층(120)을 형성한다. 상부 배리어 메탈층(120)은 하부 배리어 메탈층(110)과 동일한 물질로 형성한다. 예컨대, 상부 배리어 메탈층(120)은 탄탈륨(Ta), 탄탈륨 질화막(TaN), 탄탈륨 실리콘 질화막(TaSiN) 중 하나 이상을 포함하는 물질로 형성할 수 있다. 상부 배리어 메탈층(120)은 구리 패턴(115p) 표면을 캡핑하기 위해 형성하며, 후속으로 진행되는 식각 타겟 및 구리 패턴(115p)의 피치(Pitch)를 고려하여 그 두께를 결정하는 것이 바람직하다.
도 2f를 참조하면, 층간 절연막(100) 및 구리 패턴(115p) 상부에 마스크층(125)을 형성한다. 마스크층(125)은 스텝 커버리지 특성이 취약한 물질로 형성하는 것이 바람직하다. 예컨대, 마스크층(125)은 USG(Undoped-Silicon-Glass) 산화막으로 형성할 수 있다. 이러한 마스크층(125)은 구리 패턴(115p) 상부의 상부 배리어 메탈층(120)을 보호하기 위해 형성한다.
도 2g를 참조하면, 마스크층(125)을 식각하여 구리 패턴(115p) 상부에만 마스크층(125)이 남겨지도록 한다. 이때, 마스크층(125)을 식각하는 공정은 습식 식각(Wet Etch)으로 진행하며 구리 패턴(115p)의 피치가 좁은 부분을 기준으로 습식 식각의 타겟을 설정하는 것이 바람직하다. 습식 식각은 불산(HF)을 포함하는 습식 용액을 사용하여 진행한다.
도 2h를 참조하면, 마스크층(125)을 식각 마스크로 층간 절연막(100) 상부의 상부 배리어 메탈층(120)을 식각하여 구리 패턴(115p)들 사이에 연결되어 있는 상부 배리어 메탈층(120)을 제거한다. 상술한 도 2a 내지 도 2h의 공정을 통해 구리 패턴(115p) 전체가 하부 배리어 메탈층(110) 및 상부 배리어 메탈층(120)에 의해 감싸진 형태가 된다. 이때, 층간 절연막(100)도 일부 식각될 수 있다.
도 2i를 참조하면, 하부 배리어 메탈층(110) 및 상부 배리어 메탈층(120)이 형성된 구리 패턴(115p) 및 층간 절연막(100) 상부에 보호막(130)을 형성한다. 이 보호막(130)은 구리 패턴(115p)의 물리적인 이동을 막아주기 위해 형성한다. 이때, 보호막(130)은 질화막으로 형성하는 것이 바람직하다. 즉, 구리 패턴(115p)들 사이에는 층간 절연막(100)인 산화막과 보호막(130)인 질화막이 적층된 구조가 형성된다. 도시하지는 않았으나, 구리 패턴(115p) 상부에 상부 배리어 메탈층(120)과 접촉하는 콘택플러그(미도시)를 더 형성할 수 도 있다.
상술한 바와 같이, 하부 배리어 메탈층(110) 및 상부 배리어 메탈층(120)에 의해 구리 패턴(115p)이 완전히 감싸짐에 따라 배리어 메탈층이 구리 패턴(115p) 전체를 보호하여 EM(Electro Migration) 특성 및 SM(Stress Migration) 특성이 향상되는 효과를 얻을 수 있다. 또한, 구리 패턴(115p) 상부에 상부 배리어 메탈층(120) 및 보호막(130)의 이중 구조가 형성되므로 후속으로 진행되는 콘택 플러그 형성 시 구리 패턴(115p)이 노출될 가능성이 감소된다. 그리고, 보호막(130)이 구리 패턴(115p) 상부 뿐만아니라 구리 패턴(115p) 측면까지 보호하는 구조가 되어 공정 중에 발생하는 디펙트(Defect)에 의해 구리 패턴(115p)들이 서로 연결되는 메탈 브릿지(Metal Bridge) 현상을 방지할 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
100 : 층간 절연막 110 : 하부 배리어 메탈층
115 : 구리층 115a : 하부 구리패턴
115b : 상부 구리패턴 115p : 구리 패턴
120 : 상부 배리어 메탈층 125 : 마스크층
130 : 보호막

Claims (15)

  1. 층간절연막에 매립된 하부 구리 패턴;
    상기 층간절연막 상부로 돌출되며, 상기 하부 구리패턴 상부에 위치하는 상부 구리패턴;
    상기 상부 구리패턴의 측면 및 상부면에 위치하는 상부 배리어 메탈층;
    상기 상부 배리어 메탈층 상부에 위치하는 마스크층; 및
    상기 마스크층, 상기 상부 배리어 메탈층 및 상기 층간절연막 상부에 위치하는 보호막을 포함하는 것을 특징으로 하는 반도체 소자.
  2. [청구항 2은(는) 설정등록료 납부시 포기되었습니다.]
    청구항 1에 있어서,
    상기 하부 구리패턴의 측면 및 하부면에 위치하는 하부 배리어 메탈층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  3. 삭제
  4. 삭제
  5. [청구항 5은(는) 설정등록료 납부시 포기되었습니다.]
    청구항 1에 있어서,
    상기 마스크층은 USG 산화막을 포함하는 것을 특징으로 하는 반도체 소자.
  6. [청구항 6은(는) 설정등록료 납부시 포기되었습니다.]
    청구항 2에 있어서,
    상기 하부 배리어 메탈층 및 상기 상부 배리어 메탈층은 Ta, TaN, TaSiN 중 하나 이상을 포함하는 것을 특징으로 하는 반도체 소자.
  7. [청구항 7은(는) 설정등록료 납부시 포기되었습니다.]
    청구항 1에 있어서,
    상기 상부 구리패턴 상부에 위치하며, 상기 상부 배리어 메탈층과 접촉하는 콘택플러그를 더 포함하는 것을 특징으로 하는 반도체 소자.
  8. 층간절연막에 구리패턴을 매립하여 형성하는 단계;
    상기 층간절연막을 일부 제거하여 상기 구리패턴의 일부를 노출시키는 단계;
    상기 노출된 구리패턴 및 상기 층간절연막 상부에 상부 배리어 메탈층을 형성하는 단계;
    상기 상부 배리어 메탈층이 형성된 구리패턴 상부에 마스크층을 형성하는 단계;
    상기 마스크층을 마스크로 상기 층간절연막 상부의 상기 상부 배리어 메탈층을 식각하는 단계; 및
    상기 마스크층 및 상기 층간절연막 상부에 보호막을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. [청구항 9은(는) 설정등록료 납부시 포기되었습니다.]
    청구항 8에 있어서,
    상기 구리패턴의 일부를 노출시키는 단계는
    상기 구리패턴의 상부면 전체 및 측면 일부를 노출시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. [청구항 10은(는) 설정등록료 납부시 포기되었습니다.]
    청구항 8에 있어서,
    상기 마스크층은 USG 산화막을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. [청구항 11은(는) 설정등록료 납부시 포기되었습니다.]
    청구항 10에 있어서,
    상기 마스크층을 형성하는 단계는
    상기 USG 산화막을 증착하는 단계; 및
    상기 USG 산화막을 습식식각하여 상기 층간절연막 상부의 USG 산화막을 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. [청구항 12은(는) 설정등록료 납부시 포기되었습니다.]
    청구항 8에 있어서,
    상기 구리패턴을 매립하여 형성하는 단계는
    상기 층간절연막을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치를 포함한 층간절연막 전면에 구리를 증착하는 단계; 및
    상기 증착된 구리 상부를 평탄화 식각하여 상기 트렌치 내부에 구리패턴을 잔류시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. [청구항 13은(는) 설정등록료 납부시 포기되었습니다.]
    청구항 8에 있어서,
    상기 구리패턴을 매립하여 형성하는 단계는
    상기 층간절연막과 상기 구리패턴 사이에 하부 배리어 메탈층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. [청구항 14은(는) 설정등록료 납부시 포기되었습니다.]
    청구항 13에 있어서,
    상기 상부 배리어 메탈층 및 상기 하부 배리어 메탈층은 Ta, TaN, TaSiN 중 하나 이상을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. [청구항 15은(는) 설정등록료 납부시 포기되었습니다.]
    청구항 8에 있어서,
    상기 구리패턴 상부에 상기 상부 배리어 메탈층과 접촉하는 콘택플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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