JP2006286876A - 半導体装置、及び半導体装置製造方法 - Google Patents
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Abstract
【課題】 配線容量の減少、リーク電流の減少、配線材料のドリフト・拡散を効果的に防止でき、高品質・高性能な半導体装置を提供することである。
【解決手段】 基板と、前記基板上に設けられた絶縁膜2と、前記絶縁膜2に設けられた配線膜5とを備えた半導体装置であって、
前記配線膜5の構成成分の拡散を防止する拡散防止膜4,6を備えてなり、
前記拡散防止膜4,6によって前記配線膜5の周囲が囲まれてなる。
【選択図】 図3
【解決手段】 基板と、前記基板上に設けられた絶縁膜2と、前記絶縁膜2に設けられた配線膜5とを備えた半導体装置であって、
前記配線膜5の構成成分の拡散を防止する拡散防止膜4,6を備えてなり、
前記拡散防止膜4,6によって前記配線膜5の周囲が囲まれてなる。
【選択図】 図3
Description
本発明は半導体装置に関する。特に、配線間リーク電流が低減し、更にはTDDB特性やEM耐性が向上した半導体装置に関する。
CuはAl,Wに比べて低抵抗であることから、今日、半導体装置における配線材料はAl,WからCuに移って来ている。
そして、今日のダマシン法によるCu配線形成技術においては、
(1) CMP(化学機械研磨)のマイクロスクラッチを出来るだけ起きないようにすること、
(2) CMP後の洗浄不足に起因するCu配線膜上面とCu拡散防止バリア膜(絶縁膜)との界面にCu残渣が出来るだけ残留しないようにすること
が重要である。
(1) CMP(化学機械研磨)のマイクロスクラッチを出来るだけ起きないようにすること、
(2) CMP後の洗浄不足に起因するCu配線膜上面とCu拡散防止バリア膜(絶縁膜)との界面にCu残渣が出来るだけ残留しないようにすること
が重要である。
しかしながら、AlやWと比べて、Cuは、絶縁膜であるシリコン酸化膜(SiO膜)中に拡散し易い特徴が有る。特に、Cu配線間の電界により、絶縁膜−Cu拡散バリア膜(絶縁膜)界面においては、Cuの拡散を如何に抑制するかが重要である。
そして、従来から、絶縁膜−Cu拡散バリア膜(絶縁膜)界面におけるCuの拡散を抑制する為、各種の技術が提案されている。
例えば、絶縁膜とCu拡散バリア膜(絶縁膜)との密着性を向上させることによって、Cuの拡散を抑制することが提案されている。すなわち、CMP後に、Cu配線膜上面やCu拡散バリア膜(絶縁膜)上面にNH3ガスのプラズマ処理を施すことにより、密着性を向上させると共に、Cuをイオン化させない構造のものとし、Cuが拡散し難くすることが提案(特開2001−53076)されている。
又、絶縁膜−Cu拡散バリア膜(絶縁膜)界面におけるCuのドリフト・拡散を防止する為、又、Cu配線内の電流(電子の衝突)によるCu原子の移動(エレクトロマイグレーション:EM)を防止する為、W−CVDを用いることによってCu配線膜の上面にWキャップを設けたり、無電解メッキを用いることによってCu配線膜の上面にCoWB,CoWPキャップを設ける技術も提案(T,SAITO et al)されている。
又、CMP時のマイクロスクラッチによる配線ショートについては次の手法が提案されている。すなわち、CMP後に、ハロゲンガスを用いたプラズマ処理によって、マイクロスクラッチが発生した絶縁膜上面を軽く削り取る技術が提案(特開平10−56014)されている。
特開2001−53076
特開平10−56014
T,Saito et al,IEEETRANSACTIONS ON ELECTRONDEVICES,vol.51,pp2129-2135,2004
ところで、上記第1の提案(特許文献1)の技術では、絶縁膜−Cu拡散バリア膜(絶縁膜)界面におけるCuの残渣が除去できない。従って、界面に残されたCuのドリフト・拡散の問題が残されたままである。
上記第2の提案(非特許文献1)の技術は、絶縁膜−Cu拡散バリア膜(絶縁膜)界面におけるCuの残渣が除去できない。従って、界面に残されたCuのドリフト・拡散の問題が残されたままである。更には、Cu配線膜の絶縁膜部分にCuの残渣が残留していた場合、絶縁膜部分にもキャップ膜が形成されてしまい、配線ショートが発生する。この為、所望の選択性を得る為には、絶縁膜表面の十分な清浄化と管理とが必要であり、実用化の上では問題が有る。
上記第3の提案(特許文献2)の技術では、機械的にスクラッチ溝内に押し込まれたCuが除去出来ない。更には、Cuとハロゲンとの反応性は弱い。従って、それ程の効果が期待できない。かつ、仮に、Cuとハロゲンとが反応したとしても、蒸気圧は低く、気化し難いので、表面に残ってしまう。
すなわち、従来の技術では、Cu配線膜形成に際して、CMP後のCu残渣の問題、CMP時のスクラッチによる配線耐圧低下の問題が有る。
又、Cu拡散防止の為に、SiCN等のCu拡散バリア膜(絶縁膜)が用いられているが、この場合には誘電率が高くなり、配線容量の増大をもたらす。
又、配線膜とCu拡散バリア膜(絶縁膜)との界面におけるリーク電流が多い。又、低誘電率膜とキャップ膜との間の界面も有り、これ等の界面におけるリーク電流も多い。
又、EM耐性向上の為の、選択CVDや選択メッキによるメタルキャップ形成技術は、制御性に乏しい。
従って、本発明が解決しようとする課題は、上記の問題点を解決することである。特に、配線容量の減少、リーク電流の減少、配線材料のドリフト・拡散を効果的に防止でき、高品質・高性能な半導体装置を提供することである。
前記の課題は、基板と、前記基板上に設けられた絶縁膜と、前記絶縁膜に設けられた配線膜とを備えた半導体装置であって、
前記配線膜の構成成分の拡散を防止する拡散防止膜を備えてなり、
前記拡散防止膜によって前記配線膜の周囲が囲まれてなる
ことを特徴とする半導体装置によって解決される。
前記配線膜の構成成分の拡散を防止する拡散防止膜を備えてなり、
前記拡散防止膜によって前記配線膜の周囲が囲まれてなる
ことを特徴とする半導体装置によって解決される。
特に、上記配線膜はCuによって構成されたものであり、
拡散防止膜がメタルバリア膜であり、
前記メタルバリア膜によってCu配線膜の周囲が覆われてなる
ことを特徴とする上記半導体装置によって解決される。
拡散防止膜がメタルバリア膜であり、
前記メタルバリア膜によってCu配線膜の周囲が覆われてなる
ことを特徴とする上記半導体装置によって解決される。
更に、上記配線膜の上部には絶縁性バリア膜が設けられていないことを特徴とする上記半導体装置によって解決される。
又、上記配線膜間の絶縁膜と配線膜上部の絶縁膜とが同系絶縁膜で一体的に構成されてなることを特徴とする上記半導体装置によって解決される。
又、前記の課題は、基板上に絶縁膜を設ける第1絶縁膜成膜工程と、
前記第1絶縁膜成膜工程で成膜された絶縁膜上にキャップ膜を設けるキャップ膜成膜工程と、
前記キャップ膜成膜工程の後、前記絶縁膜に配線用溝を形成する配線用溝形成工程と、
前記配線用溝形成工程の後、前記配線用溝にメタルバリア膜を設けるメタルバリア膜形成工程と、
前記メタルバリア膜形成工程の後、配線用溝に配線材料を充填する配線膜形成工程と、
前記配線膜形成工程の後、前記キャップ膜を除去するキャップ膜除去工程と、
前記キャップ膜除去工程の後、配線用溝の上部において露出している配線膜をメタルバリア膜で覆うメタルバリア膜被覆工程と、
前記メタルバリア膜被覆工程の後、絶縁膜を設ける第2絶縁膜成膜工程
とを具備することを特徴とする半導体装置の製造方法によって解決される。
前記第1絶縁膜成膜工程で成膜された絶縁膜上にキャップ膜を設けるキャップ膜成膜工程と、
前記キャップ膜成膜工程の後、前記絶縁膜に配線用溝を形成する配線用溝形成工程と、
前記配線用溝形成工程の後、前記配線用溝にメタルバリア膜を設けるメタルバリア膜形成工程と、
前記メタルバリア膜形成工程の後、配線用溝に配線材料を充填する配線膜形成工程と、
前記配線膜形成工程の後、前記キャップ膜を除去するキャップ膜除去工程と、
前記キャップ膜除去工程の後、配線用溝の上部において露出している配線膜をメタルバリア膜で覆うメタルバリア膜被覆工程と、
前記メタルバリア膜被覆工程の後、絶縁膜を設ける第2絶縁膜成膜工程
とを具備することを特徴とする半導体装置の製造方法によって解決される。
又、上記メタルバリア膜被覆工程の後で、かつ、第2絶縁膜成膜工程の前において、メタルバリア膜被覆工程で絶縁膜上に形成されたメタルバリア膜を除去するメタルバリア膜除去工程を具備することを特徴とする上記半導体装置の製造方法によって解決される。
又、上記第1絶縁膜成膜工程で設けられる絶縁膜と第2絶縁膜成膜工程で設けられる絶縁膜とは同系の絶縁膜であることを特徴とする上記半導体装置の製造方法によって解決される。
又、上記メタルバリア膜形成工程で設けられるメタルバリア膜とメタルバリア膜被覆工程で被覆されるメタルバリア膜とは同系のメタルバリア膜であることを特徴とする上記半導体装置の製造方法によって解決される。
そして、上記半導体装置の製造方法によって上記の半導体装置が得られる。
本発明は、例えばCMP後にCMPキャップ膜を除去し、CMP後のCu残渣や、CMPによって出来たスクラッチの付いた膜を除去し、そして新たにメタルバリア膜を形成し、エッチバックを実施することにより、Cu配線膜の上面にメタルキャップを形成する。この時、選択CVDや選択メッキ等の制御性に乏しい技術が用いられることは無く、例えばウェットエッチング、アッシング、ドライエッチングと言った従来技術を用いてメタルキャップが簡単に形成できる。従って、簡単な製造技術を用いて製造できるから、信頼性の高い半導体装置を簡単に得ることが出来る。又、Cuによる汚染部は除去されることから、残留Cuの拡散に起因するリーク電流は大幅に低減する。かつ、Cu配線膜の周囲はメタルバリア膜で覆われているから、Cuの拡散も効果的に防止される。
又、Cu配線膜の上面にメタルキャップを形成した後、上層の配線絶縁膜を形成する場合、SiCN等のCu拡散バリア膜(絶縁膜)は不要である。従って、誘電率の増大を防止できる。
更には、絶縁膜−Cu拡散バリア膜(絶縁膜)の界面が無く、従ってリーク電流も少なくなる。又、TDDB特性の向上も期待できる。
又、CMPキャップ膜が無いことから、絶縁膜は、恰も、一つの絶縁膜かのように出来、密着性は向上し、従ってリーク電流も少なくなる。
又、Cu配線膜の周囲がメタルバリア膜で覆われているから、EM耐性が向上する。
又、上層のリソグラフィを実施する場合、Cu配線膜側面のメタルサイドウォール膜厚分の寸法合わせマージンの確保が可能となる。
図1〜図3は、本発明になる半導体装置の製造方法の工程図である。
尚、本発明の理解を一層容易なものとする為、従来の半導体装置の概略を図4に示す。図4中、11はSi基板上に設けられたエッチング停止膜、12はエッチング停止膜11上に設けられたポーラス状の低誘電率絶縁膜、13は低誘電率絶縁膜12上に設けられたCMPキャップ膜、14は低誘電率絶縁膜12及びCMPキャップ膜13に形成された凹条溝の壁面に薄く形成されたメタルバリア膜、15はメタルバリア膜14上の凹条溝内に充填されたCu配線膜、16はCMPキャップ膜13及びCu配線膜15上に設けられたCu拡散バリア膜(絶縁膜)、17はCu拡散バリア膜(絶縁膜)上に設けられた層間絶縁膜である。
本実施形態の半導体装置は、図3と図4との対比から判る通り、CMPキャップ膜13及びCu拡散バリア膜(絶縁膜)16が設けられていない点に特徴が有る。
このような特徴の半導体装置は、次のようにして得られる。
すなわち、先ず、図1に示される如く、Si基板上にエッチング停止膜1が設けられる。そして、エッチング停止膜1上に、ポーラス状の低誘電率絶縁膜2が設けられる。更に、低誘電率絶縁膜2上にCMPキャップ膜(図示せず)が設けられる。この後、フォトリソグラフィー技術を用いて、所定パターンの配線用凹溝3を、CMPキャップ膜および低誘電率絶縁膜2に対して形成する。次いで、配線用凹溝3の溝内表面に所定厚さのメタルバリア膜4を形成する。この後、配線用凹溝3のメタルバリア膜4上にCuを充填し、Cu配線膜5を形成する。尚、この工程までは、従来と同様に行うことが出来る。
すなわち、先ず、図1に示される如く、Si基板上にエッチング停止膜1が設けられる。そして、エッチング停止膜1上に、ポーラス状の低誘電率絶縁膜2が設けられる。更に、低誘電率絶縁膜2上にCMPキャップ膜(図示せず)が設けられる。この後、フォトリソグラフィー技術を用いて、所定パターンの配線用凹溝3を、CMPキャップ膜および低誘電率絶縁膜2に対して形成する。次いで、配線用凹溝3の溝内表面に所定厚さのメタルバリア膜4を形成する。この後、配線用凹溝3のメタルバリア膜4上にCuを充填し、Cu配線膜5を形成する。尚、この工程までは、従来と同様に行うことが出来る。
そして、Cu配線膜5を形成した後、ウェットエッチング、ドライエッチング、アッシング、或いは有機溶剤による除去と言った材料に適した手法によって、CMPキャップ膜を除去する(図1参照)。
CMPキャップ膜を除去した後、上記メタルバリア膜4と同材からなるメタルバリア膜6を設ける。そして、ドライエッチングによりエッチバックを行い、Cu配線膜5上のメタルバリア膜6を残す(図2参照)。従って、図2からも判る通り、Cu配線膜は、その周囲がメタルバリア膜4,6によって完全に覆われている。よって、Cuのドリフト・拡散が効果的に防止される。そして、EM耐性の改善が得られる。又、従来用いられていたCu拡散バリア膜(絶縁膜)が不要になる。
この後、ポーラス状の低誘電率絶縁膜2と同材質のポーラス状の低誘電率絶縁膜7を設ける(図3参照)。このとき、低誘電率絶縁膜2と低誘電率絶縁膜7との間にはCu拡散バリア膜(絶縁膜)が無いことから、低誘電率絶縁膜2と低誘電率絶縁膜7との間の界面は恰も無いかの如くになり、界面に起因のリーク電流の恐れは極めて少なく、又、密着性が高いことから、この点からもリーク電流の恐れは極めて少なく、信頼性に富む半導体装置が得られることになる。又、TDDB特性の向上も期待できる。因みに、TDDB特性を調べた処、図5に示される通り、寿命が長くなっていた。
そして、図4に示される如きのCMP後のCu残渣(残留物)が無くなっている。かつ、CMPによってCMPキャップ膜にスクラッチが出来たとしても、CMPキャップ膜は除去されることから、スクラッチに起因した問題は完全に解決される。
更には、一般的には誘電率が高いCMPキャップ膜やCu拡散バリア膜(絶縁膜)が無いことから、誘電率の増大を防止でき、実効誘電率は低下し、配線間容量が低下し、配線遅延の問題も改善される。
1 エッチング停止膜
2 ポーラス状の低誘電率絶縁膜
3 配線用凹溝
4 メタルバリア膜
5 Cu配線膜
6 メタルバリア膜
7 ポーラス状低誘電率絶縁膜
代 理 人 宇 高 克 己
2 ポーラス状の低誘電率絶縁膜
3 配線用凹溝
4 メタルバリア膜
5 Cu配線膜
6 メタルバリア膜
7 ポーラス状低誘電率絶縁膜
代 理 人 宇 高 克 己
Claims (9)
- 基板と、前記基板上に設けられた絶縁膜と、前記絶縁膜に設けられた配線膜とを備えた半導体装置であって、
前記配線膜の構成成分の拡散を防止する拡散防止膜を備えてなり、
前記拡散防止膜によって前記配線膜の周囲が囲まれてなる
ことを特徴とする半導体装置。 - 配線膜はCuによって構成されたものであり、
拡散防止膜がメタルバリア膜であり、
前記メタルバリア膜によってCu配線膜の周囲が覆われてなる
ことを特徴とする請求項1の半導体装置。 - 配線膜の上部には絶縁性バリア膜が設けられていないことを特徴とする請求項1又は請求項2の半導体装置。
- 配線膜間の絶縁膜と配線膜上部の絶縁膜とが同系絶縁膜で一体的に構成されてなることを特徴とする請求項1〜請求項3いずれかの半導体装置。
- 基板上に絶縁膜を設ける第1絶縁膜成膜工程と、
前記第1絶縁膜成膜工程で成膜された絶縁膜上にキャップ膜を設けるキャップ膜成膜工程と、
前記キャップ膜成膜工程の後、前記絶縁膜に配線用溝を形成する配線用溝形成工程と、
前記配線用溝形成工程の後、前記配線用溝にメタルバリア膜を設けるメタルバリア膜形成工程と、
前記メタルバリア膜形成工程の後、配線用溝に配線材料を充填する配線膜形成工程と、
前記配線膜形成工程の後、前記キャップ膜を除去するキャップ膜除去工程と、
前記キャップ膜除去工程の後、配線用溝の上部において露出している配線膜をメタルバリア膜で覆うメタルバリア膜被覆工程と、
前記メタルバリア膜被覆工程の後、絶縁膜を設ける第2絶縁膜成膜工程
とを具備することを特徴とする半導体装置の製造方法。 - メタルバリア膜被覆工程の後で、かつ、第2絶縁膜成膜工程の前において、メタルバリア膜被覆工程で絶縁膜上に形成されたメタルバリア膜を除去するメタルバリア膜除去工程を具備することを特徴とする請求項5の半導体装置の製造方法。
- 第1絶縁膜成膜工程で設けられる絶縁膜と第2絶縁膜成膜工程で設けられる絶縁膜とは同系の絶縁膜であることを特徴とする請求項5又は請求項6の半導体装置の製造方法。
- メタルバリア膜形成工程で設けられるメタルバリア膜とメタルバリア膜被覆工程で被覆されるメタルバリア膜とは同系のメタルバリア膜であることを特徴とする請求項5〜請求項7いずれかの半導体装置の製造方法。
- 請求項1〜請求項4いずれかの半導体装置の製造方法であることを特徴とする請求項5〜請求項8いずれかの半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005103919A JP2006286876A (ja) | 2005-03-31 | 2005-03-31 | 半導体装置、及び半導体装置製造方法 |
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JP2005103919A JP2006286876A (ja) | 2005-03-31 | 2005-03-31 | 半導体装置、及び半導体装置製造方法 |
Publications (1)
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ID=37408458
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JP2005103919A Pending JP2006286876A (ja) | 2005-03-31 | 2005-03-31 | 半導体装置、及び半導体装置製造方法 |
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JP (1) | JP2006286876A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20130109397A (ko) * | 2012-03-27 | 2013-10-08 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
-
2005
- 2005-03-31 JP JP2005103919A patent/JP2006286876A/ja active Pending
Cited By (2)
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KR20130109397A (ko) * | 2012-03-27 | 2013-10-08 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
KR101882753B1 (ko) * | 2012-03-27 | 2018-07-30 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
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