JP2010050117A

JP2010050117A - 半導体装置の製造方法

Info

Publication number: JP2010050117A
Application number: JP2008210334A
Authority: JP
Inventors: Kazunori Yoshikawa; 和範吉川
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2008-08-19
Filing date: 2008-08-19
Publication date: 2010-03-04

Abstract

【課題】ポリマー残渣の発生と、エッチングプロセスの変動を抑制することが可能な半導体装置の製造方法を提供する。
【解決手段】Ｌｏｗ−ｋ膜ＩＩ２の上面に、パターニングされたハードマスク層ＨＭが形成される。ハードマスク層ＨＭをマスクとしてＬｏｗ−ｋ膜ＩＩ２にエッチングが施されてＬｏｗ−ｋ膜ＩＩ２に配線用溝ＴＲが形成される。配線用溝ＴＲ形成のためのエッチングを行なったチャンバーと同じチャンバー内でハードマスク層ＨＭが除去されてＬｏｗ−ｋ膜ＩＩ２の上面が露出される。
【選択図】図８

Description

本発明は、半導体装置の製造方法に関し、特に、層間絶縁膜に凹部を形成する工程を備えた半導体装置の製造方法に関するものである。

デュアルダマシンの形成方法には、大きくＶＦＴＬ（Via first Trench Last）とＴＦＶＬ（Trench First Via Last）方式とがあるが、近年Ｌｏｗ−ｋ膜へのアッシングダメージやビアポイソニングの抑制のためＴＦＶＬ方式が使われてきている。この方式では一般に、層間絶縁膜のパターニング時に窒化チタン（ＴｉＮ）層がハードマスクとして使われる（非特許文献１参照）。
H. Cui et al., "Metal Hardmask Etch Residue Removal For Advanced Copper/Low-k Devices", 2007 IEEE/SEMI Advanced Semiconductor Manufacturing Conference, 11-12 June 2007, pp. 366-370

しかし、窒化チタン層は、Ｌｏｗ−ｋ膜のエッチングに用いられるフッ素（Ｆ）と反応し、ＴｉＦ_x系のポリマー残渣が発生することが問題となっている。また、Ｔｉがエッチングチャンバーに付着するとプロセス変動を引き起こすという問題もある。

このようなＴｉＦ_x系のポリマー残渣は、ウェハをチャンバーから大気中に取り出した後に洗浄にて除去される。しかし洗浄で除去する場合は、Ｃｕ酸化物の除去性や層間絶縁膜であるＬｏｗ−ｋ膜への洗浄液の染みこみもケアする必要があり、プロセスウィンドウが限られる。

また半導体素子の微細化とともにＬｏｗ−ｋ膜のポーラス化が進むとＬｏｗ−ｋ膜への洗浄液の染みこみが酷くなるため、このウィンドウはさらに狭くなる。

またＴｉＦ_xは放置時間とともに増える傾向があるため、洗浄するまでの管理も困難となる。

本発明は、上記の課題に鑑みてなされたものであり、その目的は、ポリマー残渣の発生と、エッチングプロセスの変動を抑制することが可能な半導体装置の製造方法を提供することである。

本実施の形態の半導体装置の製造方法は、以下の工程を備えている。
まず層間絶縁膜の上面に、パターニングされたハードマスクが形成される。そのハードマスクをマスクとして層間絶縁膜にエッチングが施されて層間絶縁膜に凹部が形成される。その凹部形成のためのエッチングを行なったチャンバーと同じチャンバー内でハードマスクが除去されて層間絶縁膜の上面が露出される。

本実施の形態の半導体装置の製造方法によれば、凹部形成のためのエッチングを行なったチャンバーと同じチャンバー内でハードマスクが除去されるため、ハードマスクの構成元素を含む残渣がそのチャンバー内で除去されるとともに、チャンバー内のクリーニングを行なうこともできる。このため、半導体装置をチャンバー内から取り出した後に、洗浄する必要がなく、かつチャンバー内を別途クリーニングする必要もない。半導体装置を洗浄する必要がないため、層間絶縁膜内への洗浄液の染み込みもなく、また洗浄までの残渣の管理も不要となる。

以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１〜図１０は、本発明の実施の形態１における半導体装置に製造方法を工程順に示す概略断面図である。図１を参照して、層間絶縁膜ＩＩ１の配線用溝内にたとえば銅よりなる導電層ＣＬ１が埋め込み形成される。この導電層ＣＬ１を覆うように層間絶縁膜ＩＩ１上に、たとえばＳｉＣＮよりなるエッチングストッパー層ＥＳが形成される。このエッチングストッパー層ＥＳ上に、たとえばＳｉＯＣよりなるＬｏｗ−ｋ膜ＩＩ２と、Ｌｏｗ−ｋキャップ膜ＣＰと、たとえばＦｅ（鉄）、Ｎｉ（ニッケル）、Ｃｏ（コバルト）などの遷移金属よりなるハードマスク層ＨＭとが順に積層して形成される。

図２を参照して、ハードマスク層ＨＭの上面上に、反射防止膜ＡＲ１が形成される。この後、この反射防止膜ＡＲ１上にフォトレジストＰＲ１が塗布され、通常の写真製版技術によりパターニングされる。

図３を参照して、このパターニングされたフォトレジストＰＲ１をマスクとして反射防止膜ＡＲ１およびハードマスク層ＨＭがエッチングによりパターニングされる。この後、フォトレジストＰＲ１および反射防止膜ＡＲ１が除去される。

図４を参照して、フォトレジストＰＲ１および反射防止膜ＡＲ１の除去により、ハードマスク層ＨＭの上面が露出する。

図５を参照して、パターニングされたハードマスク層ＨＭおよびＬｏｗ−ｋキャップ膜ＣＰ上を覆うように反射防止膜ＡＲ２が形成される。その反射防止膜ＡＲ２上にフォトレジストＰＲ２が塗布され、通常の写真製版技術によりパターニングされる。

このパターニングされたフォトレジストＰＲ２をマスクとして反射防止膜ＡＲ２がエッチングによりパターニングされる。これにより、Ｌｏｗ−ｋキャップ膜ＣＰの一部表面が反射防止膜ＡＲ２から露出する。

図６を参照して、フォトレジストＰＲ２をマスクとしてＬｏｗ−ｋキャップ膜ＣＰおよびＬｏｗ−ｋ膜ＩＩ２が順にエッチングされ、エッチングストッパー層ＥＳに達するビアホールＶＨが形成される。この後、フォトレジストＰＲ２および反射防止膜ＡＲ２とが除去される。

図７を参照して、フォトレジストＰＲ２および反射防止膜ＡＲ２の除去により、ハードマスク層ＨＭの上面が露出する。

図８を参照して、ハードマスク層ＨＭをマスクとして、エッチングが行なわれる。このエッチングは、たとえばＣＦ₄を用いて行なわれる。これにより、ハードマスク層ＨＭの開口幅に対応した幅の配線用溝（凹部）ＴＲがＬｏｗ−ｋキャップ膜ＣＰおよびＬｏｗ−ｋ膜ＩＩ２に形成されるとともに、ビアホールＶＨから露出していたエッチングストッパー層ＥＳが除去されてビアホールＶＨが導電層ＣＬ１に達する。

この後、ハードマスク層ＨＭが、ＣＯ／ＮＨ₃を用いたエッチングにより除去される。このハードマスク層ＨＭのエッチングによる除去は、図１１に示すように、配線用溝ＴＲの形成のためのエッチング（Ｌｏｗ−ｋ膜ＩＩ２などの加工）を行なったチャンバーと同一のチャンバー内で行なわれる。

図９を参照して、上記のハードマスク層ＨＭの除去により、Ｌｏｗ−ｋキャップ膜ＣＰの上面が露出する。この後、ウェハは、チャンバーから大気中へ取り出される。

図１０を参照して、ビアホールＶＨおよび配線用溝ＴＲ内にたとえば銅よりなる導電層ＣＬ２が埋め込み形成される。これにより、導電層ＣＬ１に電気的に接続された導電層ＣＬ２を形成することができる。

上記の方法によれば、ハードマスク層ＨＭをマスクとしてＬｏｗ−ｋキャップ膜ＣＰおよびＬｏｗ−ｋ膜ＩＩ２をエッチングする際に、Ｆｅ、Ｎｉ、Ｃｏなどの遷移金属を含んだ反応生成物がチャンバーやウェハに付着する。しかし本実施の形態によれば、このエッチングを行なったチャンバーと同じチャンバー内でハードマスク層ＨＭのエッチング除去が行なわれる。このため、このハードマスク層ＨＭの除去と同時にチャンバーやウェハに付着した反応生成物も除去される。これにより、ウェハ上の残渣を除去できるとともに、チャンバー内に反応生成物の蓄積が無くプロセスが安定する。

またハードマスク層ＨＭ中の遷移金属を含む反応生成物がウェハ上から除去されてウェハ上には存在しない。これにより、反応生成物中の金属と大気との反応が起こらず金属起因の異物が発生しない。

またハードマスク層ＨＭ除去のエッチングに用いられるＣＯ／ＮＨ₃は、カーボン系デポジションの除去も容易に行える。このため、図８および図９のプロセスにおいて、ＣＯ／ＮＨ₃により導電層ＣＬ１の銅表面のクリーニングが可能である。これにより、導電層ＣＬ１に安定してコンタクトを取ることができるようになる。

（実施の形態２）
本実施の形態の製造方法は、実施の形態１の製造方法と比較して、ハードマスク層ＨＭの材質と、ハードマスク層ＨＭをマスクとしてＬｏｗ−ｋ膜ＩＩ２をエッチングする際のエッチングガスの種類と、ハードマスク層ＨＭの除去工程とにおいて異なっている。以下、そのことを説明する。

まず本実施の形態の製造方法においては、図１に示すように導電層ＣＬ１を覆うように層間絶縁膜ＩＩ１上に、たとえばＳｉＣＮよりなるエッチングストッパー層ＥＳと、たとえばＳｉＯＣよりなるＬｏｗ−ｋ膜ＩＩ２と、Ｌｏｗ−ｋキャップ膜ＣＰと、たとえば純シリコンまたはシリコン含有量の高い材料（シリコン含有量がたとえば５０％より高い材料）よりなるハードマスク層ＨＭとが順に積層して形成される。

この後、本実施の形態の製造方法は、図２〜図７に示すように実施の形態１と同様の工程を経る。

そして図８を参照して、ハードマスク層ＨＭをマスクとして、エッチングが行なわれる。このエッチングは、たとえばＣＦ₄とＣＦ₈との混合ガスを用いて行なわれる。これにより、ハードマスク層ＨＭの開口幅に対応した幅の配線用溝ＴＲがＬｏｗ−ｋキャップ膜ＣＰおよびＬｏｗ−ｋ膜ＩＩ２に形成されるとともに、ビアホールＶＨから露出していたエッチングストッパー層ＥＳが除去されてビアホールＶＨが導電層ＣＬ１に達する。

この後、図１０を参照して、ビアホールＶＨおよび配線用溝ＴＲ内にたとえば銅よりなる導電層ＣＬ２が埋め込み形成される。ハードマスク層ＨＭは導電層ＣＬ２形成の際に除去される。これにより、導電層ＣＬ１に電気的に接続された導電層ＣＬ２を形成することができる。

本実施の形態によれば、チャンバーに付着したシリコンおよびその化合物は通常、Ｌｏｗ−ｋ膜ＩＩ２のエッチングに使用されるフッ素で容易に除去することができるため、プロセス変動が生じない。

またシリコンは水分との反応性が低いため、異物の問題もない。
また犠牲ハードマスクの形状を、さらにハードマスクに転写することにより膜厚を揃えられる。

（実施の形態３）
図１２は、本発明の実施の形態３における半導体装置の製造方法におけるＬｏｗ−ｋ膜のエッチング時のチャンバー内の様子を示す概略断面図である。

本実施の形態の製造方法は、実施の形態１の製造方法と比較して、ハードマスク層ＨＭの材質と、ハードマスク層ＨＭをマスクとしたＬｏｗ−ｋ膜ＩＩ２のエッチングする際の加熱状態と、ハードマスク層ＨＭを除去する工程とにおいて異なっている。以下、そのことを説明する。

まず本実施の形態の製造方法においては、図１に示すように導電層ＣＬ１を覆うように層間絶縁膜ＩＩ１上に、たとえばＳｉＣＮよりなるエッチングストッパー層ＥＳと、たとえばＳｉＯＣよりなるＬｏｗ−ｋ膜ＩＩ２と、Ｌｏｗ−ｋキャップ膜ＣＰと、たとえばＴｉＮよりなるハードマスク層ＨＭとが順に積層して形成される。

そして図８を参照して、ハードマスク層ＨＭをマスクとして、エッチングが行なわれる。このエッチングは、たとえばフッ素を含むガスを用いて行なわれる。これにより、ハードマスク層ＨＭの開口幅に対応した幅の配線用溝ＴＲがＬｏｗ−ｋキャップ膜ＣＰおよびＬｏｗ−ｋ膜ＩＩ２に形成されるとともに、ビアホールＶＨから露出していたエッチングストッパー層ＥＳが除去されてビアホールＶＨが導電層ＣＬ１に達する。

このエッチングの際には、図１２に示すように、チャンバーＣＨの壁面ＣＷが加熱されてその壁面ＣＷが５０℃以上の温度に設定される。またはウェハＷＥが加熱されてそのウェハＷＥが５０℃以上の温度に設定される。

このエッチングの後、図９、図１０に示すように、ハードマスク層ＨＭが除去され、ビアホールＶＨおよび配線用溝ＴＲ内にたとえば銅よりなる導電層ＣＬ２が埋め込み形成されて、導電層ＣＬ１に電気的に接続された導電層ＣＬ２が形成される。

ハードマスク層ＨＭの除去は、Ｌｏｗ−ｋ膜ＩＩ２をエッチングしたチャンバーＣＨと同じチャンバー内で行なわれてもよく、また異なるチャンバー内で行なわれてもよい。

本実施の形態によれば、チャンバーＣＨの壁温度およびウェハ温度の少なくともいずれかが５０℃以上に設定されるため、エッチング時に生じる反応生成物であるＴｉＦ_xの付着確率を下げることができる。このため、チャンバーＣＨ内やウェハＷＥ上に反応性生成物であるＴｉＦ_xが残留せず、プロセス変動や異物の発生を抑制できる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明は、層間絶縁膜に凹部を形成する工程を備えた半導体装置の製造方法に特に有利に適用することができ、かつＣｕダマシン配線全般に特に有利に適用され得る。

本発明の実施の形態１における半導体装置に製造方法の第１工程を示す概略断面図である。本発明の実施の形態１における半導体装置に製造方法の第２工程を示す概略断面図である。本発明の実施の形態１における半導体装置に製造方法の第３工程を示す概略断面図である。本発明の実施の形態１における半導体装置に製造方法の第４工程を示す概略断面図である。本発明の実施の形態１における半導体装置に製造方法の第５工程を示す概略断面図である。本発明の実施の形態１における半導体装置に製造方法の第６工程を示す概略断面図である。本発明の実施の形態１における半導体装置に製造方法の第７工程を示す概略断面図である。本発明の実施の形態１における半導体装置に製造方法の第８工程を示す概略断面図である。本発明の実施の形態１における半導体装置に製造方法の第９工程を示す概略断面図である。本発明の実施の形態１における半導体装置に製造方法の第１０工程を示す概略断面図である。ハードマスク層のエッチングによる除去を、配線用溝の形成のためのエッチング（Ｌｏｗ−ｋ膜などの加工）を行なったチャンバーと同一のチャンバー内で行なうことを示すフロー図である。本発明の実施の形態３における半導体装置の製造方法におけるＬｏｗ−ｋ膜のエッチング時のチャンバー内の様子を示す概略断面図である。

符号の説明

ＡＲ１，ＡＲ２反射防止膜、ＣＨチャンバー、ＣＬ１，ＣＬ２導電層、ＣＰＬｏｗ−ｋキャップ膜、ＥＳエッチングストッパー層、ＨＭハードマスク層、ＩＩ１層間絶縁膜、ＩＩ２Ｌｏｗ−ｋ膜、ＰＲ１，ＰＲ２フォトレジスト、ＴＲ配線用溝、ＶＨビアホール、ＷＥウェハ。

Claims

層間絶縁膜の上面に、パターニングされたハードマスクを形成する工程と、
前記ハードマスクをマスクとして前記層間絶縁膜にエッチングを施して前記層間絶縁膜に凹部を形成する工程と、
前記凹部形成のためのエッチングを行なったチャンバーと同じチャンバー内で前記ハードマスクを除去して前記層間絶縁膜の前記上面を露出させる工程とを備えた、半導体装置の製造方法。